KR100757119B1 - 상감법에 의한 구리 금속배선의 형성방법 - Google Patents

상감법에 의한 구리 금속배선의 형성방법 Download PDF

Info

Publication number
KR100757119B1
KR100757119B1 KR1020050126106A KR20050126106A KR100757119B1 KR 100757119 B1 KR100757119 B1 KR 100757119B1 KR 1020050126106 A KR1020050126106 A KR 1020050126106A KR 20050126106 A KR20050126106 A KR 20050126106A KR 100757119 B1 KR100757119 B1 KR 100757119B1
Authority
KR
South Korea
Prior art keywords
cmp
copper
forming
film
metal
Prior art date
Application number
KR1020050126106A
Other languages
English (en)
Other versions
KR20070065550A (ko
Inventor
문상태
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050126106A priority Critical patent/KR100757119B1/ko
Publication of KR20070065550A publication Critical patent/KR20070065550A/ko
Application granted granted Critical
Publication of KR100757119B1 publication Critical patent/KR100757119B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 상감법에 의한 구리 금속배선의 형성방법에 관한 것으로, 더욱 상세하게는 반도체를 제조하기 위해 상감법에 의해 웨이퍼에 형성된 구리금속 배선을 연마하는 CMP공정의 2헤드-2플래튼 CMP장비와 낮은 구리금속 연마율, 낮은 선택비 및 높은 디싱 특성을 갖는 CMP공정조건에 의한 상감법에 의한 구리 금속배선의 형성방법에 관한 것이다.
본 발명의 상감법에 의한 구리 금속배선의 형성방법은 반도체 제조를 위한 하부 배선이 형성된 웨이퍼 상에 층간절연막을 증착하고, 포토리소그래피 공정을 진행함으로써 금속배선 패턴을 형성하는 제1단계; 식각공정을 진행하여 상기 층간절연막을 소정 깊이로 식각한 후, 금속 배리어막과 시드 구리막을 증착하고나서, 상기 웨이퍼를 전기화학적도금 방식에 의하여 구리막을 형성하는 제2단계; 상기 구리막이 형성된 웨이퍼를 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 금속 배리어막을 제거하는 제3단계;로 이루어진 상감법에 의한 구리 금속배선의 형성방법에 있어서, 상기 제3단계는 2헤드-2플래튼 CMP장비에서 저선택비 특성을 갖는 슬러리를 사용하여 CMP공정을 진행하는 것을 특징으로 한다.
본 발명에 따른 상감법에 의한 구리 금속배선의 형성방법에 의하면 2헤드-2플래튼 CMP장비에서 낮은 구리금속 연마율, 저선택비 및 고 디싱 특성을 갖는 슬러리를 사용하여 CMP공정을 진행하는 방법을 제공함으로써 기존의 3헤드-3플래튼 CMP장비에서 진행조건보다 장비처리능력을 향상시킬 수 있는 효과가 있다.
구리 금속배선, 상감법, CMP, 슬러리

Description

상감법에 의한 구리 금속배선의 형성방법{Copper metallization method by damascene process}
도 1은 종래의 상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면도,
도 2는 종래의 일반적인 CMP 장치의 구성을 보여주는 요부절개 사시도,
도 3은 본 발명의 일실시예에 따른 상감법에 의한 구리 금속배선의 형성과정을 나타내는 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
10 : 층간 절연막 20 : 감광제
30 : 구리막 40 : 레티클
50 : 플래튼 60 : 연마 패드
70 : 웨이퍼 80 : 헤드
90 : 슬러리 주입부
본 발명은 상감법에 의한 구리 금속배선의 형성방법에 관한 것으로, 더욱 상 세하게는 반도체를 제조하기 위해 상감법에 의해 웨이퍼에 형성된 구리금속 배선을 연마하는 CMP공정의 2헤드-2플래튼 CMP장비와 낮은 구리금속 연마율, 낮은 선택비 및 높은 디싱 특성을 갖는 CMP공정조건에 의한 상감법에 의한 구리 금속배선의 형성방법에 관한 것이다.
일반적으로 구리배선은 기존의 건식식각 방법으로 식각을 진행하기 어렵기 때문에 상감법(damascene)에 의하여 패터닝된다. 상감법은 금속배선의 절연을 위한 층간 절연막에 금속배선의 패턴을 먼저 형성한 후 금속층을 증착하여 이를 CMP(chemical mechanical polish, 이하 'CMP'라 한다.) 등의 방법에 의하여 제거함으로써 배선을 형성하는 기술을 말한다.
도 1은 종래의 상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면도이다.
첨부된 도 1에 도시한 바와 같이 하부 배선(도시되지 않음.)이 형성된 웨이퍼 상에 층간절연막(10)을 증착하고, 소정의 금속배선용 레티클(40)을 사용하여 포토리소그래피 공정을 진행함으로써 감광제(20) 상에 금속배선 패턴을 형성한다.(도 1a)
이후 식각공정을 진행하여 상기 층간절연막(10)을 소정 깊이로 식각한 후, 금속 배리어막(barrier metal, 도시되지 않음.)과 시드 구리막(seed copper layer)을 증착하고나서, 상기 웨이퍼를 전기화학적도금(electrochemical plating) 방식에 의하여 구리막(30)을 형성한다.(도 1b)
상기 구리막(30)이 형성된 웨이퍼를 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막(30) 및 금속 배리어막을 제거함으로써 구리금속배선을 형성하는 것이다.(도 1c)
CMP 장치는 슬러리(slurry) 용액의 화학적 작용과 연마 패드(polishing pad)에 의한 기계적 작용에 의하여 웨이퍼의 표면 또는 기타 피연마물을 연마하는 장치이다.
도 2는 종래의 일반적인 CMP 장치의 구성을 보여주는 요부절개 사시도이다.
첨부된 도 2에 도시한 바와 같이, 플래튼(platen, 50)의 상면에는 연마를 위한 연마 패드(60)가 부착되어 있다. 또한 상기 연마 패드(60)의 상부에는 웨이퍼(70)를 부착하고 있는 헤드(80)가 연마 패드(60)와 마찰할 수 있도록 설치된다.
따라서 상기 헤드(80)는 일정한 압력(F)으로 연마 패드(60)와 밀착되면서 회전(rotation) 및 요동운동(oscillation)을 하게 되고, 이와 동시에 플래튼(50)의 회전운동이 진행됨에 따라 평탄화작업이 진행된다.
현재 반도체 업계에서 수행되는 CMP 공정 조건은 후술되는 두가지 방법중 어느 하나에 의하여 진행된다.
첫 번째 CMP 공정 조건은 CMP공정의 2헤드-2플래튼 CMP장비에서 높은 구리금속 연마율, 고선택비(구리금속제거속도:실리콘산화막제거속도 = 150:1 이상) 및 고 디싱(dishing) 특성을 갖는 슬러리(slurry)를 사용하여 제1플래튼에서 진행하고나서 저선택비(구리금속제거속도:실리콘산화막제거속도 = 1:1) 특성을 갖는 슬러리(slurry)를 사용하여 제2플래튼에서 진행하는 방법이다.
상기 제1플래튼에서의 CMP진행은 배리어 금속에서 종말점 검출(end point detection, 이하 'EPD'라 한다)을 하며 공정 마진(process margin)을 위하여 50% 과도 CMP(over CMP)를 실시한다. 또한 상기 제2플래튼에서의 CMP진행은 배리어 금속막을 CMP하여 제거하는 것이다.
두 번째 CMP 공정 조건은 CMP공정의 3헤드-3플래튼 CMP장비에서 저선택비 특성을 갖는 슬러리를 사용하여 CMP를 진행하는 방법으로서, 제1플래튼에서 1차 CMP진행하여 총 구리금속 두께의 70~80%를 연마한다. 이후 제2플래튼에서 나머지 구리금속을 EPD를 하면서 20%의 과도 CMP를 실시하는 것이다. 이후 제3플래튼에서 CMP를 진행하여 배리어 금속을 제거하는 방법이다.
만약 2헤드-2플래튼 CMP장비에서 저선택비 특성을 갖는 슬러리를 사용하여 CMP를 진행하게 되면 웨이퍼의 가운데 부분과 가장자리 부분의 연마율의 차이가 크므로 연마 균일도가 떨어지는 문제가 있다.
또한, 3헤드-3플래튼 CMP장비에서 2개의 플래튼을 사용하여 CMP를 진행하는 것은 장비처리능력(throughput) 측면에서 바람직하지 않으며, 더구나 구리금속 연마율이 낮은 슬러리를 사용하므로 장비처리능력은 더욱 나쁘게 되는 문제점이 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 기존의 3헤드-3플래튼 CMP장비에서의 진행조건보다 장비처리능력을 향상시킬 수 있는 상감법에 의한 구리 금속배선의 형성방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 상감법에 의한 구리 금속배선의 형성방법은 반도체 제조를 위한 하부 배선이 형성된 웨이퍼 상에 층간절연막을 증착하고, 포토리소그래피 공정을 진행함으로써 금속배선 패턴을 형성하는 제1단계; 식각공정을 진행하여 상기 층간절연막을 소정 깊이로 식각한 후, 금속 배리어막과 시드 구리막을 증착하고나서, 상기 웨이퍼를 전기화학적도금 방식에 의하여 구리막을 형성하는 제2단계; 상기 구리막이 형성된 웨이퍼를 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 금속 배리어막을 제거하는 제3단계;로 이루어진 상감법에 의한 구리 금속배선의 형성방법에 있어서, 상기 제3단계는 2헤드-2플래튼 CMP장비에서 저선택비 특성을 갖는 슬러리를 사용하여 CMP공정을 진행하는 것을 특징으로 한다.
또한, 상기 제3단계는 상기 2헤드-2플래튼 CMP장비의 첫 번째 플래튼에서 저선택비 특성을 갖는 슬러리를 공급하면서 EPD를 이용하여 형성된 CMP 구리금속 두께의 70 ~ 80% 정도를 연마하는 제1벌크 CMP단계; 상기 제1벌크 CMP단계의 헤드 압력 및 플래튼 회전속도를 조절하면서 EPD를 이용하여 나머지 구리금속을 연마하고 소정의 과도연마를 진행하는 제2벌크 CMP단계; 상기 제2벌크 CMP단계 완료후 두 번째 플래튼에서 고선택비 특성을 갖는 배리어 금속연마 슬러리를 공급하면서 배리어 금속을 CMP하는 제3배리어금속 CMP단계;로 이루어진 것을 특징으로 한다.
또한, 제2벌크 CMP단계의 과도연마의 범위는 15 ~ 25%로 진행하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 단계의 작 용을 상세히 설명하면 다음과 같다.
본 발명의 일실시예에 따른 상감법에 의한 구리 금속배선의 형성방법은 층간절연막 증착 후 포토리소그래피 공정을 진행하는 제1단계, 식각공정을 진행한 후 금속 배리어막과 시드 구리막을 증착하고나서 전기화학적도금 방식에 의하여 구리막을 형성하는 제2단계, CMP 공정에 의하여 구리막 및 금속 배리어막을 제거하는 제3단계를 포함하여 이루어져 있으며, 상기 제1단계와 제2단계는 종래의 기술과 동일하므로 설명의 중복을 피하기 위하여 상세한 설명은 생략하고, 새로이 부가되는 단계들의 동작을 중심으로 하여 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 상감법에 의한 구리 금속배선의 형성과정을 나타내는 공정순서도이다.
첨부한 도 3에 도시한 바와 같이 본 발명의 일실시예에 따른 상감법에 의한 구리 금속배선의 형성방법은 상기 제3단계에서 2헤드-2플래튼 CMP장비 및 저선택비 특성을 갖는 슬러리를 사용하여 CMP공정을 진행하는 것을 특징으로 한다.
따라서 저선택비 특성을 갖는 슬러리를 사용하여 CMP공정을 진행할 경우 웨이퍼의 중앙부위와 가장자리 부위의 연마율의 차이가 크게 발생될 수 있으므로 이를 보상하기 위하여 후술되는 바와 같은 제2벌크 CMP단계에서의 플래튼의 회전속도 및 헤드의 압력을 조절함으로써 상기 연마율의 차이를 최소화할 수 있는 것이다.
첨부한 도 3에 도시한 바와 같이 본 발명의 일실시예에 따른 상감법에 의한 구리 금속배선의 형성방법은 제1벌크 CMP단계, 제2벌크 CMP단계, 제3배리어금속 CMP단계로 이루어진 것이다.
상기 제1벌크 CMP단계는 상기 2헤드-2플래튼 CMP장비의 첫 번째 플래튼에서 저선택비 특성을 갖는 슬러리를 공급하면서 EPD를 이용하여 형성된 CMP 구리금속 두께의 70 ~ 80% 정도를 연마하는 단계이다. 이 경우에 EPD를 검출하는 방식으로서 소용돌이 전류(eddy current)를 측정하는 방법이나 광학 센서(optic sensor)를 사용하는 방법을 이용할 수 있다.
상기 제2벌크 CMP단계는 상기 제1벌크 CMP단계의 플래튼 및 헤드를 계속 사용하면서 헤드 압력 및 플래튼 회전속도를 조절하면서 EPD를 이용하여 나머지 구리금속을 연마하고 소정의 과도연마를 진행하는 단계이다. 이 경우에도 EPD를 검출하는 방식으로서 소용돌이 전류(eddy current)를 측정하는 방법이나 광학 센서(optic sensor)를 사용하는 방법을 이용할 수 있다.
상기 제1벌크 CMP단계와는 달리 상기 제2벌크 CMP단계는 플래튼의 회전속도 및 헤드의 압력을 조절함으로써 상기 연마율의 차이를 최소화할 수 있는 것이다.
상기 제3배리어금속 CMP단계는 두 번째 플래튼에서 고선택비 특성을 갖는 배리어 금속연마 슬러리를 공급하면서 배리어 금속을 CMP하여 완전히 제거하는 단계이다.
본 발명의 또다른 일실시예에 따른 상감법에 의한 구리 금속배선의 형성방법의 상기 제2벌크 CMP단계의 과도연마의 범위는 15 ~ 25%로 진행하는 것이 바람직하다. 따라서 전체적인 CMP공정에서의 공정시간(process time)을 줄일 수 있는 것이다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정/변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 상감법에 의한 구리 금속배선의 형성방법에 의하면 2헤드-2플래튼 CMP장비에서 낮은 구리금속 연마율, 저선택비 및 고 디싱 특성을 갖는 슬러리를 사용하여 CMP공정을 진행하는 방법을 제공함으로써 기존의 3헤드-3플래튼 CMP장비에서 진행조건보다 장비처리능력을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체 제조를 위한 하부 배선이 형성된 웨이퍼 상에 층간절연막을 증착하고, 포토리소그래피 공정을 진행함으로써 금속배선 패턴을 형성하는 제1단계; 식각공정을 진행하여 상기 층간절연막을 소정 깊이로 식각한 후, 금속 배리어막과 시드 구리막을 증착하고나서, 상기 웨이퍼를 전기화학적 도금 방식에 의하여 구리막을 형성하는 제2단계; 상기 구리막이 형성된 웨이퍼를 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 금속 배리어막을 제거하는 제3단계;로 이루어진 상감법에 의한 구리 금속배선의 형성방법에 있어서,
    상기 제3단계는 2헤드-2플래튼 CMP장비에서 구리막과 실리콘산화막의 제거속도 비율이 1:1인 특성을 갖는 슬러리를 공급하면서 EPD를 이용하여 형성된 CMP 구리금속 두께의 70 ~ 80% 정도를 연마하는 제1벌크 CMP단계; 상기 제1벌크 CMP단계의 헤드 압력 및 플래튼 회전속도를 조절하면서 EPD를 이용하여 나머지 구리금속을 연마하고 15 ~ 25%의 범위로 과도연마를 진행하는 제2벌크 CMP단계; 상기 제2벌크 CMP단계 완료후 두 번째 플래튼에서 구리막과 실리콘산화막의 제거속도 비율이 150:1인 특성을 갖는 배리어 금속연마 슬러리를 공급하면서 배리어 금속을 CMP하는 제3배리어금속 CMP단계;로 이루어진 것을 특징으로 하는 상감법에 의한 구리 금속배선의 형성방법.
  2. 삭제
  3. 삭제
KR1020050126106A 2005-12-20 2005-12-20 상감법에 의한 구리 금속배선의 형성방법 KR100757119B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050126106A KR100757119B1 (ko) 2005-12-20 2005-12-20 상감법에 의한 구리 금속배선의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050126106A KR100757119B1 (ko) 2005-12-20 2005-12-20 상감법에 의한 구리 금속배선의 형성방법

Publications (2)

Publication Number Publication Date
KR20070065550A KR20070065550A (ko) 2007-06-25
KR100757119B1 true KR100757119B1 (ko) 2007-09-10

Family

ID=38364812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050126106A KR100757119B1 (ko) 2005-12-20 2005-12-20 상감법에 의한 구리 금속배선의 형성방법

Country Status (1)

Country Link
KR (1) KR100757119B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000058021A (ko) * 1999-02-11 2000-09-25 조셉 제이. 스위니 화학적 기계적 연마 처리 및 부품

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000058021A (ko) * 1999-02-11 2000-09-25 조셉 제이. 스위니 화학적 기계적 연마 처리 및 부품

Also Published As

Publication number Publication date
KR20070065550A (ko) 2007-06-25

Similar Documents

Publication Publication Date Title
US5957757A (en) Conditioning CMP polishing pad using a high pressure fluid
EP0366027B1 (en) Wafer flood polishing
US5321304A (en) Detecting the endpoint of chem-mech polishing, and resulting semiconductor device
JP2000183004A (ja) 半導体の化学機械研摩プロセス中の金属除去レ―トを増大させる方法及びｃｍｐ方法
US7012025B2 (en) Tantalum removal during chemical mechanical polishing
JP2005500687A (ja) 平面化法と電解研磨との組み合わせを使用する半導体構造物の形成
US6153526A (en) Method to remove residue in wolfram CMP
US6736701B1 (en) Eliminate broken line damage of copper after CMP
US6146250A (en) Process for forming a semiconductor device
US6688945B2 (en) CMP endpoint detection system
US6114215A (en) Generating non-planar topology on the surface of planar and near-planar substrates
KR20030044205A (ko) 반도체 제조 장치 및 방법
JP2004193377A (ja) 半導体装置の製造方法
KR100757119B1 (ko) 상감법에 의한 구리 금속배선의 형성방법
US8143166B2 (en) Polishing method with inert gas injection
US6670272B2 (en) Method for reducing dishing in chemical mechanical polishing
KR20040014423A (ko) 엔드포인트 및 반도체 웨이퍼를 결정하는 방법
US6395635B1 (en) Reduction of tungsten damascene residue
JP2003311539A (ja) 研磨方法および研磨装置、並びに半導体装置の製造方法
US6887131B2 (en) Polishing pad design
US20060046491A1 (en) CMP polishing method and method for manufacturing semiconductor device
KR100596768B1 (ko) 반도체장치의 화학기계적연마 방법
US6899597B2 (en) Chemical mechanical polishing (CMP) process using fixed abrasive pads
JPH11345792A (ja) 半導体装置および半導体基板の研磨方法
KR100725709B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee