KR100725709B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 구분된 반도체 소자 제조 방법에 있어서, 전도층을 포함하는 반도체 기판을 형성하는 단계, 반도체 기판 위에 제1 트렌치 및 제1 트렌치 보다 폭이 넓은 제2 트렌치를 가지는 절연막을 형성하는 단계, 절연막 상부 및 제1 트렌치와 제2 트렌치 내부에 배리어 금속막 및 씨드막을 차례로 형성하는 단계, 씨드막 위에 금속층을 형성하는 단계, 반도체 기판을 화학 기계적 연마 장치의 캐리어(carrier) 위에 탑재한 상태에서 슬러리(slurry)를 주입하여 금속층을 소정의 두께로 연마하는 단계, 금속층을 화학 기계적 연마 공정을 이용하여 절연막 상부면에 존재하는 배리어 금속막이 노출되도록 연마하는 단계, 노출된 배리어 금속을 화학 기계적 연마 공정을 이용하여 제거함으로써 금속 배선을 형성하는 단계를 포함하며, 제1 트렌치는 조밀 지역에 존재하고, 제1 트렌치는 소밀 지역에 존재하며, 제1 및 제2 트렌치의 폭이 2μm 이상이다. 이와 같은 공정에 의해 2μm 이상의 폭을 갖는 금속 배선의 표면을 평탄화하여 연마 공정시 발생하는 잔여물을 세정 공정을 통해 완전히 제거할 수 있으므로 반도체 소자의 신뢰성을 향상시킬 수 있다.
트렌치, 요철, CMP

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
도 5는 도 1에 대한 화학 기계적 연마 장치를 도시한 단면도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 정의되는 소자 영역에 게이트, 소스 및 드레인으로 이루어진 트랜지스터를 구비하고 있다.
이러한 반도체 소자는 근래에 들어 고집적화 되어감에 따라 회로를 구성하는 미세 패턴의 선폭(critical dimension, CD)이 작아지고 있다. 이에 따라, 반도체 소자 중 금속 배선을 용이하게 형성하기 위해 다마신 공정(damascene)이 도입되었다.
이러한 금속 배선은 트렌치를 가지는 절연층 위에 금속층을 적층하고 화학 기계적 연마 공정(chemical mechanical polishing, CMP)을 진행하여 평탄화함으로 써 형성된다. 이와 같은 다마신 공정에서 화학 기계적 연마 공정(chemical mechanical polishing, CMP)은 필수 불가결한 공정이다.
한편, 전기 도금(electrochemical plating, ECP) 방법에 의해 형성되는 금속층 표면의 높이는 하부 패턴의 차이에 따라 다르다. 이러한 금속층 표면의 높이차는 화학 기계적 연마 공정에 영향을 준다.
특히, RF 인덕터(rapid frequency inductor)의 UTM(ultra thick metal) 배선의 경우 기존의 일반적인 금속 배선 폭 보다 5 내지 10배 이상으로 넓은 2μm 이상의 폭을 갖는다. 이에 따라 UTM층의 두께는 기존의 금속층의 두께보다 두껍게 형성되므로 하부 패턴의 차이로 인해 생기는 UTM층의 단차는 일반적인 금속 배선 형성을 위한 금속층의 두께보다 크다.
이런 UTM층을 평탄화하기 위해 종래에는 소프트 패드를 가지는 화학 기계적 연마 장치를 이용하여 2회의 연마 공정을 진행한다.
그러나 이와 같은 화학 기계적 연마 장치를 이용한 UTM층 연마 공정 진행시, 패턴의 밀도 차이 및 UTM층의 두께에 따른 단차의 영향을 받으므로 UTM층의 단차는 감소하지 않는다. 즉, 평탄한 표면을 가지는 금속 배선을 형성할 수 없다.
이에 따라 UTM 배선에서 단차가 존재하는 부분에는 평탄화 공정 중에 발생한 잔여물이 잔류함에 따라 배선의 부식 현상 등이 발생하여 반도체 소자의 특성 및 신뢰성이 저하될 수 있다.
따라서, 본 발명의 목적은 2μm 이상의 두께를 가지는 금속 배선 형성을 위 한 화학 기계적 연마 공정을 진행하여 금속 배선의 표면을 평탄화하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 구분된 반도체 소자 제조 방법에 있어서, 전도층을 포함하는 반도체 기판을 형성하는 단계, 상기 반도체 기판 위에 제1 트렌치 및 상기 제1 트렌치 보다 폭이 넓은 제2 트렌치를 가지는 절연막을 형성하는 단계, 상기 절연막 상부 및 제1 트렌치와 제2 트렌치 내부에 배리어 금속막 및 씨드막을 차례로 형성하는 단계, 상기 씨드막 위에 금속층을 형성하는 단계, 상기 반도체 기판을 화학 기계적 연마 장치의 캐리어(carrier) 위에 탑재한 상태에서 슬러리(slurry)를 주입하여 상기 금속층을 소정의 두께로 연마하는 단계, 상기 금속층을 화학 기계적 연마 공정을 이용하여 상기 절연막 상부면에 존재하는 배리어 금속막이 노출되도록 연마하는 단계, 상기 노출된 배리어 금속을 화학 기계적 연마 공정을 이용하여 제거함으로써 금속 배선을 형성하는 단계를 포함하며, 상기 제1 트렌치는 상기 조밀 지역에 존재하고, 상기 제1 트렌치는 소밀 지역에 존재하며, 상기 제1 및 제2 트렌치의 폭이 2μm 이상이다.
전도층을 포함하는 반도체 기판을 형성하는 단계, 상기 반도체 기판 위에 제1 트렌치 및 상기 제1 트렌치 보다 폭이 넓은 제2 트렌치를 가지는 절연막을 형성하는 단계, 상기 반도체 기판 상부 구조 전면에 배리어 금속막 및 씨드막을 차례 로 형성하는 단계, 상기 씨드막 위에 금속층을 형성하는 단계, 상기 반도체 기판을 화학 기계적 연마 장치의 캐리어(carrier) 위에 탑재한 상태에서 슬러리(slurry)를 주입하여 상기 금속층을 소정의 두께로 연마하는 단계, 상기 금속층을 화학 기계적 연마 공정을 이용하여 상기 절연막 상부면에 존재하는 배리어 금속막이 노출되도록 연마하는 단계, 상기 노출된 배리어 금속을 화학 기계적 연마 공정을 이용하여 제거함으로써 금속 배선을 형성하는 단계를 포함하며, 상기 화학 기계적 연마 장치는 연마 패드(pad)를 포함하며, 상기 연마 패드는 하드 패드(hard pad)로 이루어진다.
상기 하드 패드가 로델(rodel)사의 IC 1000인 경우, 그 연마 경도는 49.7 내지 54.7 쇼어 D(shore D)일 수 있다.
상기 금속 배선은 표면이 평탄할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 상세히 설명한다.
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이고, 도 5는 도 1에 대한 화학 기계적 연마 장치를 도시한 단면도이다.
도 1에 도시한 바와 같이, 도전층을 포함하는 반도체 기판(100) 위에 제1 트렌치(40) 및 제2 트렌치(45)를 가지는 금속간 절연막(150)을 형성한다. 여기서, 제1 및 제2 트렌치(40, 45)를 제외한 금속간 절연막(150) 위에 산화막(110)이 존재한다. 제1 및 제2 트렌치(40, 45)의 폭은 2μm 이상인 것이 바람직하다.
이때, 반도체 기판(100)은 패턴의 밀집도를 고려하여 조밀 지역(A)과 소밀 지역(B)으로 구분한다. 조밀 지역(A)에는 제1 트렌치(40)가 존재하며, 소밀 지역(B)에는 제1 트렌치(40)보다 폭이 넓은 제2 트렌치(45)가 존재한다.
다음, 금속간 절연막(150)의 제1 및 제2 트렌치(40, 45) 내부 및 산화막(110) 위에 배리어 금속막(120)을 형성한다.
배리어 금속막(120)은 금속 박막을 증착하기 이전에 금속 박막과 반도체 기판(100)의 도전층 사이의 반응을 방지한다. 이때, 배리어 금속막(120)은 TaN을 수백 Å의 두께로 증착하여 형성한다. 그런데, 배리어 금속막(120)은 고유저항(resistivity)이 크기 때문에 전기 화학 도금(electrochemical plating: ECP)에 의한 금속 박막의 형성 공정에서 박막 표면에 전자 공급을 원활히 하기 위하여 배리어 금속막(120) 상부에 금속 씨드(seed)막(130)을 수백 Å의 두께로 증착한다. 이때, 금속 씨드막(130)은 구리(Cu)로 형성한다.
그런 다음, 금속 씨드막(130) 위에 구리로 이루어진 금속층(140)을 형성한다. 이때, 전술한 바와 같이, 제1 및 제2 트렌치(40, 45)의 폭이 2μm 이상이므로 금속층(140)은 기존의 금속 배선을 형성하기 위한 금속층의 두께보다 5 내지 10배 이상이 두껍다.
이와 같은 두께를 갖는 금속층(140)은 소밀 지역(B)에서 큰 단차를 갖는다.
그 다음, 도 5에 도시한 바와 같은 화학 기계적 연마 장치(800)에 슬러리(500)를 주입하면서 웨이퍼(300)를 1차적으로 연마한다. 이때, 금속층(140)은 소정의 두께로 연마된다.
도 5에 도시한 바와 같이, 화학 기계적 연마 장치(800)는 웨이퍼(300) 운반 및 지지하는 웨이퍼 캐리어(wafer carrier)(400)와 웨이퍼 캐리어와 마주하는 플래튼(palten)(700)을 포함한다. 플래튼(700) 위에는 웨이퍼(300)의 연마면과 접촉하는 패드(600)를 포함한다. 이때, 패드(600)는 단단한 재질로 만들어진 패드(hard pad)인 것이 바람직하다. 이 패드(600)가 로델(rodel)사의 IC1000인 경우, 그 연마 경도는 49.7 내지 54.7 쇼어 D(shore D)인 것이 바람직하다.
이와 같은 화학 기계적 연마 장치(800)를 이용한 화학 기계적 연마 공정은 슬러리(500)와 금속층(140) 재료의 화학적 조성에 의해 발생하는 화학적 반응과 슬러리(500) 내에 현탁되어 있는 연마 입자(abrasive)와 패드(600), 그리고 박막 사이에서 발생하는 마찰을 이용하여 재료를 원자단위로 연마하는 것이다.
따라서, 화학 기계적 연마 공정은 화학 기계적 연마 장치(800)의 패드(600) 의 탄성 변형 정도에 따라 금속층(140)의 표면과 접촉하는 연마 입자의 정도가 달라진다.
도 2에 도시한 바와 같이, 이러한 화학 기계적 연마 공정을 거친 웨이퍼(300)의 조밀 지역(A)에서의 금속층(140)과 소밀 지역(B)에서의 금속층(140) 간의단차가 줄어든다.
이것은 앞서 서술한 바와 같이, 단단한 재질의 패드(600)를 사용함에 따라 패드(600)의 탄성 변형이 적게 발생하여 웨이퍼(300)의 돌출된 부분이 국부적 응력을 집중적으로 받게 함으로써 돌출되지 않은 부분보다 더 빨리 연마하여 단차를 완화한 것이다.
그런 다음, 도 3에 도시한 바와 같이, 산화막(110) 위에 존재하는 배리어 금속막(120)이 노출되도록 화학 기계적 연마 공정을 진행한다.
이어, 도 4에 도시한 바와 같이, 산화막(110)이 노출되도록 화학 기계적 연마 공정을 진행하여 금속 배선(142, 148)을 형성한다. 이때, 금속 배선(142)과 노출된 산화막(110)의 표면 높이는 동일하다. 즉, 웨이퍼(300) 표면은 평탄하다.
이와 같이, 표면이 평탄한 금속 배선(142, 148)을 형성함으로써 연마 공정에발생한 잔여물이 금속 배선 내에 남겨져 부식 현상 등이 발생하는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 발명에 따르면 2μm 이상의 폭을 갖는 금속 배선을 형성하기 위해 3회의 화학 기계적 연마 공정을 진행함으로써 금속 배선의 표면을 평탄화한다. 이때, 화 학 기계적 연마 장치의 패드는 단단한 물질로 이루어진 하드 패드로서, 화학 기계적 연마 공정 진행시 탄성 변형이 적다. 따라서, 연마하고자 하는 웨이퍼의 돌출된 부분이 국부적 응력을 집중적으로 받아 돌출되지 않은 부분보다 더 빨리 연마되므로 금속층의 단차가 완화될 수 있다.
이와 같은 공정에 의해 2μm 이상의 폭을 갖는 금속 배선의 표면을 평탄화하여 연마 공정시 발생하는 잔여물을 세정 공정을 통해 완전히 제거할 수 있으므로 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (4)

  1. 소자의 패턴 밀집도에 따라 소밀 지역과 조밀 지역으로 구분된 반도체 소자 제조 방법에 있어서,
    전도층을 포함하는 반도체 기판을 형성하는 단계,
    상기 반도체 기판 위에 제1 트렌치 및 상기 제1 트렌치 보다 폭이 넓은 제2 트렌치를 가지는 절연막을 형성하는 단계,
    상기 절연막 상부 및 제1 트렌치와 제2 트렌치 내부에 배리어 금속막 및 씨드막을 차례로 형성하는 단계,
    상기 씨드막 위에 금속층을 형성하는 단계,
    상기 반도체 기판을 화학 기계적 연마 장치의 캐리어(carrier) 위에 탑재한 상태에서 슬러리(slurry)를 주입하여 상기 금속층을 소정의 두께로 연마하는 단계,
    상기 금속층을 화학 기계적 연마 공정을 이용하여 상기 절연막 상부면에 존재하는 배리어 금속막이 노출되도록 연마하는 단계,
    상기 노출된 배리어 금속을 화학 기계적 연마 공정을 이용하여 제거함으로써 금속 배선을 형성하는 단계
    를 포함하며,
    상기 제1 트렌치는 상기 조밀 지역에 존재하고, 상기 제1 트렌치는 소밀 지역에 존재하며, 상기 제1 및 제2 트렌치의 폭이 2μm 이상인 반도체 소자의 제조 방법.
  2. 전도층을 포함하는 반도체 기판을 형성하는 단계,
    상기 반도체 기판 위에 제1 트렌치 및 상기 제1 트렌치 보다 폭이 넓은 제2 트렌치를 가지는 절연막을 형성하는 단계,
    상기 반도체 기판 상부 구조 전면에 배리어 금속막 및 씨드막을 차례로 형성하는 단계,
    상기 씨드막 위에 금속층을 형성하는 단계,
    상기 반도체 기판을 화학 기계적 연마 장치의 캐리어(carrier) 위에 탑재한 상태에서 슬러리(slurry)를 주입하여 상기 금속층을 소정의 두께로 연마하는 단계,
    상기 금속층을 화학 기계적 연마 공정을 이용하여 상기 절연막 상부면에 존재하는 배리어 금속막이 노출되도록 연마하는 단계,
    상기 노출된 배리어 금속을 화학 기계적 연마 공정을 이용하여 제거함으로써 금속 배선을 형성하는 단계
    를 포함하며,
    상기 화학 기계적 연마 장치는 연마 패드(pad)를 포함하며, 상기 연마 패드는 하드 패드(hard pad)로 이루어진 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 하드 패드가 로델(rodel)사의 IC 1000인 경우, 그 연마 경도는 49.7 내지 54.7 쇼어 D(shore D)인 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에서,
    상기 금속 배선은 표면이 평탄한 반도체 소자의 제조 방법.
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