KR100756771B1 - Magnetoresistive RAM - Google Patents

Abstract

본 발명은 마그네틱 램에 관한 것으로서, 워드라인 전압의 크기에 따라 MTJFET 셀의 MTJ 소자를 통해 흐르는 전류와 드레인에서 소오스단에 흐르는 전류를 제어하여 2개 이상의 다중 데이터를 기억하는 마그네틱 램을 제공함으로써 마그네틱 램의 셀 사이즈를 줄이는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 마그네틱 램은 각각이 비트라인과 셀 플레이트 사이에 접속되고 각각의 게이트로 복수의 워드라인의 신호를 인가받는 복수의 MTJFET 셀과, 상기 비트라인에 접속되고, 상기 복수의 MTJFET 셀로부터 전달되는 전류를 전압으로 변환한 후에 자기 분극의 분극방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a magnetic RAM, and provides a magnetic RAM for storing two or more multiple data by controlling a current flowing through an MTJ element of an MTJFET cell and a current flowing through a source terminal in a drain according to a magnitude of a word line voltage. The purpose is to reduce the cell size of the RAM. Magnetic RAM according to the present invention for achieving this object is a plurality of MTJFET cells, each of which is connected between the bit line and the cell plate and receives a signal of a plurality of word lines to each gate, and the bit line, After converting the current delivered from the plurality of MTJFET cells to a voltage, a multiple data detection circuit for detecting multiple data by the difference in the polarization direction of magnetic polarization is provided.

Description

마그네틱 램{Magnetoresistive RAM}Magnetic RAM {Magnetoresistive RAM}

도 1은 종래의 MRAM에 관한 셀 어레이를 나타낸 도면. 1 shows a cell array of a conventional MRAM.

도 2a 및 2b는 일반적인 MTJ 소자의 구성도.2a and 2b is a block diagram of a typical MTJ element.

도 3a 및 도 3b는 본 발명에 따른 자기 저항 MTJFET 셀의 구성을 나타낸 도면.3A and 3B show the configuration of a magnetoresistive MTJFET cell according to the present invention.

도 4는 본 발명에 따른 자기 저항 MTJFET 셀의 기호를 나타낸 도면.4 shows a symbol of a magnetoresistive MTJFET cell in accordance with the present invention.

도 5a 내지 도 5c는 본 발명에 따른 자기 저항 MTJFET 셀의 동작 영역을 나타낸 도면,5A to 5C show an operating region of a magnetoresistive MTJFET cell according to the present invention;

도 6은 본 발명에 따른 자기 저항 MTJFET 셀의 동작 영역을 나타낸 그래프. 6 is a graph showing an operating region of a magnetoresistive MTJFET cell according to the present invention.

도 7a 내지 도 7d는 본 발명에 따른 자기 저항 MTJFET 셀의 MTJ 소자의 자화방향의 차이를 나타낸 도면.7A to 7D are diagrams showing differences in magnetization directions of MTJ elements of a magnetoresistive MTJFET cell according to the present invention.

도 8은 본 발명에 4개의 다중 데이터 레벨을 검출할 수 있는 자기 저항 MTJFET 셀 어레이를 나타낸 도면.8 illustrates a magnetoresistive MTJFET cell array capable of detecting four multiple data levels in the present invention.

도 9는 도 8에 나타낸 자기 저항 MTJFET 셀 어레이에서의 4개의 다중 데이터와 기준전압을 나타낸 그래프.FIG. 9 is a graph showing four multiple data and reference voltages in the magnetoresistive MTJFET cell array shown in FIG. 8; FIG.

도 10은 도 9의 4개의 다중 데이터를 나타낸 테이블.FIG. 10 is a table illustrating four multiplex data of FIG. 9; FIG.

도 11은 도 10의 테이블 값을 만들기 위한 데이터 인코더의 논리 회로도. FIG. 11 is a logic circuit diagram of a data encoder for generating the table values of FIG. 10. FIG.                 

도 12는 본 발명에 따른 4개의 다중 데이터 레벨을 검출할 수 있는 자기 저항 MTJFET 셀 어레이의 판독동작의 타이밍도.12 is a timing diagram of a read operation of a magnetoresistive MTJFET cell array capable of detecting four multiple data levels in accordance with the present invention.

도 13은 본 발명에 따른 4개의 다중 데이터 레벨을 검출할 수 있는 자기 저항 MTJFET 셀 어레이의 기록동작의 타이밍도.13 is a timing diagram of a write operation of a magnetoresistive MTJFET cell array capable of detecting four multiple data levels in accordance with the present invention.

도 14는 본 발명에 따른 8개의 다중 데이터 레벨을 검출할 수 있는 자기 저항 MTJFET 셀 어레이를 나타낸 도면.14 illustrates a magnetoresistive MTJFET cell array capable of detecting eight multiple data levels in accordance with the present invention.

도 15는 도 14에 나타낸 자기 저항 MTJFET 셀 어레이에서의 8개의 다중 데이터와 기준전압을 나타낸 그래프.FIG. 15 is a graph showing eight multiple data and reference voltages in the magnetoresistive MTJFET cell array shown in FIG. 14;

도 16은 도 15의 8개의 다중 데이터를 나타낸 테이블.FIG. 16 is a table showing eight multiple data of FIG. 15. FIG.

도 17은 도 16의 테이블 값을 만들기 위한 데이터 인코더의 논리 회로도.FIG. 17 is a logic circuit diagram of a data encoder for generating the table values of FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 반도체 기판 12 : 소오스 접합 영역10 semiconductor substrate 12 source junction region

14 : 드레인 접합영역 16, 20 : 터널링 산화막14: drain junction region 16, 20: tunneling oxide film

18: 고정 강자성체 22: 가변 강자성체18: fixed ferromagnetic material 22: variable ferromagnetic material

24 : MTJ 소자 26 : 워드라인24: MTJ element 26: word line

본 발명은 마그네틱 램에 관한 것으로서, 특히, 반도체 기판의 활성영역층과 MTJ 층 사이에 터널링 산화막을 삽입하여, MTJFET 셀의 워드라인 전압의 크기에 따 라 MTJ 소자를 통해서 흐르는 전류와 드레인에서 소오 스단에 흐르는 전류를 제어함으로써 2개 이상의 다중 데이터를 기억하도록 구성된 마그네틱 램에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a magnetic RAM. In particular, a tunneling oxide film is inserted between an active region layer and an MTJ layer of a semiconductor substrate, and a source end in a current and a drain flowing through the MTJ element according to the magnitude of the word line voltage of the MTJFET cell. It relates to a magnetic RAM configured to store two or more pieces of multiple data by controlling a current flowing in the.

휴대용 기기와 통신용 기기의 수요가 급증함에 따라 전원이 차단되면 데이터를 잃어버리는 휘발성인 메모리의 한계를 극복하기 위해 비휘발성이면서 기록/판독의 횟수에 제한을 극복할 수 있는 메모리의 필요성이 증가하게 되었다.As the demand for portable devices and communication devices soars, the need for nonvolatile and memory to overcome the limitations of volatile memory that loses data when power is cut off increases the need for memory. .

이를 만족시키기 위한 메모리로 자극의 상대적인 배열에 다른 자기저항의 차이를 이용한 MRAM(Magnetoresistive random access memory)이 개발되었다.In order to satisfy this problem, magnetoresistive random access memory (MRAM) using a difference in magnetoresistance to a relative arrangement of magnetic poles has been developed.

MRAM은 자기 물질 박막에 자기 분극(Magnetic Polarization)을 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극을 바꾸거나 감지해 냄으로써 기록/판독 동작이 수행된다. MRAM is a type of memory that stores magnetic polarization in a thin film of magnetic material. A write / read operation is performed by changing or detecting magnetic polarization by a magnetic field generated by a combination of bit line current and word line current. .

이러한 MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등의 자기 현상을 이용한 소자를 메모리 셀로 하여 데이터를 저장하게 된다.In general, the MRAM stores data using a device using magnetic phenomena such as Giant Magneto Resistance (GMR) and Magnetic Tunnel Junction (MTJ) as a memory cell.

즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현하는 방법이 있다. In other words, MRAM is a method of implementing a memory device using a large magnetoresistance (GMR) phenomenon or spin polarization magnetic permeation phenomenon caused by the spin has a significant effect on the electron transfer phenomenon.

먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다. First, in the case of MRAM using a large magnetic resistance (GMR) phenomenon, a GMR magnetic memory device is implemented by using a phenomenon in which the resistance in the case where the spin directions are different in the two magnetic layers having a nonmagnetic layer between them is different.                         

그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기 투과 접합 메모리 소자를 구현하는 것이다. In addition, the MRAM using the spin polarization magnetic permeation phenomenon is a magnetic permeation junction memory device using a phenomenon that current transmission occurs much better than the case where the spin direction is the same in two magnetic layers having an insulating layer interposed therebetween.

그런데, 휴대용 컴퓨터 및 통신용 제품들은 반도체 메모리 소자의 리드/라이트 횟수에 제한이 없어야 함에도 불구하고, 기존의 반도체 메모리 소자의 플래시 기술은 리드/라이트 횟수가 10⁵~10⁶ 정도밖에 되지 않는 문제점이 있다. By the way, although portable computers and communication products should not have a limit on the number of read / write times of a semiconductor memory device, the flash technology of the conventional semiconductor memory device has a problem that the number of read / write times is about 10 ⁵ to 10 ⁶ . .

도 1은 이러한 종래의 MRAM의 셀 어레이를 나타낸다. 1 shows a cell array of such a conventional MRAM.

도 1에 나타난 MRAM 셀은 복수개의 워드라인 WL1~WL4, 복수개의 비트라인 BL1,BL2, 및 복수개의 비트라인 BL1,BL2와 연결된 센스앰프 SA1, SA2로 구성되고, 워드라인 WL4와 비트라인 BL2에 의해 선택된 하나의 셀(1)은 하나의 스위칭 소자 T와 하나의 MTJ 소자로 구성된다. The MRAM cell shown in FIG. 1 includes a plurality of word lines WL1 to WL4, a plurality of bit lines BL1 and BL2, and sense amplifiers SA1 and SA2 connected to the plurality of bit lines BL1 and BL2. One cell 1 selected by one consists of one switching element T and one MTJ element.

먼저, 워드라인 선택 신호에 의해 복수개의 워드라인 WL1~WL4 중 하나의 워드라인 WL4가 선택되면 스위치 소자 T의 턴온에 의해 MTJ 소자에 일정 전압이 가해지고, 이 MTJ 소자의 극성에 따라 선택된 비트라인 BL2의 센싱 전류를 센스 앰프 SA2에서 증폭하게 된다.. First, when one word line WL4 of the plurality of word lines WL1 to WL4 is selected by the word line selection signal, a constant voltage is applied to the MTJ element by the turn-on of the switch element T, and the bit line selected according to the polarity of the MTJ element. The sensing current of BL2 is amplified by sense amplifier SA2.

도 2a 및 도 2b는 상술한 MTJ 소자의 단면도를 나타낸 것이다. 2A and 2B show sectional views of the above-described MTJ element.

도 2a 및 도 2b를 보면, MTJ 소자의 상부(Top)는 가변 강자성층(Free magnetic layer;2)으로 형성되고, 하부(Bottom)는 고정 강자성층(Fixed magnetic layer;4)으로 형성된다. 이러한 가변 강자성층(2) 및 고정 강자성층(4)은 NiFeCo/CoFe와 같은 물질로 이루어져 있다.2A and 2B, the top of the MTJ element is formed of a variable ferromagnetic layer 2 and the bottom of the MTJ element is formed of a fixed ferromagnetic layer 4. The variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 are made of a material such as NiFeCo / CoFe.

그리고, 가변 강자성층(2)과 고정 강자성층(4)은 그 두께를 달리하여 고정 강자성층(4)은 강한 자기장에서 자기 분극이 변할 수 있도록 하고 가변 강자성층(2)은 약한 자기장에서도 자기 분극이 변하도록 한다. 이러한 고정 강자성층(4)은 고정층으로서 자화 방향이 변하지 않고 한 방향으로 고정되어 있다. In addition, the variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 have different thicknesses so that the fixed ferromagnetic layer 4 can change magnetic polarization in a strong magnetic field, and the variable ferromagnetic layer 2 has magnetic polarization even in a weak magnetic field. Let this change. The fixed ferromagnetic layer 4 is fixed in one direction without changing the magnetization direction as a fixed layer.

또한, 가변 강자성층(2)과 고정 강자성층(4)의 사이에는 터널 접합층(Tunnel junction layer;3)이 형성된다. 이러한 터널 접합층(3)은 Al₂O₃과 같은 물질로 이루어져 있다.In addition, a tunnel junction layer 3 is formed between the variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4. The tunnel junction layer 3 is made of a material such as Al ₂ O ₃ .

여기서, 도 2a는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 같은 경우로서, 자화 방향이 같은 경우 센싱 전류가 커지게 된다. 2A illustrates a case in which the magnetization directions of the variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 are the same, and the sensing current is increased when the magnetization directions are the same.

그리고, 도 2b는 가변 강자성층(2)과 고정 강자성층(4)의 자화 방향이 반대일 경우로써 자화 방향이 다른 경우 센싱 전류가 작아진다. 2B illustrates a case in which the magnetization directions of the variable ferromagnetic layer 2 and the fixed ferromagnetic layer 4 are opposite, and the sensing current is reduced when the magnetization directions are different.

여기서, 가변 강자성층(2)은 외부 자장에 의해 자화 방향이 바뀌어지며, 이러한 가변 강자성층(2)의 자화 방향에 따라 "0" 또는 "1"의 정보를 기억할 수 있게 된다. Here, the magnetization direction of the variable ferromagnetic layer 2 is changed by an external magnetic field, and information "0" or "1" can be stored according to the magnetization direction of the variable ferromagnetic layer 2.

따라서, 기록시에는 하부층의 자기 분극은 변하지 않고 상부층의 자기 분극만 변화시킬 수 있는 자기장만 발생시킨다. Therefore, during recording, the magnetic polarization of the lower layer is not changed, and only the magnetic field capable of changing the magnetic polarization of the upper layer is generated.

그런데, 종래의 MRAM 셀 구조는 1T+1MTJ로 구성되어 있기 때문에, 셀 구조가 복잡하게 되어 공정이 어렵게 될 뿐만 아니라 셀 사이즈 면에서도 불리한 문제점이 있다. However, since the conventional MRAM cell structure is composed of 1T + 1MTJ, the cell structure becomes complicated and the process becomes difficult, and there is a disadvantage in terms of cell size.

따라서 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 워드라인 전압의 크기에 따라 MTJFET 셀의 MTJ 소자를 통해 흐르는 전류와 드레인에서 소오스단에 흐르는 전류를 제어하여 2개 이상의 다중 데이터를 기억하는 마그네틱 램을 제공하는 것에 있다.Accordingly, an object of the present invention for solving the above problems is to store two or more multiple data by controlling the current flowing through the MTJ element of the MTJFET cell and the current flowing through the source terminal in the drain according to the size of the word line voltage. It's about providing magnetic RAM.

또한, 본 발명의 또 다른 목적은 2개 이상의 다중 데이터를 기억하는 마그네틱 램을 제공함으로써 마그네틱 램의 셀 사이즈를 줄이는 것에 있다.Further, another object of the present invention is to reduce the cell size of the magnetic RAM by providing a magnetic RAM for storing two or more multiple data.

또, 본 발명의 또 다른 목적은, 2개 이상의 다중 데이터를 기억하는 마그네틱 램을 제공함으로써 공정 어려움을 극복하면서 센싱 마진을 향상시키는 것에 있다.Still another object of the present invention is to improve the sensing margin while overcoming process difficulties by providing a magnetic RAM for storing two or more multiple data.

상기한 목적을 달성하기 위한 본 발명에 따른 마그네틱 램은, 각각이 비트라인과 셀 플레이트 사이에 접속되고 각각의 게이트로 복수의 워드라인의 신호를 인가받는 복수의 MTJFET 셀; 및 상기 비트라인에 접속되고, 상기 복수의 MTJFET 셀로부터 전달되는 전류를 전압으로 변환한 후에 자기 분극의 분극방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 한다.A magnetic RAM according to the present invention for achieving the above object comprises a plurality of MTJFET cells each connected between a bit line and a cell plate and receiving a signal of a plurality of word lines to each gate; And a multiple data detection circuit connected to the bit line and configured to detect multiple data due to a difference in polarization direction of magnetic polarization after converting currents transmitted from the plurality of MTJFET cells into voltage.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3a 및 도 3b는 본 발명의 MTJFET 셀의 소자 구성을 나타낸 것이다. 3A and 3B show the device configuration of the MTJFET cell of the present invention.

도 3a에 나타낸 MTJFET 셀은 반도체 기판(10) 내에 형성된 소오스 접합영역(12)과 드레인 접합영역(14)과, 반도체 기판(10) 상에 적층된 터널링 산화막(16)과, 이 터널링 산화막(16) 상에 적층된, 고정 강자성층(18), 터널 산화막(20), 및 가변 강자성층(22)으로 이루어진 MTJ 소자(24)와, MTJ소자(24)의 상부에 적층된 워드라인(26)으로 구성된다. The MTJFET cell shown in FIG. 3A includes a source junction region 12 and a drain junction region 14 formed in the semiconductor substrate 10, a tunneling oxide film 16 stacked on the semiconductor substrate 10, and the tunneling oxide film 16. MTJ element 24 composed of a fixed ferromagnetic layer 18, a tunnel oxide film 20, and a variable ferromagnetic layer 22, and a word line 26 stacked on top of the MTJ element 24. It consists of.

여기서, MTJ소자(24)의 가변 강자성층(22)의 자화 방향에 따라 로직 "1"의 데이터를 기억한다. Here, the data of logic "1" is stored in accordance with the magnetization direction of the variable ferromagnetic layer 22 of the MTJ element 24.

그리고, 도 3b에 나타낸 MTJFET 셀의 구성은 도 3a와 동일하며, MTJ 소자(24)의 가변 강자성층(22)의 자화 방향이 도 3a와 반대로 구성되어 로직 "0"의 데이터를 기억한다. The configuration of the MTJFET cell shown in FIG. 3B is the same as that of FIG. 3A. The magnetization direction of the variable ferromagnetic layer 22 of the MTJ element 24 is configured to be opposite to that of FIG. 3A to store data of logic " 0 ".

이러한 구성을 갖는 MTJFET 셀은 MTJ 소자(24)를 통해서 흐르는 전류 I1과 소오스 접합영역(12) 및 드레인 접합영역(14)으로 흐르는 전류 I2가 워드라인(26) 전압의 크기에 따라 서로 다르게 된다. 그리고, 이 발생된 전류에 의해 MTJFET 셀의 동작 특성이 결정된다. In the MTJFET cell having such a configuration, the current I1 flowing through the MTJ element 24 and the current I2 flowing in the source junction region 12 and the drain junction region 14 are different depending on the magnitude of the word line 26 voltage. Then, the generated characteristics of the MTJFET cell are determined by the generated current.

구체적으로 말하면, MTJ 소자(24)의 자화 방향에 따라 반도체 기판(10)의 게이트 메탈 전극과 소오스 및 드레인 접합영역(12, 14) 사이에 서로 다른 전류가 흐르게 된다. 즉, MTJ 소자(24)의 자화 방향에 따라 워드라인(26)에서 소오스 접합영역(12)으로 흐르는 전류 I1이 달라진다. 그리고 이 전류 I1에 따라 MTJFET 셀의 드레인과 소오스 사이의 전류 I2를 제어함으로써 2개 이상의 데이터를 기억할 수 있게 된다.Specifically, different currents flow between the gate metal electrode of the semiconductor substrate 10 and the source and drain junction regions 12 and 14 according to the magnetization direction of the MTJ element 24. That is, the current I1 flowing from the word line 26 to the source junction region 12 varies depending on the magnetization direction of the MTJ element 24. By controlling the current I2 between the drain and the source of the MTJFET cell in accordance with this current I1, two or more data can be stored.

먼저, MTJ 소자(24)에 수직 방향으로 전류 I1이 흐를 경우 산화막을 통한 터 널링 전류가 흐르게 된다. 예컨대, 고정 강자성층(18)과 가변 강자성층(22)의 자화 방향이 같으면 이 터널링 전류가 커지고, 고정 강자성층(18)과 가변 강자성층(22)의 자화 방향이 반대이면 터널링 전류가 작아진다. First, when current I1 flows in a direction perpendicular to the MTJ element 24, a tunneling current flows through the oxide film. For example, if the magnetization directions of the fixed ferromagnetic layer 18 and the variable ferromagnetic layer 22 are the same, the tunneling current becomes larger, and if the magnetization directions of the fixed ferromagnetic layer 18 and the variable ferromagnetic layer 22 are opposite, the tunneling current becomes smaller. .

즉, MTJ 소자(24)의 극성에 의해 워드라인(26)에서 소오스 접합 영역(12)으로 흐르는 전류 I1이 조절된다. That is, the current I1 flowing from the word line 26 to the source junction region 12 is adjusted by the polarity of the MTJ element 24.

도 3a와 같이 MTJ 소자(15)의 자화 방향의 극성이 같은 경우 전류 I1이 커지고, 반대로 도 3b와 같이 MTJ 소자(15)의 자화 방향의 두 극성이 서로 다르면 전류 I1이 작아지게 된다. If the polarity in the magnetization direction of the MTJ element 15 is the same as in FIG. 3A, the current I1 becomes large. On the contrary, if the two polarities in the magnetization direction of the MTJ element 15 are different from each other, as shown in FIG. 3B, the current I1 becomes small.

따라서, 도 3a와 같이 전류 I1이 커지면 드레인 접합 영역(14)에서 소오스 접합 영역(12)으로 흐르는 전류 I2가 커지게 되고, 도 3b와 같이 전류 I1이 작아지면 전류 I2가 작아지게 된다. 그래서, 전류(I1)의 크기를 감지하여 가변 강자성층(22)의 자화 방향을 감지하고 그에 따라 셀에 저장된 정보를 알 수 있게 된다. Therefore, as shown in FIG. 3A, when the current I1 increases, the current I2 flowing from the drain junction region 14 to the source junction region 12 increases. As shown in FIG. 3B, the current I2 decreases when the current I1 decreases. Thus, by sensing the magnitude of the current I1, the magnetization direction of the variable ferromagnetic layer 22 can be detected, and thus the information stored in the cell can be known.

즉, 가변 강자성층(22)을 고정 강자성층(18)을 기준으로 같은 방향, 반대 방향 또는 임의의 각도로 자화방향을 설정함으로써, 메모리 소자의 한 셀 내에서 "0"이나 "1" 또는 3개 이상의 다중 데이터를 기억할 수 있게 된다. That is, by setting the magnetizing direction of the variable ferromagnetic layer 22 in the same direction, in the opposite direction, or at an arbitrary angle with respect to the fixed ferromagnetic layer 18, "0", "1" or 3 in one cell of the memory element. More than one multiple data can be stored.

본 발명에 따른 MTJFET 셀의 기호는 도 4와 같이 표시하기로 한다. The symbol of the MTJFET cell according to the present invention will be displayed as shown in FIG.

한편, 도 5a 내지 도 5는 도 3a에 도시된 MTJFET 셀의 동작영역을 나타낸 것이고, 도 6은 도 3a에 도시된 MTJFET 셀의 워드라인에 가해지는 전압에 따른 동작영역을 그래프로 나타낸 것이다. Meanwhile, FIGS. 5A to 5 show an operating area of the MTJFET cell shown in FIG. 3A, and FIG. 6 shows an operating area according to a voltage applied to a word line of the MTJFET cell shown in FIG. 3A.                     

이하, MTJFET 셀의 워드라인에 가해지는 전압에 따른 동작 영역을 도 5a 내지 도 5c 및 도 6을 참조하여 설명한다.Hereinafter, an operation region according to the voltage applied to the word line of the MTJFET cell will be described with reference to FIGS. 5A to 5C and 6.

여기서, MTJFET 셀의 문턱전압을 Vtn, 워드라인 전압을 V_WL, 전류 I1이 흐를 수 있는 터널링 전압을 Vtunnel이라 가정한다. Here, it is assumed that the threshold voltage of the MTJFET cell is Vtn, the word line voltage is V _WL , and the tunneling voltage through which the current I1 can flow is Vtunnel.

MTJFET 셀의 워드라인 전압 V_WL에 따른 동작영역은 크게 3가지 영역으로 나눌 수 있다.The operation region according to the word line voltage V _WL of the MTJFET cell can be divided into three regions.

먼저, 도 5a 및 도 6의 5-A는 워드라인 전압 V_WL이 MTJFET 셀의 문턱전압 Vtn에 도달하지 못하여 채널에 수직 성분의 전류 I1과 수평 성분의 전류 I2가 모두 0인 구간이다. 따라서, 워드라인과 비트라인에 전류가 흐르지 못하는 구간이다. First, 5-A of FIGS. 5A and 6 are sections in which the word line voltage V _WL does not reach the threshold voltage Vtn of the MTJFET cell, so that the current I1 of the vertical component and the current I2 of the horizontal component are both zero in the channel. Therefore, no current flows through the word line and the bit line.

그리고, 도 5b 및 도 6의 5-B구간은 워드라인 전압 V_WL이 MTJFET 셀의 문턱전압 Vtn을 초과하여 채널에 수평 성분의 전류 I2가 발생하나, 게이트 산화막의 터널링 전압 Vtunnel에 도달하지 못하여 전류 I1은 아직 0인 상태를 유지하는 구간이다. 따라서, 이 영역에서는 MTJ소자의 자화 극성에 관계없이 게이트 전극의 전압에 의해서만 MTJFET 셀의 전류 성분을 제어하게 된다. In the 5-B section of FIGS. 5B and 6, the word line voltage V _WL exceeds the threshold voltage Vtn of the MTJFET cell so that a horizontal component current I2 occurs in the channel, but the current does not reach the tunneling voltage Vtunnel of the gate oxide. I1 is a section that remains 0. Therefore, in this region, the current component of the MTJFET cell is controlled only by the voltage of the gate electrode regardless of the magnetization polarity of the MTJ element.

마지막으로, 도 5c 및 도 6의 5-C구간은 워드라인 전압 V_WL이 MTJFET 셀의 문턱전압 Vtn과 터널링 전압 Vtunnel을 초과하여 채널에 수직, 수평 성분의 전류 I1, I2가 동시에 발생하는 구간이다. 이 도 5의 5-C 구간에서는 워드라인에 가해지는 전압의 차에 따라 자기분극의 상대적인 차이가 발생하는데, 이를 A, B, C, D의 단 계로 나타내었다. Finally, the 5-C section in FIGS. 5C and 6 is a section in which the currents I1 and I2 of the vertical and horizontal components are simultaneously generated in the channel because the word line voltage V _WL exceeds the threshold voltage Vtn and the tunneling voltage Vtunnel of the MTJFET cell. . In the 5-C section of FIG. 5, the relative difference of the magnetic polarization occurs according to the difference in the voltage applied to the word line, which is represented by the steps of A, B, C, and D.

이하 구체적으로 설명하면, 자기 분극의 방향의 상대적인 차이가 A에서 일치하고, B, C, D로 갈수록 분극의 방향의 차이가 발생하여 D에서 가장 높은 저항을 갖게 되고 A에서 가장 작은 저항값을 갖게 된다.Specifically, the relative difference in the direction of magnetic polarization coincides with A, and the difference in the direction of polarization occurs toward B, C, and D, resulting in the highest resistance in D and the smallest resistance in A. do.

이 5-C 구간에서는 MTJ 소자의 상대적인 극성에 따라 전류 I1의 성분이 결정되므로, 전류 I2의 성분도 조절되게 된다. 따라서, 비트라인에 MTJFET 셀에 저장된 신호를 전달할 수 있게 된다.In this 5-C section, since the component of the current I1 is determined according to the relative polarity of the MTJ element, the component of the current I2 is also adjusted. Thus, the signal stored in the MTJFET cell can be delivered to the bit line.

도 7a 내지 도 7d는 MTJ 소자의 극성변화를 4개의 단계로 나누어 4개의 데이터를 저장하는 MTJFET 셀을 나타낸다. 7A to 7D illustrate MTJFET cells storing four data by dividing the polarity change of the MTJ element into four stages.

도 7a 내지 도 7d를 보면, 각각의 MTJFET 셀이 MTJ 소자의 자화방향의 차이(0°, 60°, 120°, 180°)를 검출해서 전류 I2a, I2b, I2c, I2d 성분을 제어함으로써 하나의 MTJFET 셀에 4개의 데이터를 저장한다는 것을 알 수 있다.7A to 7D, each MTJFET cell detects the difference in magnetization direction (0 °, 60 °, 120 °, and 180 °) of the MTJ element and controls the current I2a, I2b, I2c, and I2d components. We can see that we store four data in the MTJFET cell.

다음에는 도 7a 내지 도 7d에 나타낸 4개의 다중 데이터의 레벨을 검출할 수 있는 자기 저항 MTJFET 셀 어레이의 구성과 동작을 설명한다.Next, the configuration and operation of the magnetoresistive MTJFET cell array capable of detecting the four levels of multiple data shown in FIGS. 7A to 7D will be described.

도 8은 4개의 다중 데이터의 레벨을 검출할 수 있는 자기 저항 MTJFET 셀 어레이의 구성을 나타낸다.8 shows a configuration of a magnetoresistive MTJFET cell array capable of detecting four levels of multiple data.

도 8에 나타낸 MTJFET 셀 어레이는 복수개의 워드라인 WL1~WLn, 1개의 BL1, 상기 비트라인 BL1에 연결된 전류-전압 변환기(110), 전류-전압 변환기(110)에 연결된 센스앰프(120, 130, 140), 및 센스앰프(120, 130, 140)에 연결된 데이터 인코더(150)로 구성된다. The MTJFET cell array shown in FIG. 8 includes a plurality of word lines WL1 to WLn, one BL1, a current-voltage converter 110 connected to the bit line BL1, and sense amplifiers 120, 130, connected to the current-voltage converter 110. 140, and a data encoder 150 connected to the sense amplifiers 120, 130, and 140.                     

여기서, MTJFET 셀(7-1~7-n)의 각 드레인은 비트라인 BL1에 연결되고 그것의 각각의 소오스는 셀 플레이트(CP)에 연결된다. 그리고, MTJFET 셀(7-1~7-n)의 각각의 게이트는 각각 다른 워드라인 WL1~WLn의 신호를 인가받는다. Here, each drain of the MTJFET cells 7-1 to 7-n is connected to the bit line BL1 and each source thereof is connected to the cell plate CP. Each gate of the MTJFET cells 7-1 to 7-n receives signals of different word lines WL1 to WLn, respectively.

다음에 비트라인 BL1에 연결된 전류/전압 변환기(110)는 원한 MTJFET 셀에 흐르는 전류를 전압으로 변환한 후에, MTJ 소자의 자화방향에 따른 다중 데이터를 검출해서 각각의 다른 기준레벨을 갖는 센스앰프(120, 130, 140)에 전달한다. Next, the current / voltage converter 110 connected to the bit line BL1 converts the current flowing through the desired MTJFET cell into a voltage, and then detects multiple data according to the magnetization direction of the MTJ element and senses each having a different reference level. 120, 130, 140).

이렇게 각각의 다른 기준전압을 갖는 센스앰프(120, 130, 140)는 전류-전압 변환기(110)로부터 전달된 다중 데이터를 이용해서 기준레벨에 따른 데이터 D1, D2, D3을 생성한 후에 증폭하여 데이터 인코더(150)로 전달한다.In this way, the sense amplifiers 120, 130, and 140 each having different reference voltages generate data D1, D2, and D3 according to the reference level using multiple data transmitted from the current-voltage converter 110, and then amplify the data. Transfer to the encoder 150.

다음에, 데이터 인코더(150)는 센스앰프(120, 130, 140)로부터 전달받은 데이터 D1, D2, D3을 인코딩하여 X, Y의 2비트 데이터를 만들어 출력한다.Next, the data encoder 150 encodes the data D1, D2, and D3 received from the sense amplifiers 120, 130, and 140 to generate and output 2-bit data of X and Y.

이하, 상술한 데이터 인코더(150)에서 X, Y의 2비트 데이터가 만들어지는 과정을 도 9 내지 도 11을 참조하여 설명한다.Hereinafter, a process of generating two-bit data of X and Y in the above-described data encoder 150 will be described with reference to FIGS. 9 to 11.

우선, 도 9는 자기 분극의 분극방향의 차이에 의한 4개의 다중 데이터 A, B, C, D와 기준전압 REF_A, REF_B, REF_C의 관계를 나타낸 그래프이다.First, FIG. 9 is a graph showing the relationship between four multiple data A, B, C, D and reference voltages REF_A, REF_B, and REF_C due to the difference in the polarization direction of magnetic polarization.

도 10은 기준전압 REF_A, REF_B, REF_C에 따른 3개의 데이터 D1, D2, D3의 값과, 데이터 D1, D2, D3을 인코딩해서 만든 X, Y의 2비트 데이터의 값을 나타낸 테이블이다.FIG. 10 is a table showing values of three data D1, D2, and D3 corresponding to reference voltages REF_A, REF_B, and REF_C, and two-bit data of X and Y generated by encoding data D1, D2, and D3.

도 11은 데이터 D1, D2, D3을 인코딩해서 2비트 데이터 X, Y를 생성하는 데이터 인코더(150)의 로직회로이다. 11 is a logic circuit of data encoder 150 that encodes data D1, D2, and D3 to produce 2-bit data X, Y. As shown in FIG.                     

도 11에 나타낸 데이터 인코더(150)는 데이터 D1, D2를 논리 조합하여 데이터 X를 출력하는 앤드 게이트(AND1)와, 데이터 D1, D2, D3을 논리 조합하여 데이터 Y를 출력하는 논리회로(152)로 구성된다.The data encoder 150 shown in FIG. 11 includes an AND gate AND1 for logically combining data D1 and D2 to output data X, and a logic circuit 152 for logically combining data D1, D2 and D3 to output data Y. It consists of.

여기서, 논리회로(152)는 데이터 D2, D3의 반전신호를 논리 조합하는 앤드 게이트(AND2)와, 데이터 D2, D3을 논리 조합하는 앤드 게이트(AND3)와, 앤드 게이트(AND2, AND3)의 출력신호를 논리 조합하는 오어 게이트(OR1)와, 데이터 D1과 오어 게이트(OR1)의 출력신호를 논리 조합하여 데이터 Y를 출력하는 앤드 게이트(AND4)로 구성된다.Here, the logic circuit 152 includes an AND gate AND2 for logically combining the inverted signals of the data D2 and D3, an AND gate AND3 for logically combining the data D2 and D3, and an output of the AND gates AND2 and AND3. An OR gate OR1 for logically combining signals and an AND gate AND4 for logically combining the output signals of the data D1 and OR gate OR1 to output data Y are provided.

상술한 도 11에 나타낸 데이터 인코더(150)의 출력 X, Y의 값은 도 10에 나타낸 테이블을 보면 정확히 알 수 있다.The above-described values of the outputs X and Y of the data encoder 150 shown in FIG. 11 can be known exactly by looking at the table shown in FIG.

한편, 도 12는 도 8에 나타낸 MTJFET 셀 어레이의 리드(Read) 동작시의 동작 타이밍을 나타낸 것이다. 12 shows operation timings during the read operation of the MTJFET cell array shown in FIG.

먼저, t1구간에서, 선택된 워드라인에는 도 6의 5-C영역에서 동작할 수 있도록 일정 워드라인 전압을 인가되고, 비선택 워드라인에는 도 6의 5-B영역에서 동작할 수 있도록 워드라인 전압을 인가한다. First, in a period t1, a predetermined word line voltage is applied to the selected word line to operate in the 5-C region of FIG. 6, and a word line voltage to operate to the non-selected word line in the 5-B region of FIG. 6. Is applied.

또한, 비트라인에는 일정한 센싱 전압을 인가해서 센스앰프에 비트라인 신호를 인가한다.In addition, a bit line signal is applied to the sense amplifier by applying a constant sensing voltage to the bit line.

이어서, t2구간에서는, 비트라인에 충분한 비트라인 센싱 신호가 전달되면, 센스앰프를 활성화하기 위한 센스 앰프 활성화 신호 SEN를 t2의 시작 시점에서 가하게 된다. Subsequently, in a section t2, when a sufficient bitline sensing signal is transmitted to the bitline, a sense amplifier activation signal SEN for activating the sense amplifier is applied at the start time of t2.                     

그리고, 센스 앰프 활성화 신호 SEN에 의해 센스앰프의 출력 신호가 발생하게 되고 이에 따라 2비트 데이터 X, Y가 발생하게 된다. 또한, 이러한 t3의 구간에서는 다음 사이클을 준비하게 된다. The sense amplifier output signal SEN generates an output signal of the sense amplifier, thereby generating 2-bit data X and Y. In addition, the next cycle is prepared in the section of t3.

도 13은 도 8에 나타낸 MTJFET 셀 어레이에서의 라이트(Write) 동작시의 동작 타이밍을 나타낸 것이다. FIG. 13 shows the operation timing during the write operation in the MTJFET cell array shown in FIG.

먼저, t1구간에서는 선택된 워드라인에 충분한 비트라인 전류와 워드라인 전류가 흐르도록 큰 워드라인 전압과 큰 전류가 흐르게 된다. First, a large word line voltage and a large current flow in the t1 section so that sufficient bit line current and word line current flow through the selected word line.

그리고, 비선택 워드라인에는 기록 동작시에 충분한 워드라인 전류가 흐르도록 하지 않기 위해 비트라인 전류는 크게 하지만 워드라인에는 전류가 흐르지 않도록 한다. The bit line current is made large so as not to allow sufficient word line current to flow in the unselected word line during the write operation, but no current flows in the word line.

또한, 선택된 비트라인과 셀 플레이트(CP) 사이에는 일정한 기록 비트라인 전류를 만들기 위한 전압을 가한다. In addition, a voltage is applied between the selected bit line and the cell plate CP to produce a constant write bit line current.

따라서, 기록동작을 위해 비트라인 BL에 4개의 다중 데이터 A, B, C, D의 각각 다른 전압을 가하고, 비트라인과 셀 플레이트 라인 사이의 전류 극성에 의한 MTJFET 셀의 자화 분극 방향의 차이에 따라 메모리 셀에 데이터를 저장할 수 있게 된다. Therefore, four different data A, B, C, D of four different data are applied to the bit line BL for the write operation, and according to the difference in the magnetization polarization direction of the MTJFET cell due to the current polarity between the bit line and the cell plate line. Data can be stored in memory cells.

즉, 워드라인과 비트라인 전류의 크기에 의해 자화 극성의 방향이 조금씩 다르게 조정됨으로써 각각의 MTJFET 셀에는 복수개의 데이터가 저장될 수 있다.That is, the direction of the magnetization polarity is slightly adjusted by the size of the word line and the bit line current, so that a plurality of data may be stored in each MTJFET cell.

다음에는, 도 14를 참조하여 8개의 다중 데이터의 레벨을 검출할 수 있는 자기 저항 MTJFET 셀 어레이의 구성을 설명한다. Next, a configuration of a magnetoresistive MTJFET cell array capable of detecting eight levels of multiple data will be described with reference to FIG.                     

도 14에 나타낸 MTJFET 셀 어레이는 복수개의 워드라인 WL1~WLn, 1개의 BL1, 비트라인 BL1에 연결된 전류-전압 변환기(210), 전류-전압 변환기(210)에 연결된 센스앰프(220~280), 및 센스앰프(220~280)에 연결된 데이터 인코더(290)로 구성된다.The MTJFET cell array shown in FIG. 14 includes a plurality of word lines WL1 to WLn, one BL1, a current-voltage converter 210 connected to a bit line BL1, a sense amplifier 220 to 280 connected to a current-voltage converter 210, And a data encoder 290 connected to the sense amplifiers 220 to 280.

여기서, MTJFET 셀(11-1~11-n)의 각 드레인은 비트라인 BL1에 연결되고 그것의 각 소오스는 셀 플레이트(CP)에 연결된다. 그리고, MTJFET 셀(11-1~11-n)의 각 게이트는 각각 다른 워드라인 WL1~WLn의 신호를 인가받는다. Here, each drain of the MTJFET cells 11-1 to 11-n is connected to the bit line BL1 and each source thereof is connected to the cell plate CP. Each gate of the MTJFET cells 11-1 to 11-n receives signals of different word lines WL1 to WLn.

다음에 비트라인 BL1에 연결된 전류-전압 변환기(210)는 원하는 MTJFET 셀에 흐르는 전류를 전압으로 변환하고, 이 전압을 각각의 다른 기준레벨을 갖는 센스앰프(220-280)에 전달한다. The current-voltage converter 210 connected to the bit line BL1 then converts the current flowing in the desired MTJFET cell into a voltage and transfers this voltage to the sense amplifiers 220-280 having different reference levels.

이렇게 각각의 다른 기준전압을 갖는 센스앰프(220-280)는 전류-전압 변환기(210)로부터 전달된 다중 데이터를 이용해서 기준레벨에 따른 데이터 D1, D2, D3, D4, D5, D6, D7을 생성한 후에 증폭하여 데이터 인코더(290)로 전달한다.In this way, the sense amplifiers 220 to 280 having different reference voltages use the multiple data transmitted from the current-voltage converter 210 to perform data D1, D2, D3, D4, D5, D6, and D7 according to the reference level. After generation, the signal is amplified and transferred to the data encoder 290.

다음에, 데이터 인코더(290)는 센스앰프(220-280)로부터 전달받은 데이터 D1, D2, D3, D5, D6, D7을 인코딩하여 X, Y, Z의 2비트 데이터를 만들어 출력한다.Next, the data encoder 290 encodes the data D1, D2, D3, D5, D6, and D7 received from the sense amplifiers 220 to 280 to generate and output 2-bit data of X, Y, and Z.

이하, 상술한 데이터 인코더(290)에서 X, Y, Z의 2비트 데이터가 만들어지는 과정을 도 15 내지 도 17을 참조하여 설명한다.Hereinafter, a process of generating 2-bit data of X, Y, and Z in the above-described data encoder 290 will be described with reference to FIGS. 15 to 17.

우선, 도 15는 자기 분극의 분극방향의 차이에 의한 8개의 다중 데이터 A, B, C, D, E, F, G, H와 이를 검출하기 위한 기준전압 REF_A, REF_B, REF_C, REF_D, REF_E, REF_F, REF_G의 관계를 나타낸 그래프이다. First, FIG. 15 shows eight multiple data A, B, C, D, E, F, G, H and reference voltages REF_A, REF_B, REF_C, REF_D, REF_E, This graph shows the relationship between REF_F and REF_G.                     

도 16은 기준전압 REF_A, REF_B, REF_C, REF_D, REF_E, REF_F, REF_G에 따른 데이터 D1, D2, D3, D4, D5, D6, D7의 값과, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 만든 X, Y, Z의 3비트 데이터의 값을 나타낸 테이블이다.16 shows values of data D1, D2, D3, D4, D5, D6, and D7 according to reference voltages REF_A, REF_B, REF_C, REF_D, REF_E, REF_F, and REF_G, and data D1, D2, D3, D4, D5, and D6. This table shows the 3-bit data values of X, Y, and Z generated by encoding D7.

도 17은 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 3비트 데이터 X, Y, Z를 생성하기 위한 데이터 인코더(290)의 로직회로이다.17 is a logic circuit of a data encoder 290 for encoding data D1, D2, D3, D4, D5, D6, D7 to generate 3-bit data X, Y, Z.

도 17에 나타낸 데이터 인코더(290)는 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩하여 데이터 X를 생성하는 제1 로직회로(292)와, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 데이터 Y를 생성하는 제2 로직회로(294)와, 데이터 D1, D2, D3, D4, D5, D6, D7을 인코딩해서 데이터 Z를 생성하는 제3 로직회로(296)로 구성된다.The data encoder 290 shown in FIG. 17 includes a first logic circuit 292 for encoding data D1, D2, D3, D4, D5, D6, and D7 to generate data X, and data D1, D2, D3, D4, A second logic circuit 294 for encoding D5, D6, and D7 to generate data Y, and a third logic circuit for encoding data D1, D2, D3, D4, D5, D6, and D7 to generate data Z (296). It consists of

여기서, 제1 로직회로(292)는 데이터 D1, D2, D3, D4를 논리 조합하는 앤드 게이트(AND11)와, 데이터 D5, D6을 논리 조합하는 앤드 게이트(AND12)와, 데이터 D6, D7을 반전시키는 인버터(I11, I12)와, 인버터(I11, I12)의 출력신호를 논리 조합하는 앤드 게이트(AND13)와, 앤드 게이트(AND12, AND13)의 출력신호를 논리 조합하는 오어 게이트(OR11)와, 앤드 게이트(AND11)와 오어 게이트(OR11)의 출력신호들을 논리 조합하여 데이터 X를 출력하는 앤드 게이트(AND14)로 구성된다.Here, the first logic circuit 292 inverts the AND gate AND11 for logically combining the data D1, D2, D3, and D4, the AND gate AND12 for logically combining the data D5, and D6, and the data D6 and D7. An AND gate AND13 for logically combining the inverters I11 and I12, an output signal of the inverters I11 and I12, and an OR gate OR11 for logically combining the output signals of the AND gates AND12 and AND13, And AND gate AND14 for outputting data X by logically combining the output signals of AND gate AND11 and OR gate OR11.

제2 로직회로(294)는 데이터 D1, D2를 논리 조합하는 앤드 게이트(AND15)와, 데이터 D3, D4, D5, D6을 논리 조합하는 앤드 게이트(AND16)와, 데이터 D4, D5, D6, D7을 반전시키는 인버터(I13, I14, I15, I16)와, 인버터(I13, I14, I15, I16)의 출력신호를 논리 조합하는 앤드 게이트(AND17)와, 앤드 게이트(AND16, AND17)의 출력신호를 논리 조합하는 오어 게이트(OR12)와, 오어 게이트(OR12)와 앤드 게이트(AND15)의 출력신호들을 논리 조합하여 데이터 Y를 출력하는 앤드 게이트(AND18)로 구성된다.The second logic circuit 294 includes an AND gate AND15 for logically combining data D1 and D2, an AND gate AND16 for logically combining data D3, D4, D5, and D6, and data D4, D5, D6, and D7. Output signals of the inverters I13, I14, I15, and I16, the AND gate AND17 that logically combines the output signals of the inverters I13, I14, I15, and I16, and the output signals of the AND gates AND16 and AND17. OR gate OR12 for logical combination, and AND gate AND18 for outputting data Y by logically combining the output signals of OR gate OR12 and AND gate AND15.

제3 로직회로(296)는 데이터 D1, D2, D3, D4, D5를 논리 조합하는 앤드 게이트(AND19)와, 데이터 D6, D7을 반전시키는 인버터(I17, I18)와, 인버터(I17, I18)의 출력신호를 논리 조합하는 앤드 게이트(AND20)와, 데이터 D6, D7을 논리 조합하는 앤드 게이트(AND21)와, 앤드 게이트(AND20, AND21)의 출력신호를 논리 조합하는 오어 게이트(OR13)와, 오어 게이트(OR13)와 앤드 게이트(AND19)의 출력신호들을 논리 조합하는 앤드 게이트(AND22)와, 데이터 D4, D5, D6, D7을 반전시키는 인버터(I19, I20, I21, I22)와, 데이터 D1 및 인버터(I19, I20, I21, I22)의 출력신호를 논리 조합하는 앤드 게이트(AND23)와, 데이터 D2, D3을 반전시키는 인버터(I23, I24)와, 인버터(I23, I24)의 출력신호를 논리 조합하는 앤드 게이트(AND24)와, 데이터 D2, D3을 논리 조합하는 앤드 게이트(AND25)와, 앤드 게이트(AND24, AND25)의 출력신호를 논리 조합하는 오어 게이트(OR14)와, 앤드 게이트(AND23)와 오어 게이트(OR14)의 출력신호들을 논리 조합하는 앤드 게이트(AND26)와, 앤드 게이트(AND22, AND26)의 출력신호들을 논리 조합하여 데이터 Z를 출력하는 오어 게이트(OR15)로 구성된다.The third logic circuit 296 includes an AND gate AND19 for logically combining data D1, D2, D3, D4, and D5, inverters I17 and I18 for inverting data D6 and D7, and inverters I17 and I18. An AND gate AND20 for logically combining the output signals of the AND gate, an AND gate AND21 for logically combining the data D6 and D7, an OR gate OR13 for logically combining the output signals of the AND gates AND20 and AND21, AND gate AND22 for logically combining the output signals of OR gate OR13 and AND gate AND19, inverters I19, I20, I21, and I22 which invert data D4, D5, D6, and D7, and data D1. And AND gate AND23 for logically combining the output signals of inverters I19, I20, I21, and I22, inverters I23 and I24 for inverting data D2 and D3, and output signals of inverters I23 and I24. The AND gate AND24 for logical combination, the AND gate AND25 for logical combination of the data D2 and D3, and the output signals of the AND gates AND24 and AND25 are discussed. Data Z is performed by logically combining the output signals of the OR gate OR14, the AND gate AND23 and the OR gate OR14, and the AND signals AND22 and AND26. It is composed of an OR gate (OR15) for outputting.

상술한 도 17에 나타낸 데이터 인코더(290)의 출력인 데이터 X, Y, Z의 값은 도 16에 나타낸 테이블을 보면 정확히 알 수 있다.The values of the data X, Y, and Z, which are the outputs of the data encoder 290 shown in FIG. 17 described above, can be known exactly from the table shown in FIG.

이상에서 설명한 바와 같이, 본 발명에 따른 마그네틱 램은 MTJFET 셀의 MTJ 소자의 자화 방향에 따라 다중 데이터를 기억함으로써, 셀의 사이즈를 줄일 수 있다. As described above, the magnetic RAM according to the present invention can reduce the size of the cell by storing multiple data according to the magnetization direction of the MTJ element of the MTJFET cell.

또한, MTJ 소자의 자화 방향에 따라 서로 다른 데이터를 기억할 MTJFET 셀을 구현함으로써 공정 어려움을 극복할 수 있고 센싱 마진을 개선할 수 있다.In addition, by implementing an MTJFET cell to store different data according to the magnetization direction of the MTJ device, process difficulty can be overcome and sensing margin can be improved.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (17)

각각이 비트라인과 셀 플레이트 사이에 접속되고 각각의 게이트로 복수의 워드라인의 신호를 인가받는 복수의 MTJFET 셀과,A plurality of MTJFET cells each connected between a bit line and a cell plate and receiving signals of a plurality of word lines to respective gates; 상기 비트라인에 접속되고, 상기 복수의 MTJFET 셀로부터 전달되는 전류를 전압으로 변환한 후에 자화방향의 차이에 의한 다중 데이터를 검출하는 다중 데이터 검출회로를 구비한 것을 특징으로 하는 마그네틱 램.And a multiple data detection circuit connected to the bit line and configured to detect multiple data due to a difference in magnetization direction after converting currents transmitted from the plurality of MTJFET cells into a voltage. 제 1 항에 있어서,The method of claim 1, 상기 복수의 MTJFET 셀은,The plurality of MTJFET cells, 반도체 기판의 활성영역에 구비된 소오스 접합영역 및 드레인 접합영역과,A source junction region and a drain junction region provided in the active region of the semiconductor substrate; 반도체 기판의 채널영역에 적층된 터널링 산화막과,A tunneling oxide film laminated in the channel region of the semiconductor substrate, 상기 터널링 산화막의 상부에 순차적으로 적층된 MTJ 층과,An MTJ layer sequentially stacked on the tunneling oxide film; 상기 MTJ 층의 상부에 형성된 워드라인을 구비하고,A word line formed on top of the MTJ layer, 상기 워드라인 전압의 크기에 따라 상기 MTJ 층을 통하여 흐르는 제 1전류와 상기 반도체 기판의 소오스 접합영역 및 드레인 접합영역으로 흐르는 제 2전류를 제어하는 것을 특징으로 하는 마그네틱 램.And a first current flowing through the MTJ layer and a second current flowing into a source junction region and a drain junction region of the semiconductor substrate according to the magnitude of the word line voltage. 제 2 항에 있어서, The method of claim 2, 상기 MTJ 층은 상기 터널링 산화막 위에 형성된 고정 강자성체, 상기 고정 강자성체 위에 형성된 제1 터널링 산화막, 상기 제1 터널링 산화막 위에 형성된 가변 강자성체로 이루어진 것을 특징으로 하는 마그네틱 램.The MTJ layer includes a fixed ferromagnetic material formed on the tunneling oxide film, a first tunneling oxide film formed on the fixed ferromagnetic material, and a variable ferromagnetic material formed on the first tunneling oxide film. 제 1 항에 있어서, The method of claim 1, 상기 복수의 MTJFET 셀은 각각의 드레인이 상기 비트라인에 연결되고 각각의 소오스가 상기 셀 플레이트에 연결되며, 각각의 게이트가 상기 복수개의 워드라인 중 대응하는 워드라인에 연결되는 것을 특징으로 하는 마그네틱 램.The plurality of MTJFET cells are characterized in that each drain is connected to the bit line, each source is connected to the cell plate, and each gate is connected to a corresponding word line of the plurality of word lines . 제 2 항에 있어서, The method of claim 2, 상기 복수의 MTJFET 셀은 The plurality of MTJFET cells 상기 워드라인 전압, 상기 MTJFET 셀의 문턱전압 및 상기 터널링 산화막의 터널링 전압의 크기에 따라 상기 제 1전류 및 제 2전류를 제어하는 것을 특징으로 하는 마그네틱 램. And controlling the first current and the second current according to the word line voltage, the threshold voltage of the MTJFET cell, and the magnitude of the tunneling voltage of the tunneling oxide layer. 제 1 항에 있어서,The method of claim 1, 상기 다중 데이터 검출회로는,The multiple data detection circuit, 상기 복수의 MTJFET 셀로부터 전달되는 전류를 전압으로 변환하여 자기 분극의 분극 방향의 차이에 의한 다중 데이터를 생성하는 전류/전압 변환부;A current / voltage converter converting currents transmitted from the plurality of MTJFET cells into voltage to generate multiple data based on a difference in polarization direction of magnetic polarization; 상기 전류/전압 변환부로부터 출력된 상기 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 복수의 데이터를 생성하고 증폭하는 센스앰프; 및A sense amplifier for generating and amplifying a plurality of data by using a reference voltage having a different value from the multiple data output from the current / voltage converter; And 상기 센스앰프로부터 출력된 상기 복수의 데이터를 인코딩하여 최종 데이터를 생성하는 데이터 인코더를 구비한 것을 특징으로 하는 마그네틱 램.And a data encoder configured to generate final data by encoding the plurality of data output from the sense amplifier. 제 6 항에 있어서, The method of claim 6, 상기 전류/전압 변환부는 상기 복수의 MTJFET 셀로부터 전달되는 전류를 전압으로 변환하여 자기 분극의 분극 방향의 차이에 의한 4개의 다중 데이터를 생성하는 것을 특징으로 하는 마그네틱 램.The current / voltage converting unit converts currents transmitted from the plurality of MTJFET cells into a voltage to generate four multiple datas based on a difference in polarization direction of magnetic polarization. 제 7 항에 있어서, The method of claim 7, wherein 상기 센스앰프는 상기 전류/전압 변환부로부터 출력된 상기 4개의 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 3비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 마그네틱 램.The sense amplifier generates and amplifies 3-bit data using a reference voltage having a different value from the four multiple data output from the current / voltage converter. 제 8 항에 있어서, The method of claim 8, 상기 데이터 인코더는 상기 3비트 데이터를 인코딩하여 최종 2비트의 데이터로 만드는 것을 특징으로 하는 마그네틱 램.And the data encoder encodes the 3-bit data into final 2-bit data. 제 9 항에 있어서,The method of claim 9, 상기 데이터 인코더는 상기 3비트 데이터 중 제1 및 제2 데이터를 논리 조합하여 상기 최종 2비트 데이터 중 하나를 생성하는 논리소자와,The data encoder may include a logic device configured to logically combine first and second data of the 3-bit data to generate one of the final 2-bit data; 상기 3비트 데이터를 논리 조합해서 상기 최종 2비트 데이터 중 다른 하나를 생성하는 논리회로로 구성된 것을 특징으로 하는 마그네틱 램Magnetic RAM comprising a logic circuit for logically combining the three-bit data to generate another one of the last two-bit data 제 10 항에 있어서,The method of claim 10, 상기 논리회로는,The logic circuit, 상기 3비트 데이터 중 제2 및 제3 데이터의 반전신호를 논리 조합하는 제1 논리소자와,A first logic element for logically combining the inversion signals of the second and third data of the 3-bit data; 상기 제2 및 제3 데이터를 논리 조합하는 제2 논리소자와,A second logic element for logically combining the second and third data; 상기 제1 및 제2 논리소자의 출력신호들을 논리 조합하는 제3 논리소자와,A third logic element for logically combining the output signals of the first and second logic elements; 상기 제3 논리소자의 출력신호와 상기 3비트 데이터 중 제1 데이터를 논리 조합하는 제4 논리소자로 구성된 것을 특징으로 하는 마그네틱 램.And a fourth logic element configured to logically combine the output signal of the third logic element and the first data of the 3-bit data. 제 6 항에 있어서, The method of claim 6, 상기 전류/전압 변환부는 상기 복수의 MTJFET 셀로부터 전달되는 전류를 전압으로 변환하여 자기 분극의 분극 방향의 차이에 의한 8개의 다중 데이터를 생성하는 것을 특징으로 하는 마그네틱 램.The current / voltage converting unit converts currents transmitted from the plurality of MTJFET cells into a voltage to generate eight multiple data according to the difference in polarization direction of magnetic polarization. 제 12 항에 있어서, The method of claim 12, 상기 센스앰프는 상기 전류/전압 변환부로부터 출력된 상기 8개의 다중 데이터와 서로 다른 값을 갖는 기준전압을 이용해서 7비트 데이터를 생성하고 증폭하는 것을 특징으로 하는 마그네틱 램.The sense amplifier generates and amplifies 7-bit data using a reference voltage having a different value from the eight multiple data output from the current / voltage converter. 제 13 항에 있어서, The method of claim 13, 상기 데이터 인코더는 상기 7비트 데이터를 인코딩하여 최종 3비트의 데이터로 만드는 제1 내지 제3 논리회로로 구성된 것을 특징으로 하는 마그네틱 램.And the data encoder comprises first to third logic circuits which encode the 7-bit data to make the last 3 bits of data. 제 14 항에 있어서,The method of claim 14, 상기 제1 논리회로는The first logic circuit 상기 7비트 데이터 중 제1 내지 제4 데이터를 논리 조합하는 제1 논리소자와,A first logic element for logically combining first to fourth data of the 7-bit data; 상기 7비트 데이터 중 제5 및 제6 데이터를 논리 조합하는 제2 논리소자와,A second logic element for logically combining fifth and sixth data of the seven bit data; 상기 7비트 데이터 중 제6 및 제7 데이터를 반전시키는 복수의 인버터와,A plurality of inverters for inverting sixth and seventh data of the 7-bit data; 상기 복수의 인버터의 출력신호들을 논리 조합하는 제3 논리소자와,A third logic element for logically combining the output signals of the plurality of inverters; 상기 제2 및 제3 논리소자의 출력신호들을 논리 조합하는 제4 논리 소자와,A fourth logic element for logically combining the output signals of the second and third logic elements; 상기 제1 및 제4 논리소자의 출력신호들을 논리 조합하여 상기 최종 3비트 데이터 중 하나를 생성하는 제5 논리소자로 구성된 것을 특징으로 하는 마그네틱 램.And a fifth logic element configured to logically combine the output signals of the first and fourth logic elements to generate one of the last three bits of data. 제 14 항에 있어서,The method of claim 14, 상기 제2 논리회로는,The second logic circuit, 상기 7비트 데이터 중 제1 및 제2 데이터를 논리 조합하는 제1 논리소자와,A first logic element for logically combining first and second data of the 7-bit data; 상기 7비트 데이터 중 제3 내지 제6 데이터를 논리 조합하는 제2 논리소자와,A second logic element for logically combining third to sixth data of the 7-bit data; 상기 7비트 데이터 중 제4 내지 제7 데이터를 반전시키는 복수의 인버터와,A plurality of inverters for inverting fourth to seventh data among the seven bit data; 상기 복수의 인버터의 출력신호들을 논리 조합하는 제3 논리소자와,A third logic element for logically combining the output signals of the plurality of inverters; 상기 제2 및 제3 논리소자의 출력신호들을 논리 조합하는 제4 논리 소자와,A fourth logic element for logically combining the output signals of the second and third logic elements; 상기 제1 및 제4 논리소자의 출력신호들을 논리 조합하여 상기 최종 3비트 데이터 중 다른 하나를 생성하는 제5 논리소자로 구성된 것을 특징으로 하는 마그네틱 램.And a fifth logic element configured to logically combine the output signals of the first and fourth logic elements to generate another one of the final 3 bit data. 제 14 항에 있어서,The method of claim 14, 상기 제3 논리회로는,The third logic circuit, 상기 7비트 데이터 중 제1 내지 제5 데이터를 논리 조합하는 제1 논리소자와,A first logic element for logically combining first to fifth data of the 7-bit data; 상기 7비트 데이터 중 제6 및 제7 데이터를 반전시키는 복수의 제1 인버터와,A plurality of first inverters for inverting sixth and seventh data of the 7-bit data; 상기 복수의 제1 인버터의 출력신호들을 논리 조합하는 제2 논리소자와,A second logic element for logically combining the output signals of the plurality of first inverters; 상기 제6 및 제7 데이터를 논리 조합하는 제3 논리소자와,A third logic element for logically combining the sixth and seventh data, 상기 제2 및 제3 논리소자의 출력신호들을 논리 조합하는 제4 논리 소자와,A fourth logic element for logically combining the output signals of the second and third logic elements; 상기 제1 및 제4 논리소자의 출력신호들을 논리 조합하는 제5 논리소자와,A fifth logic element for logically combining the output signals of the first and fourth logic elements; 상기 7비트 데이터 중 제4 내지 제7 데이터를 반전시키는 복수의 제2 인버터와,A plurality of second inverters for inverting fourth to seventh data among the seven bit data; 상기 제1 데이터 및 상기 복수의 제2 인버터의 출력신호들을 논리 조합하는 제6 논리소자와,A sixth logic element logically combining the first data and output signals of the plurality of second inverters; 상기 7비트 데이터 중 제2 및 제3 데이터를 반전시키는 복수의 제3 인버터와,A plurality of third inverters for inverting second and third data of the 7-bit data; 상기 복수의 제3 인버터의 출력신호들을 논리 조합하는 제7 논리소자와,A seventh logic element for logically combining the output signals of the plurality of third inverters; 상기 제2 및 제3 데이터를 논리 조합하는 제8 논리소자와,An eighth logic element for logically combining the second and third data; 상기 제7 및 제8 논리소자의 출력신호들을 논리 조합하는 제9 논리소자와,A ninth logic element for logically combining the output signals of the seventh and eighth logic elements; 상기 제6 및 제9 논리소자의 출력신호들을 논리 조합하는 제10 논리소자와,A tenth logic element for logically combining the output signals of the sixth and ninth logic elements; 상기 제5 및 제10 논리소자의 출력신호들을 논리 조합하여 상기 최종 3비트 데이터 중 또 다른 하나를 생성하는 제11 논리소자로 구성된 것을 특징으로 하는 마그네틱 램.And an eleventh logic element configured to logically combine output signals of the fifth and tenth logic elements to generate another one of the final 3 bit data.

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