KR100756728B1

KR100756728B1 - 반도체 처리 기술

Info

Publication number: KR100756728B1
Application number: KR1020017014694A
Authority: KR
Inventors: 리차드 씨. 리온
Original assignee: 어플라이드 머티어리얼스, 인코포레이티드
Priority date: 1999-05-18
Filing date: 2000-05-18
Publication date: 2007-09-07
Also published as: WO2000070495A2; WO2000070495A3; US6556949B1; JP2002544680A; EP1181651A2; KR20020019022A

Abstract

본 발명은 웨이퍼 제조를 위한 제조 환경(210) 및 생산 실행의 처리 파라미터와 계측 데이터를 얻기 위한 SPDA 데이터 환경(212)을 제공한다. 계산 환경(214)은 본 발명의 델타 그래프(536, 540 및 542)를 준비하기 위하여 SPDA 데이터를 처리한다. 그리고 나서, 이러한 델타 그래프는 분석 환경(216)내에서 분석된다. MES 환경(218)은 분석을 평가하고, 만약 분석의 결과가 제조 환경(210)의 공정 실행에서 처리 또는 제품 품질 문제를 나타낸다면 공정 개입을 실행한다. 부가적으로, 본 발명은 설비 신뢰성 및 웨이퍼 수율을 개선하기 위하여 반도체 처리 문제를 확인하고, 분석하며, 그리고 고장수리하기 위한 델타 그래프에 기초한 공정제어 제한값을 활용하여 SPC 기술 및 SPC 제어 차트의 SPDA 델타 그래프를 제공한다. 본 발명은 예방 보수 시간 상태(735 및 742)와 수리 시간 상태(731)에 링크된 서비스 절차 모듈(755)을 포함하는 컴퓨터 통합된 설비 시간 상태를 위한 공정(700)을 제공한다.

Description

반도체 처리 기술 {SEMICONDUCTOR PROCESSING TECHNIQUES}

본 발명은 반도체 처리를 위한 기술에 관련된다.

IC(집적회로)와 같은 반도체 디바이스는 일반적으로 반도체 재료의 단일 본체상에 일체로 제작된 트랜지스터, 다이오드 및 저항과 같은 전자회로 소자들을 구비한다. 다양한 회로 소자들은 수백만개의 개별 회로 소자들을 포함할 수 있는 완전한 회로를 형성하기 위하여 전도성 커넥터를 통하여 연결된다. 집적회로는 통상적으로 연속 처리 단계로 이루어지는 공정(process)에서 반도체 웨이퍼로부터 통상적으로 제조된다. 통상적으로 웨이퍼 제작으로 불려지는 이러한 공정은 산화, 에칭 마스크 준비, 에칭, 재료 증착, 평탄화 및 세척과 같은 작업을 포함한다.

알루미늄 게이트 PMOS(p-채널 금속 산화 반도체 트랜지스터) 웨이퍼 제작 공정(40)의 요약은 주요 처리 단계 41내지 73을 나타내는 도 1에 개략적으로 도시되며, 이는 W.R. Runyan 등에 의한 에디슨-웨슬리 퍼블릭. 컴퍼니.인코포레이티드, 1994년 48페이지의 집적 회로 처리 기술에 개시되어 있다. 이러한 주요 처리단계의 각각은 통상적으로 몇몇 보조 단계를 포함한다. 예를 들면, 웨이퍼 제작 챔버내의 스퍼터 증착에 의한 알루미늄층을 제공하기 위한 금속공정과 같은 주요 처리단계는 미국 특허 제 5,108,570호(1992, R.C. Wang)에 개시되어 있다. 이러한 스퍼터 증착공정은 도 2의 공정(80)의 보조 단계(81내지 97)에 개략적으로 도시된다.

도 1과 2는 연속 웨이퍼 제작 공정을 도시한다. 병행 처리단계를 제공하는 웨이퍼 제작 서브 시스템을 활용하는 것은 공지되어 있다. 그러한 서브 시스템은 통상적으로 하나 이상의 클러스터 장치를 포함한다. 이하에서 정의된 클러스터 장치는 챔버 및 웨이퍼 핸들링 설비 시스템을 포함하며, 웨이퍼는 진공과 같은 제어된 클러스터 장치 환경을 두지않는 클러스터 장치 챔버내에서 옮겨진다. 예시적인 클러스터 장치는 중앙 챔버와 4개의 처리 챔버를 구비하는 진공 장치를 사용하는 미국 특허 제 5,236,868호(1993, J. Nulman)에 개시되어 있다. 중앙 챔버내의 웨이퍼 핸들링 로봇은 웨이퍼를 진공 환경내에서 유지하면서 웨이퍼를 중앙 챔버에서 각 챔버안으로 이동시키기 위하여 각 처리 챔버의 내부에 접속을 갖는다. 일례에서, '868 클러스터는 처리를 위해 우선 세척 챔버로 이동되고, 그리고 나서 PVD(물리적 증착법)챔버로 이동되며, 어닐링 챔버로 이동되고, 그 후에 가스제거 챔버로 이동되는 연속적인 공정이 활용된다. 병행적으로 사용되는 챔버들내에서 웨이퍼를 처리하기 위한 '868 특허에 개시된 것과 같은 클러스터 장치를 사용하는 것은 공지되어 있다. 예를 들면, 느린 처리 단계 후에 빠른 처리 단계가 온다면, 3개의 챔버는 느린 공정을 위해 병행적으로 사용될 수 있으며, 제 4 챔버는 빠른 공정을 위해 사용된다.

통상적인 웨이퍼 제작 공정단계의 하나 이상의 처리 파라미터는 요구된 특성을 갖는 제품을 얻기 위하여 비교적 좁은 범위 내에서 제어될 필요가 있다는 것은 당해분야의 통상의 지식을 갖는자에 공지되어 있다. 예를 들면, 미국 특허 제 5,754,297호(1998, J.Nulman)는 스퍼터링과 같은 웨이퍼 금속막 증착동안에 증착 비율을 모니터하기 위한 방법 및 장치를 개시하고 있다. '297 특허는 만약 입력 스퍼터 전력 레벨이 일정한 레벨로 유지된다면, 금속 증착 비율은 스퍼터 타깃의 수명이 증가함에 따라 감소된다는 것을 보여준다. 그 결과, 금속 증착 비율과 같은 중요한 처리 특성은 소정의 웨이퍼 제작 처리 챔버동안에 계속 변화하여 챔버내에서 처리된 소자의 수율과 질에 영향을 줄 수 있다. '297 특허에 개시된 것처럼 증착 시스템은 스퍼터링 소스에 입력된 전력과 같은 처리 변수가 금속 증착 처리 특성의 관찰된 변화에 응답하여 조절될 때 원하는 레벨에서 더욱 용이하게 유지될 수 있다. 이는 처리 특성의 인시튜 측정을 요구하는데, 예를 들면, 증착 환경을 통과하는 빛의 광학 감쇠에 근거한 증착 비율 모니터를 사용함으로써 증착 소스에서 증착 기판으로 유입되는 재료의 비율을 검출하게 되며, 이는 '297 특허에 완전히 개시되어 있다.

반도체 재료 처리 및 테스트 기술의 개선은 IC 회로 소자의 전체 크기를 감소시켰으며, 단일 본체상에 소자의 수를 증가시키는 결과를 가져왔다. 이는 각 처리 단계와 처리 단계의 조합 및 시퀀스를 위해 제품 및 공정 제어의 높은 정도가 요구된다. 그러므로, 공정 가스와 같은 처리 재료내에서 불순물과 입자 오염을 제어하는 것이 필요하다. 또한, '570 및 '297 특허에서 도시된 바와 같이, 온도, 압력, 가스 흐름 비율, 처리 시간 간격 및 입력 스퍼터 전력과 같은 처리 파라미터를 제어하는 것이 필요하다. 도 1과 2에서 도시된 바와 같이, 웨이퍼 제작은 복잡한 처리단계 시퀀스를 포함하며, 임의의 특정 처리 단계는 통상적으로 하나 이상의 선행하는 처리 단계에 높게 의존한다. 예를 들면, 인접한 IC층의 접속을 위한 에칭 마스크의 오버레이나 정렬에서 오차가 있다면, 그 결과 생기는 접속은 적절한 설계 위치에 놓이지 않게된다. 이는 접속이 너무 근접하게 되어 이러한 접속사이에 전 기적 단락 결함을 형성하게 된다. 2개의 상이한 처리 문제가 누적하는 효과를 가질수 있다는 것도 공지되어 있다. 예를 들면, 전기적 단락을 가져오기에 충분치 않은 상호접속 에칭 마스크의 부정렬은 만약 상호접속 마스크가 양호한 정렬에 있었다면 전기적 단락이 야기되지 않는 입자 크기를 갖는 미립자 오염을 허용하는(또는 검출하지 않는) 스펙에서 공정이 다소 벗어난다면 전기적 단락을 야기하는데 기여할 수 있다.

상술한 바와 같은 처리 및/또는 재료 결함은 통상적으로 감소된 웨이퍼 제작 수율을 야기하며, 여기서 수율이란 특정 제작에서 생산된 용인가능한 웨이퍼의 비율로 정의된다. 제조중 테스트 및 처리 파라미터의 모니터링은 소정의 제조중의 제품 또는 공정 문제 또는 결함이 처리 조정 또는 실행 중지와 같이 공정 진행중에 개입이 필요한지를 결정하기 위하여 활용된다. 결과적으로, 제품 및 공정 제어 기술은 웨이퍼 제작 전체에서 이용된다. 수율 문제는 궁극적으로 웨이퍼 제작의 수율을 개선시키기 위하여 특정 제품이나 처리 문제 또는 결함을 찾아내는 것이다. 높은 수율은 각 처리된 웨이퍼를 위한 제조 비용을 최소화시키며, 전력, 화학약품 및 물과 같은 자원의 활용을 극대화시키면서, 폐기물등을 최소화시키기 위하여 바람직하다.
이러한 제한값내에서 공정을 유지하고 적절한 웨이퍼 제작 제어 제한값을 결정하기 위하여 SPC(통계 공정 제어)및 SQC(통계 품질 제어)방법을 사용하는 것은 공지되어 있으며, 이는 예를 들면, R. Zorich의 아카데믹 프레스 인코포레이티드, 집적회로 제조 품질의 안내서(1991)의 pp. 464-498에 나와 있다. 예를 들면, R. Zorich의 pp. 475-498에는 웨이퍼 제작에 적절한 SPC와 SQC 방법은 제어 차트의 사용을 포함한다. 당업자에게 공지되어 있는 바와 같이, 제어 차트는 챔버 압력과 같은 하나 이상의 선택된 공정 또는 제품 변수의 그래프 표시이며, 이는 시간상에 샘플된다. 특정 변수의 타깃값과 그것의 상한 및 하한 제어 제한값은 공지된 통계적 샘플링과 계산 방법을 사용하여 차트상에 나타난다. 변수의 관측값 또는 몇몇 관측값의 평균과 같은 통계적으로 유도된 값이 결정된 제어 제한값을 벗어났을 때, 공정은 제어에서 벗어났다고 간주된다. 제어 제한값은 통상적으로 예를 들면, 2σ또는 3σ와 같은 타깃값의 평균의 표준 편차의 배수로 설정된다. 타깃값은 수율, 공정 제어 및 제품 품질과 같은 웨이퍼 제작 설계 기준과 일치하는 테스트 실행 또는 생산 실행으로부터 유도된다. SPC와 SQC는 상기 내용에서 사용될 때 R. Zorich의 p.464와 같은 의미로 간주된다.

효과적인 웨이퍼 재고 관리는 처리되지 않거나 부분적으로 처리된 웨이퍼의 재고를 최소로 유지시킴으로써 웨이퍼 제작에서 생산된 반도체 소자의 유닛 비용을 최소화시키기 위하여 필요하다. 공정내에서 웨이퍼의 재고를 최소화하는 것은 웨이퍼 수율에도 이익이 되는데, 그 이유는 공정내에 있는 웨이퍼가 길어지면, 그것들의 수율은 낮아지기 때문이다. 웨이퍼 재고 관리는 통상적으로 처리된 웨이퍼에 대한 수요의 관점에서 설비 용량을 최대화시키기 위해 스케쥴링 기술을 사용하며, 예를 들면, 병행 및 연속 처리 단계를 예정함으로써 처리 진행중단을 피하는 것이다. 웨이퍼 제작의 효율적인 재고 관리는 예를 들면, 예정되지 않은 보수로 인해 야기될 수 있는 예정되지 않은 시간으로 인한 진행중단 또는 중단의 낮은 발생을 요구하며, 상기 중단은 특정 제한값밖에 있는 처리 파라미터, 공정 가스와 같은 요구된 재료의 이용불가능, 필요한 보수 대체부분의 이용불가능, 챔버와 같은 처리 장치의 이용불가능 또는 전력 차단으로부터 발생된다.

웨이퍼 제작의 많은 소자 또는 서브 시스템은 높은 처리 신뢰성과 재생산성을 얻고 수율을 최대화시키기 위하여 자동화된다. 챔버와 같은 웨이퍼 제작 장치는 상기 장치에 의해 실행되는 공정을 동작시키기 위한 방법으로 공지된 명령 세트를 사용하여 컴퓨터에 의해 통상적으로 제어된다. 그러나, 다양한 공정과 계측이 집적되어 있는 높은 자동화는 복잡성과 웨이퍼 제적 공정의 많은 상호 의존성으로 인하여 달성하기가 어려운 것으로 인식되며, 이는 예를 들면, 피터 반 찬트의 마이크로칩 제조, 3판(1997년 pp.472-478, 맥그루-힐)에 개시되어 있다.

예를 들면, 웨이퍼 제작을 포함하는 반도체 제조 설비의 기능은 도 3에 개략적으로 도시된 6개 상태와 같은 기본 설비 상태로 정의될 수 있으며, 이는 SEMI(Semiconductor Equipment and Materials International)에 의해 출판된 설비 신뢰도, 유효성 및 보수유지도(RAM)의 정의 및 측정을 위한 표준, SEMI E10-96(1996년, pp 1-23)에 개시되어 있다. 반도체 산업은 누가 기능을 실행하는지에 관계없이 기능적인 설비에 문제가 되는 설비 RAM(신뢰도, 유효성 및 보수유지도)을 표현하고 측정하기 위하여 통상적으로 이러한 6 개의 설비 상태를 사용한다. 이러한 6개의 설비 상태는 넌-스케쥴드 타임(102), 언스케쥴드 다운타임(104), 스케쥴드 다운타임(106), 엔지니어링 타임(108), 스탠바이 타임(110) 및 프로덕티브 타임(112)을 포함한다. 넌-스케쥴드 타임(102)은 설비가 사용되도록 예정되지 않은 시간 구간, 예를 들면 처리되지 않은 시프트로 표현된다. 언스케쥴드 다운타임(104)은 설비가 의도된 기능을 실행하기 위한 상태가 아닌 시간 구간, 예를 들면 설비 수리 시간을 나타낸다. 스케쥴드 다운타임(106)은 설비가 그것의 기능을 수행할 수 있지만 공정 세트업이나 예방 보수와 같은 것을 하기 위하여 이용할 수 없을 때 나타난다. 엔지니어링 타임(108)은 설비가 엔지니어링 테스트 예를 들면, 설비 평가를 수행하기 위하여 동작되는 시간 구간을 나타낸다. 스탠바이 타임(110)은 설비가 그것의 의도된 기능을 수행할 상태에 있으며, 그것의 기능을 수행할 수 있더라도 동작되지 않는 시간 구간으로서, 예를 들면, 어떠한 조작자도 사용하지 않거나 관련 정보 시스템으로부터 입력이 없는 것을 나타낸다. 프로덕티브 타임(112)은 설비가 정상적인 생산 및 재가공과 같은 의도된 기능을 수행하고 있는 시간 구간을 나타낸다.

도 3에 도시된 전체 시간 구간(114)은 구간이 측정되는 동안의 전체 시간이다. 이는 6개 설비 상태(102, 104, 106, 108, 110 및 112)를 포함한다. 동작 시간(116)은 상태(104, 106, 108, 110 및 112)의 전체 시간 구간을 나타낸다. 동작 시간(116)은 상태(104와 106)로 구성된 설비 휴지시간(118)과 설비 가동시간(120)을 포함한다. 설비 가동시간(120)은 스탠바이 타임(110)과 프로덕티브 타임(112)으로 구성되는 메뉴팩쳐링 타임(122)과 엔지니어링 타임(108)을 포함한다.

도 4와 5는 도 3에 도시된 6개 설비 상태의 개략도를 더욱 상세히 제공하며, 이는 SEMI E10-96에 나타나있다. 도 4에서 도시된 바와 같이, 전체 시간(114)은 넌-스케쥴드 타임(102)과 동작 시간(116)으로 구성된다. 넌-스케쥴드 타임(102)은 처리되지 않은 시프트(unworked shift)(130), 설비 설치, 변경, 재조립 또는 개량(132), 오프-라인 훈련(134) 및 정지 또는 개시 시간 구간(136)을 포함한다. 도 5에 개략적으로 도시된 동작 시간(116)은 설비 휴지시간(118)과 설비 가동시간(120)으로 구성된다. 설비 휴지시간(118)은 언스케쥴드 다운타임(104)과 스케쥴드 다운타임(106)으로 구성된다. 언스케쥴드 다운타임(104)은 보수 지연(140)을 위한 휴지시간, 수리 시간(140), 소모품/화학약품 교환(144), 스펙에서 벗어난 입력(146) 또는 관련 설비 휴지시간(148)을 포함한다. 스케쥴드 다운타임(106)은 보수 지연(150)을 위한 휴지시간, 생산 테스트(152), 예방 보수(154), 소모품/화학약품 교환(156), 세트업(158) 또는 관련 설비(159) 휴지시간을 포함한다.

도 5에 도시된 설비 가동시간(120)은 엔지니어링 타임(108)과 메뉴팩쳐링 타임(122)으로 구성된다. 엔지니어링 타임(108)은 공정 실험(160)과 설비 실험(162)을 포함한다. 메뉴팩쳐링 타임(110)은 스탠바이 타임(110)과 프로덕티브 타임(112)으로 구성된다. 스탠바이 타임(110)은 조작자 없음(180), 제품 없음(182), 지원 장치 없음(184) 또는 관련된 클러스터 모듈이 다운(186)되는 동안의 시간을 포함한다. 프로덕티브 타임(112)은 정상적인 생산(190), 제 3자를 위한 작업(192), 재가공(194) 또는 엔지니어링 실행(196)이 있는 동안의 시간 구간을 나타낸다. 도 3-5와 관련하여 상술된 다양한 설비 상태는 반도체 산업에서 설비 정보와 관련된 RAM을 전달하고 평가하기 위한 기초를 제공한다. 설비 정보와 관련된 RAM은 설비 신뢰도, 설비 유효성, 설비 보수 유지도 및 설비 활용성과 같은 당업자에게 공지되어 있는 주제를 포함하며, 이는 예를 들면, SEMI E10-96의 pp. 6-11에 개시되어 있다.

따라서, 개선된 공정 제어, 품질, 수율 및 비용 절감을 제공하는 방법 및 기술에 대한 요구가 존재한다. 또한, 개선된 스케쥴링과 개선된 처리 설비의 활용을 제공하기 위하여 설비 시간 상태를 집적시킬 필요가 있다.

본 발명은 반도체 처리를 위한, 특히 웨이퍼 제작을 위한 새로운 기술을 제공한다. 이러한 개선된 기술은 공정 제어, 품질, 수율, 장비 스케쥴링 및 비용 절감에 대한 요구된 개선을 제공한다.

본 발명의 한 실시예에서, 웨이퍼 제작 챔버와 같은 장치에서 동일한 방법을 사용한 2개의 반도체 처리 실행사이에 중요한 처리나 성능 차이가 있는지를 결정하기 위하여 새로운 델타 분석 기술이 사용된다. 제 1 실행의 처리 파라미터 또는 계측 데이터는 시간에 대한 가스 흐름 비율과 같은 데이터의 그래프를 얻기 위하여 시간에 대해 작성된다. 유사한 그래프가 제 2 처리 실행으로부터의 데이터를 사용하여 준비된다. 그래프는 동시에 발생되는 방식으로 오버레이되는데, 예를 들면, 그래프는 공정 개시와 같은 동일한 시간 이벤트에서 시작하도록 오버레이된다. 오버레이된 그래프중 하나의 데이터는 다른 그래프의 데이터에서 감해져서 새로운 델타 그래프를 형성하게 된다. 컴퓨터로 실행된 델타 그래프 분석은 확인, 분석 및 처리 실행 사이의 불일치와 같은 반도체 처리 및/또는 성능 문제의 고장수리를 용이하게 한다.

본 발명의 다른 실시예에서, 동일한 반도체 처리 방법이 2개의 반도체 처리 챔버내의 생산 실행을 위해 사용되었다. 하나의 챔버로부터의 챔버 압력과 같은 처리 파라미터 또는 계측 데이터는 시간에 대하여 작성되어, 시간 대 데이터의 그래프가 되었다. 유사한 그래프가 다른 챔버에서의 데이터 대 시간을 사용하여 준비되었다. 그 후에, 동시에 발생된 그래프 오버레이가 2개의 그래프에 준비되었다. 오버레이된 그래프중 하나의 데이터는 다른 그래프의 데이터에서 감해져서, 델타 그래프를 형성하게 된다. 그리고 나서, 델타 그래프는 이러한 특별한 방법을 사용할 때, 이러한 챔버 사이의 중요한 처리 또는 성능 차이가 있는 지를 결정하기 위해 사용되었다. 컴퓨터로 실행된 새로운 델타 그래프는 챔버들 사이의 성능 차이를 확인하거나, 분석하거나 또는 고장수리하기 위해 활용되며, 그럼으로써 더 큰 웨이퍼 제작 처리 균일성, 개선된 설비 활용성 및 개선된 웨이퍼 수율을 가져온다.

본 발명의 다른 실시예에서, 품질 제어 차트는 테스트 실행 또는 표준화된 실행과 같은 반도체 처리 실행에 준비된다. 그리고 나서, 생산 실행의 품질 제어 차트는 동일한 챔버내에서 동일한 방법을 사용하여 준비된다. 동시에 발생된 오버레이 차트는 테스트 실행 제어 차트와 생산 실행 제어 차트를 사용하여 준비된다. 그리고 나서, 컴퓨터로 실행된 델타 그래프는 다른 차트에서 한 차트의 데이터를 감함으로써 준비된다. 델타 그래프는 생산 실행과 테스트 실행 사이의 중요한 차이가 있는지를 결정하기 위해서 분석되며, 이로써 생산 실행을 분석하고 웨이퍼 수율을 개선시키기 위한 방법을 제공한다.

본 발명의 다른 실시예에서, 2개의 웨이퍼 제작 장치를 매칭시키기 위한 품질 제어 차트는 양 장치에서 동일한 방법을 사용하여, 이러한 장치내에서 통계적으로 중요한 공정 실행 횟수를 수행함으로써 준비된다. 그리고 나서, 컴퓨터로 실행된 델타 그래프는 각각의 장치 대 시간의 동일한 파라미터를 작성하며, 다른 장치의 데이터로부터 한 장치의 데이터를 감함으로써 만들어진다. 그리고 나서, 처리 실행이 만족한 장치 매칭 성능을 가져오는지를 결정하기 위하여 분석이 실행된다. 이러한 실행을 나타내는 델타 그래프는 후속 공정 실행의 챔버 매칭 성능을 평가하기 위해 사용될 수 있는 제어 제한값을 개선시키는데 사용된다.

본 발명의 다른 실시예에서, 설비 기능의 수동 및 자동 스케쥴링을 용이하게 하며, 처리 상태에 대응하기 위한 개선된 능력을 제공하기 위하여 컴퓨터로 통합된 설비 시간 상태가 제공된다. 시간 상태는 사용자와 컴퓨터간의 상호작용에 의해 인에이블될 수 있으며, 시간 상태가 통합된다. 본 발명의 한 실시예에서, 서비스 진행 모듈이 제공되어, 하나 이상의 이러한 설비 시간 상태와 자동으로 링크되며, 이러한 시간 상태중 하나가 인에이블될 때 작동된다.

본 발명의 다른 실시예에서, 컴퓨터로 통합된 설비 시간 상태는 설비내에서 실행되는 공정과 함께 통합된다. 이러한 공정의 공정/품질 제어 기술은 하나 이상의 설비 시간 상태에 링크되어, 공정이 소정의 공정/품질 제어 제한값 내에서 동작하지 않을 때 설비를 오프-라인상태가 되게 한다.

본 발명의 다른 실시예에서, 새로운 컴퓨터로 통합된 시간 상태는 트리거 이벤트가 발생하면 장치의 예방 보수 시간 상태를 자동적으로 인에이블하는 보수 트리거 이벤트의 상황을 트랙킹하고 이에 대응하도록 적응된다. 예시적인 보수 트리거 이벤트는 소정의 전체 웨이퍼 총수 및 장치의 소정의 전체 동작 시간을 포함한다.

본 발명의 다른 실시예는 메모리에 저장된 디지털로 코드된 데이터 구조를 포함한다. 데이터 구조는 본 발명의 델타 그래프 방법과 설비 시간 상태를 포함한다.

도 1은 종래기술의 웨이퍼 제작 공정을 개략적으로 도시하는 흐름도이다.

도 2는 종래기술의 웨이퍼 제작 스퍼터 금속공정을 개략적으로 도시하는 흐름도이다.

도 3은 종래기술의 설비 시간 상태를 개략적으로 나타내는 스택도이다.

도 4는 도 3에 도시된 종래기술의 설비 시간 상태를 개략적으로 도시하는 블록도이다.

도 5는 도 3에 도시된 종래기술의 설비 시간 상태를 개략적으로 도시하는 블록도이다.

도 6은 본 발명의 반도체 공정을 개략적으로 도시하는 블록도이다.

도 7은 본 발명의 다른 반도체 공정을 개략적으로 도시하는 블록도이다.

도 8은 도 7에 도시된 공정의 웨이퍼 제작 챔버를 개략적으로 도시하는 블록도이다.

도 9는 도 7에 도시된 공정의 계산 환경을 개략적으로 도시하는 블록도이다.

도 10은 도 7에 도시된 공정중 챔버 바이어스 순방향 전력 대 시간의 그래프이다.

도 11은 도 7에 도시된 공정중 챔버 압력 대 시간의 그래프이다.

도 12는 본 발명의 델타 그래프를 만들기 위한 방법을 개략적으로 도시한 흐 름도이다.

도 13은 도 7에 도시된 공정중 챔버 바이어스 순방향 전력 대 시간을 나타내는 2개의 오버레이된 그래프이다.

도 14는 도 13에서 도시된 오버레이된 그래프중 바이어스 순방향 전력 차이 대 시간의 델타 그래프이다.

도 15는 도 7에서 도시된 공정중 챔버 압력 대 시간을 나타내는 2개의 오버레이된 그래프이다.

도 16은 도 15에 도시된 오버레이된 그래프중 챔버 압력 차이 대 시간을 나타내는 델타 그래프이다.

도 17은 도 7에 도시된 공정중 챔버 RF 피크-투-피크 전압 차이 대 시간을 나타내는 델타 그래프이다.

도 18은 본 발명의 추가적인 반도체 공정을 개략적으로 도시하는 블록도이다.

도 19는 본 발명의 다른 실시예를 개략적으로 도시하는 스택도이다.

도 20은 도 19에서 도시된 스택도의 설비 시간 상태를 개략적으로 도시하는 블록도이다.

도 21은 도 19에서 도시된 스택도의 설비 시간 상태를 개략적으로 도시하는 블록도이다.

본 발명과 실시예를 상술하면서, 명확함을 위해 특정 용어가 사용될 것이다. 그러한 용어는 인용된 실시예와 모든 동의어를 포함하는 것으로 사용된다.

도 6에 개략적으로 도시된 본 발명의 한 실시예는 본 발명의 SPDA(반도체 공정 델타 분석)를 사용하는 새로운 반도체 공정(200)을 보여준다. 여기서 정의된 바와 같이, SPDA는 반도체 처리 기술을 포함하며, 처리 또는 성능 데이터 대 시간의 2개의 그래프적 표현이 동시에 발생되며, 오버레이된다. 그리고 나서, 한 그래프의 데이터는 다른 그래프의 데이터에서 감해짐으로써 도 10-17과 관련하여 더욱 상세히 상술될 델타 그래프를 제공하게 된다. 여기서 사용된 바와 같이, SPDA는 하나의 특정 장치, 몇몇 장치의 조합, 클러스터 장치, 하나의 웨이퍼 제작 또는 몇몇 웨이퍼 제작의 성능을 분석하는데 적합하다. 도 6에서 도시된 새로운 반도체 공정(200)은 제조 환경(210), SPDA 데이터 환경(212), 계산 환경(214), 분석 환경(216), MES 환경(218) 및 보고 환경(220)을 포함한다. 여기서 정의된 "환경"이란 표현은 데이터, 데이터 구조 또는 정보를 획득하기 위한 자원을 제공하며, 선택적으로 획득된 데이터, 데이터 구조 또는 정부와 상호작용할 수 있는 기술, 방법 및/또는 디바이스의 집합을 포함한다. 여기에서 사용된 환경은 컴퓨터 환경을 포함한다. 여기서 정의된 "컴퓨터 환경"이란 표현은 데이터, 데이터 구조 또는 정보를 획득하기 위한 자원을 제공하며, 획득된 데이터, 데이터 구조 또는 정보와 상호작용할 수 있는 컴퓨터 소프트웨어 및/또는 하드웨어를 포함한다.

도 6에서 서술된 제조 환경(210)은 IC 구조물들과 같은 웨이퍼 제조 디바이스 또는 디바이스 소자를 제조하기 위한 제조 장치, 기술 및 방법을 포함한다. 여기서 정의된 "IC 구조물들"란 표현은 완벽히 형성된 IC와 부분적으로 형성된 IC를 포함한다. 제조 환경은 IC 구조물을 형성하는데 필요한 제어기와 입력을 포함한다. 적절한 제어기는 프로세서 예를 들면 온-보드 컴퓨터와 같은 마이크로 프로세서, 컴퓨터로 동작되는 소프트웨어 및 기계적/전기적 제어기를 포함하며, 상기 기계적/전기적 제어기는 예를 들면 분압기와 같은 가변 저항을 사용하는 전기회로와 스위치이다. 이러한 제어기는 제조 환경(210)내에서 가스 흐름 비율과 웨이퍼 핸들링과 같은 다양한 공정과 조작상의 기능을 동작하거나 제어한다. 210과 같은 적절한 제조환경의 예는 챔버, 몇몇 장치의 조합, 클러스터 장치 또는 하나 이상의 웨이퍼 제조와 같은 웨이퍼 제조 장치를 포함한다.

도 6에서 서술된 SPDA 데이터 환경(212)은 제조 환경(210)으로부터 정보를 수신하는데 적합하다. 이러한 정보는 처리 정보 및 실행 또는 웨이퍼 ID 정보를 포함할 수 있다. 예를 들면 처리 실행의 전체나 일부동안에 챔버 압력과 같은 정보는 당업자에게 공지되어 있는 방법이나 기술을 사용하여 특정 시간 간격동안에 수집될 수 있다. 예를 들면, 데이터 프로세서를 사용하는 계산 환경(214)은 SPDA 데이터 환경(212)에서 수집된 정보를 도표로 만들거나 도면을 작성하는데 사용된다. 챔버 압력 데이터와 같은 데이터는 특정 실행이나 특정 웨이퍼의 처리동안에 시간에 대해 작성될 수 있다. 데이터 수집 및 차트 공정은 몇몇 처리 실행동안에 반복될 수 있다. 그러므로, 획득된 그래프나 차트는 개시 이벤트와 같은 일반적인 처리 이벤트에 대한 그래프를 동시에 발생시키며, 차트의 각 시간 간격에서 다른 그래프의 데이터에서 한 그래프의 압력 데이터를 감하므로써 SPDA를 개발하기 위해 사용될 수 있다. 이러한 감산 공정은 델타 그래프를 가져오며, 감산 결과는 시간에 대하여 작성된다. 여기서 정의된 "델타 그래프"란 용어는 도 10 및 12-15와 관련하여 더욱 상세히 설명될 동시에 발생된 그래프의 오버레이에서 다른 그래프에서 한 그래프를 감하므로써 생기는 그래프를 포함한다. 여기서 정의된 "동시에 발생된"이란 용어는 차트 기술을 포함하며, 2개의 그래프가 오버레이되어, 그래프가 오버레이될 때 일치하는 공통의 이벤트나 데이터포인트를 공유하게 된다. 여기서 정의된 "공유된 이벤트"란 용어는 예를 들면, 공정의 개시시 시간이 영으로 동일하며, 데이터가 시간에 대해 작성되는 이벤트와 같이 2개 이상의 그래프에 공통되는 이벤트나 데이터포인트를 포함한다.

도 6에서 도시된 바와 같이, 분석 환경(216)은 델타 그래프를 분석하기 위해 제공된다. 예를 들면, 2개의 처리 실행이 동일할 때, 그 결과 생기는 델타 그래프는 그래프의 시간축에 대략 평행한 대체로 직선이 되며, 그래프상의 각 데이터 포인트는 약 영(zero)의 값을 갖는다. 대체로 직선에서의 통계적으로 중요한 편차는 2개의 처리 실행사이에 차이가 있다는 것을 나타내며, 그 결과 가능한 처리 및/또는 설비 문제나 고장을 나타내게 된다. 그러므로, SPDA는 반도체 처리 기술 및/또는 설비 성능의 확인 및 고장수리를 돕는다. 분석 환경(216)은 분리된 환경으로 도시되지만, 분석 환경은 SPDA 데이터 환경(212)내에 또는 계산 환경(214)내에 통합되도록 의도되기도 한다.

도 6에 도시된 MES(manufacturing execution system;제조 실행 시스템) 환경(218)은 새로운 반도체 공정(200)의 생산 관련 활동의 정보, 제어, 결정 및 조정 기능을 제공한다. MES 환경(218)은 분석 환경(216)에서 결정된 바와 같이 SPDA 분석의 결과를 획득한다. 그리고 나서, 제조 환경(210)의 공정이 소정의 처리 파라미터 또는 처리 기준내에 있는지 밖에 있는지를 결정한다. MES 환경(218)내에서 결정 기능은 제조 환경(210)에서 개입을 개시할 것인지를 결정하기 위하여 불러질 수 있다. 그러한 개입은 실행 중지, 챔버 압력과 같은 파라미터 조정, 처리를 위한 추가적인 웨이퍼 스케쥴링 또는 수리나 보수 활동 스케쥴링을 포함할 수 있다. 이러한 개입은 도 6에서 도시된 바와 같이 공정(200)의 링크(222와 224)를 통해 실행될 수 있다. 선택적으로, 공정(200)은 예를 들면, 도 6에 서술된 링크(228, 230, 232, 234, 236 및 238)를 사용하여 본 발명의 환경으로부터 데이터 및 다른 정보를 획득하기 위하여 보고 환경(220)이 제공된다. 또한, MES 환경(218)이 제조 환경(210)에 링크될 때, 보고는 링크(226)를 사용하여 보고 환경(220)에 동시에 발생될 수 있다. 상기 상술된 링크뿐만 아니라 링크(238, 240, 242 및 244)는 공정(200)의 다양한 환경사이의 데이터와 정보를 통신함으로써 제공되는 하드 와이어 접속, 무선 접속 및 링크를 포함한다. 이러한 링크 기술은 당업자에게 공지되어 있다.

도 7은 2개의 웨이퍼 처리 챔버를 사용하며 본 발명의 SPDA를 사용하는 새로운 반도체 공정(300)를 보여주는 본 발명의 다른 실시예의 개략도이다. 공정(300)은 웨이퍼 처리 챔버(312와 314)를 포함한 제조 환경(310), SPDA 데이터 환경(320), 계산 환경(330), 분석 환경(340), MES 환경(350) 및 보고 환경(360)을 포함한다. 선택적으로, MES 환경은 MIS(관리 정보 시스템) 소자(미도시)를 포함할 수도 있다. 바람직하게는, 환경(320, 330, 340, 350 및 360)은 컴퓨터 환경을 포 함한다.

도 8은 예를 들면, 제어기들(410, 412, 414, 416, 418 및 420)과 같은 챔버 제어기를 설정하거나 조절하며, 입력 디바이스(422와 424)에 정보를 제공하는 MES 환경(350)으로부터 다양한 입력을 수신하는 새로운 공정(300)의 웨이퍼 처리 챔버(312)를 도시한다. MES 환경(350)으로부터의 MES 입력을 기초로 하여, 챔버 상태 제어기(410)는 온-라인 스탠바이(426), 온-라인 공정(428) 또는 오프-라인(430)과 같은 챔버의 상태를 선택하기 위해 사용된다. 제어기(412)는 웨이퍼 시스템(미도시)에 링크된(432) 또는 링크되지 않은(434) 것과 같은 챔버 상태를 선택하기 위해 활용된다. 제어기(414)는 전력, 물 및 폐기품 제거와 같은 설비 시스템의 파라미터(436)를 제어한다. 제어기(416)는 공정 가스 흐름 비율과 압력과 같은 챔버 처리 파라미터(438)를 제어한다. 챔버 계측 파라미터(440)는 제어기(418)에 의해 제어되며, 이것들은 예를 들면, '297 특허 스퍼터 증착 비율 모니터와 같은 공정중 제어 테스트 파라미터와 테스트 샘플링 주파수를 포함한다. 웨이퍼 핸들링 로봇의 조작 파라미터와 같은 웨이퍼 핸들링 파라미터(442)는 제어기(420)에 의해 제어된다. MES 환경(350)으로부터의 입력은 예를 들면, 챔버를 오프-라인 상태로 놓기 위하여 챔버 상태 제어기를 사용하여 생산 실행을 중지함으로써 챔버의 모든 처리 기능을 중지시키기 위해 사용될 수도 있다.

도 7과 8에 도시된 MES 환경(350)은 생산 실행 정보 입력 디바이스(422)에 의해 생산 실행 정보(444)를 제공하기 위해 활용될 수 있다. 그러한 정보는 실행 확인, 실행의 날짜나 목적, 예를 들면 테스팅, 생산 또는 재가공을 포함할 수 있 다. 제조 환경(410)의 챔버(312)내에서 웨이퍼 및 웨이퍼 로트 확인(446)은 웨이퍼 확인 입력 디바이스(424)를 통해 제공될 수 있다. 챔버 계측 결과(458)는 챔버 계측 파라미터(440)를 사용하는 테스트 절차의 사용으로부터 획득된다. 이러한 결과는 예를 들면, '297특허에 개시된 바와 같이 스퍼터 증착 소스에서 증착 기판으로 흐르는 재료 비율, 챔버 압력, 또는 가스 흐름 비율을 포함한다. 선택적으로, 챔버(312)는 예를 들면, 챔버(312)의 소자에 의해 발생되는 경보 신호에 대한 응답인 넌-MES 입력(355)을 통하여 추가적인 입력을 수신할 수 있다.

본 발명의 공정(300)은 공정중 계측 결과 웨이퍼 ID 또는 제조 환경(310)의 챔버(312)로부터 실행 정보와 같은 데이터를 획득하기 위하여 도 7에서 도시된 바와 같이 SPDA 환경(320)을 활용한다. 챔버(312)로부터의 SPDA 데이터 획득은 도 7과 8에 개략적으로 도시된다. 생산 실행 정보(444)와 웨이퍼 ID(446) 데이터 뿐만 아니라 챔버 계측 파라미터 정보(440)와 계측 결과(458)는 링크(455)를 통하여 SPDA 환경(320)에 제공될 수 있다.

도 7과 8에 서술된 계산 환경(330)은 도 10 및 11과 관련하여 더욱 상세히 설명될 SPDA 환경의 데이터 처리 및 보고를 지원하기 위한 계산을 수행하기 위해 활용된다. 도 9에 도시된 바와 같이, 계산 환경(330)은 마이크로 프로세서와 같은 프로세서(510), 알고리즘 또는 데이터 구조(511), 데이터베이스(512), 메모리(513), 제 1 신규 알고리즘(514), 제 2 신규 알고리즘(515), 선택적으로 네트워크 소자(516) 및 선택적으로 AI(인공지능) 소자(517)를 통상적으로 포함한다.

SPDA 환경(320)내에서 획득되는 계측 및 웨이퍼 ID 데이터와 같은 정보를 처 리하며, 프로세서(510)와 이러한 프로세서와 관련된 임의의 주변 디바이스를 동작시키기 위하여 당업자에게 공지되어 있는 방법을 사용하여 알고리즘 또는 데이터 구조(512)(도 9)가 사용된다. 예를 들면, SPDA 환경(320)은 챔버(312)내의 반도체 에칭 공정의 바이어스 순방향 전력 대 시간을 수집했다. 이러한 데이터는 당업자에게 공지되어있는 데이터 통신 기술을 사용하여 계산 환경(330)과 통신되었다. 그리고 나서, 도 10에 도시된 그래프(518)를 얻기 위해 예를 들면, 알고리즘(511)을 사용하여 계산 환경내에서 데이터가 계산되었으며, 도 10에서는 바이어스 순방향(즉, 캐소드) 전력이 시간에 대해 작성된다. 유사하게, SPDA 환경(320)은 챔버(312)내에서 실행된 에칭공정의 챔버 압력 대 시간 데이터를 획득하였다. 데이터는 계산 환경(330)에서 계산되었으며, 그 결과 도 11에 도시된 그래프(519)가 얻어졌다. 그래프(518과 519)의 결과와 같은 데이터를 작성하기 위한 알고리즘(511)은 당업자에게 공지되어 있다. 그래프(518과 519)는 디지털 형태로 계산 환경(330)에서 유지될 수 있거나, 또는 컴퓨터 모니터상에 디스플레이될 수 있다. 부가적으로, 그래프는 도 7에 도시된 예를 들면, 보고 환경(360)을 사용하여 인쇄된 형태로 제공될 수 있다.

도 7에 도시된 챔버(314)는 도 7과 8에서 서술된 챔버(312)와 유사하다. 챔버(314)로부터의 데이터는 도 10과 11과 관련하여 상술된 것과 유사한 기술을 사용하여 SPDA 환경(320)(도 7)에서 수집된다. 이러한 기술을 사용하여, SPDA 데이터 환경(320)은 챔버(312)로부터의 이러한 데이터를 수집하기 위해 사용된 바와 같이 동일한 에칭 공정을 위해 챔버 압력 대 시간 데이터 뿐만 아니라, 바이어스 순방향 전력 대 시간 데이터를 획득하였다. 그리고 나서, 챔버(314)로부터 획득된 데이터는 챔버(312)와 관련된 그래프(518(도 10) 및 519(도 11))를 작성하는데 사용되었던 기술을 사용하여 그래프를 얻기 위해 작성되었다. 그 후에, 신규 알고리즘(514)(도 9)은 도 12에 개략적으로 도시된 바와 같이 그래프 오버레이를 만들기 위하여 사용되었다. 챔버(312)로부터의 바이어스 순방향 디지털 트랜스듀서 신호(522)와 챔버(314)로부터의 바이어스 순방향 디지털 트랜스듀서 신호(524)는 단계(526)에서 동시에 발생되었다. 그리고 나서, 동시에 발생된 출력은 단계(528)에서와 같이 그래프들의 오버레이를 만들기 위해 오버레이되었다(즉, 챔버(312)의 바이어스 순방향 전력 대 시간의 그래프(518)과 챔버(314)로부터의 대응하는 그래프인 그래프(534)). 그래프(518과 534)의 동시에 발생된 오버레이는 도 13에 도시된다.

다음으로, 본 발명에 따르면, 신규 알고리즘(515)(도 9와 12)은 도 12에 도시된 단계(530)에서 그래프(534)의 바이어스 순방향 전력 데이터에서 그래프(518)의 바이어스 순방향 전력 데이터를 감하기 위하여 사용되었다. 이 단계에서, 챔버(312)의 디지털 트랜스듀서 출력은 챔버(314)의 동시에 발생된 디지털 트랜스듀서 출력에서 감해졌다. 이로써, 델타 그래프는 트랜스듀서 출력을 감한 결과로서 단계(532)에서 형성되었다. 그 결과 생기는 델타 그래프(536)는 도 14에 도시된다. 그러므로, 델타 그래프(536)는 사용되었던 에칭 공정동안에 챔버들(312와 314)사이의 바이어스 순방향 전력의 차이를 나타낸다. 챔버들(312와 314)사이의 바이어스 순방향 전력의 중요한 차이가 있다는 것을 이러한 그래프로터 알 수 있다. 놀랍게도, 도 12와 13 사이의 비교는 챔버(312와 314)사이의 성능 차이가 새로운 SPDA의 델타 그래프(536)(도 14)에서 더욱 명확히 도시되며, 그것들이 그래프(518과 534)(도 13)의 오버레이에 존재하는 것을 보여준다.

그래프들(518과 534)의 그래프 오버레이를 준비하기 위해 사용되었던 기술과 방법은 챔버들(312와 314)을 위한 챔버 압력 대 시간의 그래프 오버레이를 준비하기 위해 유사하게 사용되었다. 도 15에서 도시된 바와 같이, 그래프(519)(도 11), 즉 챔버(312)의 에칭 공정중 챔버 압력 대 시간의 그래프와 챔버(314)의 챔버 압력 대 시간을 나타내는 그래프(538)에 의해 동시에 발생된 오버레이가 준비되었다. 본 발명의 델타 그래프(540)(도 16)는 그래프(538)(즉, 챔버 314)의 챔버 압력을 그래프(519)(즉, 챔버 312)에서 감하므로써 준비되었다. 도 15에서 도시된 오버레이 그래프들 사이의 비교와 도 16에 도시된 델타 그래프는 챔버들(312와 314)사이의 압력 성능 차이기 있었다는 것을 더욱 명확히 보여준다.

도 17에 도시된 델타 그래프(542)는 본 발명의 SPDA 기술을 사용함으로써 획득되었다. 이러한 델타 그래프는 도 10-16과 관련하여 상술된 방법과 기술을 사용한 것과 동일한 방법을 사용하여 챔버들(312와 314)과 유사한 2개의 처리 챔버의 RF 피크-투-피크 전압(즉, 소스 코일 양단의 전체 전압 강하) 대 시간의 감산의 결과이다. 델타 그래프(542)는 RF 피크-투-피크 전압에 대한 2개의 챔버사이의 중요한 성능 차이를 보여준다.
도 9로 되돌아 가면, 계산 환경(330)의 데이터베이스(512)는 챔버 파라미터, 계측 및 웨이퍼 ID 나 실행 데이터를 포함할 수 있다. 메모리(513)는 예를 들면, 공정중 계측 데이터를 저장하기 위하여 사용될 수 있다. 선택적인 네트워크 소자(516)는 예를 들면, 버스 또는 LAN을 사용하여 원격 데이터베이스 또는 원격 관리 기능과 같은 외부 엔티티와 신규 공정(300)사이에 링크를 제공한다. 선택적인 AI 소자(517)는 많은 생산 실행상에 얻어진 경험을 기초로 하여 계측 파라미터와 데이터를 선택하기 위하여 데이터베이스(512)내에 저장된 데이터를 처리하기 위하여 사용될 수 있다. 여기서 상술된 바와 같이, 계산 환경(330)은 본 발명의 SPDA 방법과 절차와 관련하여 활용된다. 그러나, 그것은 제조 환경(310)과 관련하여 수행된 공정의 임의의 기능 및 모든 기능을 위해 이러한 계산 환경을 사용하는 것이 의도되기도 한다. 신규 공정(300)의 다양한 환경들 사이의 링크는 도 7에 개략적으로 도시된다. 이러한 링크는 공정(300)의 다양한 환경들 사이의 데이터와 정보를 통신하므로써 제공되는 하드 와이어 접속, 무선 접속 및 링크를 포함한다. 이러한 링크 기술은 당업자에게 공지되어 있다.

메모리내에 저장된 신규 알고리즘(514와 515)(도 12)을 포함하는 하나 이상의 디지털로 코드된 데이터 구조를 포함하는 새로운 제품이나 새로운 장치를 제공하기 위하여 의도되기도 한다. 이러한 새로운 제품을 위한 적절한 메모리는 컴퓨터 디스크, 자기 테이프 및 광학 디스크와 같은 제거가능한 전자 데이터 저장 디바이스를 포함한다. 새로운 장치를 위한 적절한 메모리는 메모리를 구비한 컴퓨터와 같은 데이터 처리 디바이스를 포함한다.

도 7과 9에서 개략적으로 도시된 바와 같이, 분석 환경(340)은 고장수리를 확인하거나 IC 처리내의 처리나 설비 문제를 수정하기 위한 본 발명의 SPDA 기술의 결과를 분석하기 위해 제공된다. 예를 들면, 도 14, 16 및 17에 도시된 델타 그래프들(536, 540 및 542)의 분석은 도 7에 도시된 제조 환경(310)의 챔버들(312와 314)사이의 중요한 성능 차이가 있다는 것을 나타낸다. 이것은 챔버들을 매칭시키기 위하여 챔버들중 하나 또는 양 챔버들의 처리 파라미터를 조정할 필요가 있다는 것을 의미한다. 그러한 챔버 매칭은 생산을 위해 웨이퍼 제조를 준비하는데 필요한 시간을 감소시키며, 웨이퍼 수율 개선과 폐기물 감소에 중요할 수 있다. 분석 환경(340)은 본 발명의 다른 환경으로부터 분리되는 환경으로 도시되었지만, 분석 환경(340)이 계산 환경(330)(도 7) 또는 SPDA 데이터 환경(320)과 통합되도록 의도되기도 한다. 예를 들면, 한 컴퓨터 환경내에 SPDA 환경(320), 계산 환경(330) 및 분석 환경(340)이 포함될 수도 있다.

분석 환경(340)내에서 실행된 분석의 결과는 도 7에 개략적으로 도시된 바와 같이 MES 환경(350)을 획득하게 된다. 챔버(312와 314)가 소정의 매칭 처리 성능 또는 처리 기준과 일치하지 않는 분석을 나타낼 때, MES는 공정내에 개입을 결정하게 된다. 이러한 개입은 도 7에서 개략적으로 상술된 링크(550과 552)를 사용하여 MES 환경에서 챔버들(312와 314)로 자동화된/폐루프 개입이 될 수 있다. 선택적으로, 비자동화된 개입은 동일한 링크를 사용하여 실행될 수 있다. 그러한 개입은 처리 파라미터 조정, 챔버(312) 및/또는 챔버(314)의 설비 보수 또는 수리 수행을 포함할 수 있다. 선택적으로, 비자동화된 MES 개입은 이러한 링크를 사용하여 실행될 수 있다.

도 8에 개략적으로 도시된 바와 같이, 챔버(312)의 자동화된 및 비자동화된 MES 개입은 제어기들(410, 412, 414, 416, 418 및 420)과 정보 입력 디바이스(422 및 424)를 통하여 실행될 수 있다. 통상적으로, 챔버(312)와 같은 웨이퍼 제조 장치는 다양한 공정과 조작상의 기능을 제어하거나 또는 동작시키기 위하여 온-보드 컴퓨터나 분산된 컴퓨터 기능을 사용하며, 그리고 MES 환경(350)(도 7)과 SPDA 데이터 환경(320)은 챔버(312)를 액세스하기 위하여 특별한 프로토콜이 필요하다는 것은 이해될 것이다. 보고 환경(360)은 도 7에서 개략적으로 도시된 바와 같이, 본 발명의 다양한 환경으로부터 데이터와 다른 정보를 획득할 수 있다. 예를 들면, MES 환경(350)이 양방향 링크(550과 552)를 통하여 챔버(312)에 링크될 때, 보고는 링크(554)를 통하여 보고 환경(360)내에서 동시에 발생될 수 있다. 보고 환경(360)에 의해 발생된 보고는 인쇄물, 컴퓨터 모니터상의 디스플레이 및 음성을 포함한다. 이러한 보고들은 실시간으로 발생될 수 있다. 이러한 환경에 의해 발생된 보고들은 도 9에서 도시된 네트워크(516)와 같은 네트워크에 제공되도록 의도된다.

본 발명의 SPDA 기술은 2개의 IC 처리 챔버 사이의 처리나 성능 비교와 관련하여 상술되었으며, 이러한 기술은 한 챔버를 사용하는 경우에도 동일하게 적합하다. 예를 들면, 2개의 처리 실행은 동일한 처리 방법을 사용하는 하나의 챔버내에서 실행될 수 있다. 그리고 나서, 2개의 처리 실행의 동일한 파라미터로부터 생기는 SPDA 델타 그래프는 실행중 처리 또는 설비 성능 문제가 있는지를 결정하기 위하여 활용될 수 있다. 유사하게, 생산 실행의 챔버 성능은 생산 실행 및 테스트 실행의 SPDA 델타 그래프의 사용을 통하여 테스트 실행과 비교될 수 있다. 테스트 실행 또는 표준화된 상태하에서 행해진 실행의 SPDA 데이터는 새로운 공정(300)의 데이터베이스(513)(도 9)와 같은 데이터베이스내에 저장될 수 있다. 그리고 나서, 이러한 데이터베이스 데이터는 생산 실행의 수반하는 SPDA 분석에서 사용될 수 있다.

부가적으로, 본 발명의 SPDA 기술은 인시튜 제품 테스팅과 관련된 계측 데이터를 평가하는데 동일하게 적절하다. 예를 들면, 반도체 공정 장치의 진공 환경내에서 기판을 유지하면서 반도체 기판상의 전자적으로 도전성막의 시트 저항을 제자리에서 측정하기 위하여 미국 특허 제 5,698,989호(1997년, J.Nulman)에 개시된 기술을 사용한다. 새로운 IC 제조 공정의 SPDA 데이터 환경은 테스트 실행 또는 표준화된 처리 상태하에서 행해진 실행의 시트 저항 데이터를 수집할 수 있다. 그 후에, SPDA 데이터 환경은 동일한 방법을 사용하여 생산 실행의 시트 저항 데이터를 수집할 수 있다. 그리고 나서, 데이터는 본 발명의 하나 이상의 SPDA 델타 그래프를 유도하기 위하여 도 10-17에 도시된 그래프들(518내지 542)과 관련하여 상술된 SPDA 기술을 사용하여 처리될 수 있다. 델타 그래프는 테스트 실행과 생산 실행사이의 중요한 차이가 있는지를 결정하기 위하여 분석될 수 있으며, 그러므로 공정 제어와 웨이퍼 수율을 개선시키기 위한 기술을 제공한다.

도 18에 도시된 본 발명의 다른 실시예는 IC 제조를 위한 새로운 공정(600)을 개략적으로 도시한다. 이러한 공정은 SPC 기술과 같은 처리 기준 사용과 함께 본 발명의 SPDA 기술을 활용한다. 공정(600)은 제조 환경(610), SPC 데이터 환경(620), 계산 환경(630), 분석 환경(640), MES 환경(650) 및 보고 환경(660)을 포함한다. 부가적으로, MES 환경은 MIS 소자(미도시)을 포함할 수도 있다.

새로운 공정(600)의 제조 환경(610)은 도 8과 관련하여 상술된 챔버(312)와 유사한 IC 처리를 위한 챔버(612)(도 18)를 포함한다. SPC 데이터 환경(620)은 도 7에서 도시된 새로운 공정(300)의 SPDA 환경(320)내에서 SPDA 데이터 획득과 관련하여 상술된 기술과 유사한 챔버(612)로부터 SPC 데이터를 수집한다. 그리고 나서, SPC 데이터는 예를 들면, 제어 차트를 개발하는데 활용될 수 있다.

본 발명에 적절한 SPC 방법은 제어 차트 방법과 파레토 차트를 포함한다. 파레토 차트는 모든 결함의 발생 누적 횟수와 각각의 다른 결합이나 문제의 발생 횟수와 비교하여 특별한 결합의 발생 횟수의 등급을 나타내는 바 차트 표현이다. 제어 차트는 특히 본 발명의 기술에 적합하다. 당업자에게 공지되어 있는 바와 같이, 제어 제한값은 통상적으로 통계적으로 중요한 데이터의 수의 수집으로 결정되며, 설계된대로 동작하는 공정을 나타내는 중요한 파라미터와 관련되며, 수용가능한 수율을 가져온다. 제조 환경(610)에서 실행된 공정을 위한 적절한 파라미터는 스퍼터 증착 공정내의 스퍼터 전력, 가스 흐름 비율 및/또는 압력, 그리고 챔버 환경내의 입자 오염을 포함할 수 있다. 특정 시간간격에서 이러한 파라미터를 측정하는 계측 데이터는 제어 제한값의 결정을 위한 입력을 제공한다. 부가적으로, 인시튜 제품 테스팅과 관련하는 계측 데이터는 유사한 방법으로 사용될 수 있다. 반도체 기판상의 전기적 전도막의 시트 저항을 제자리에서 측정하기 위하여 '989 특허에서 개시된 기술을 사용하며, 반도체 공정 장치의 진공 환경내에서 기판을 유지한다. 제어내에서(즉, 조작상의 스펙 및/또는 수율내에서) 실행되고 있는 공정으로부터 획득된 데이터는 당업자에게 공지되어 있는 통계적 방법을 사용하여 공정 제어 제한값을 결정하기 위하여 계산된다. 그리고 나서, 그 후에 생산 실행은 제어 제한값을 결정하기 위하여 사용되었던 동일한 처리 또는 인시튜 제품 파라미터의 계측 데이터를 사용하여 분석된다.

SPC 데이터 환경(620)내의 SPC 데이터는 챔버(612)내에서 실행되었던 공정을 위한 제어 제한값을 결정하기 위하여 SPC 데이터를 처리하는 계산 환경(630)과 통신한다. 이러한 데이터 처리 기술은 당업자에게 공지되어 있다. 그리고 나서, 챔버(612)내의 생산 실행에 대한 SPC 데이터는 제어 제한값을 결정하기 위하여 사용되었던 것과 동일한 방법을 사용하며, 동일한 처리 파라미터 또는 챔버 계측을 평가하여 SPC 환경(620)내에 수집된다. 이러한 생산 실행 데이터는 당업자에게 공지되었는 방법 및 기술을 사용하여 제어 차트를 제공하기 위하여 계산 환경(630)내에서 처리된다. 계산 환경(630)은 이러한 2개의 제어 차트의 동시에 발생된 그래프 오버레이를 제공하기 위하여 사용된다. 그리고 나서, 그래프 오버레이는 도 14, 16 및 17에서 도시된 델타 그래프(536, 540 및 542)의 준비를 위해 사용되었던 기술과 유사한 기술을 사용하여 델타 그래프를 제공하기 위하여 계산 환경(630)내에서 처리된다. 그 후에, 델타 그래프는 2개의 생산 실행사이의 중요한 처리 또는 성능 차이가 있는지를 결정하기 위하여 분석 환경(640)내에서 분석된다. 분석의 결과는 2개의 생산 실행사이의 중요한 처리 또는 성능 차이의 존재 또는 부존재에 기초하여 챔버(612)의 공정 개입을 위한 조치를 결정하기 위하여 MES 환경(650)과 통신한다. SPDA가 SPC와 관련하여 사용된 본 발명의 SPDA 기술은 처리 챔버내에서 생산 실행들 사이의 처리 및/또는 성능 차이를 확인하고 평가하기에 적합하다. 보고 환경(도 18)은 새로운 공정(600)의 환경으로부터 보고를 발생시키는데 적합하며, 새로운 공정(300)의 보고 환경(360)과 관련하여 상술된 보고와 유사하다.

본 발명의 다른 실시예에서, SPDA 기술은 제어 차트가 이하의 델타 그래프를 기초로 하는 새로운 SPC 방법을 위해 사용된다. 예를 들면, 챔버(312와 314)(도 7)와 같은 2개의 챔버의 성능 비교로부터 생기는 델타 그래프는 도 14, 16 및 17에서 각각 도시된 델타 그래프(536, 540 및 542)에서 나타나는 바와 같이 이러한 2개의 챔버들 사이의 중요한 성능 차이가 있다는 것을 나타낸다. 이러한 델타 그래프들의 각각은 테스트되었던 파라미터들 즉, 바이어스 순방향 전력, 챔버 압력 및 RF 피크-투-피크 전압을 위한 챔버들(312와 314)사이의 중요한 성능 차이가 없다는 결과를 가져온 대체로 직선과는 다르다. 본 실시예의 새로운 SPC 방법은 공정 또는 제품 제어 제한값을 결정하고, 선택적으로 이러한 제한값들이 공정이 제어 제한값밖에서 동작되는 것을 나타낸다면 자동화된 공정 개입 기술을 제공하기 위하여 제공된다.

본 발명에 따른 SPC 델타 그래프 제어 차트는 특정한 비교, 예를 들면 2개의 처리 챔버들 사이, 동일한 챔버내에서 2개의 처리 실행들 사이, 또는 동일한 웨이퍼 제조 장치들에서 제조된 반도체 구조의 2개의 로트 사이의 비교를 위해 통계적으로 중요한 델타 차트의 수를 수집하므로써 준비된다. 제어내에서(즉, 동작 스펙 및/또는 수율내에서) 실행중인 공정으로부터 획득된 델타 그래프는 당업자에게 공지되어 있는 통계적 방법을 사용하여 공정 제어 제한값을 결정하기 위하여 계산된다. 예를 들면, 도 14에서 도시된 그래프(536)에서 나타난 바와 같이 바이어스 순방향 전력 차이를 사용한 챔버 비교의 델타 그래프로부터 수집된 기록 데이터는 챔버들이 수용가능하게 매칭되었을 때 관측되었던 바이어스 순방향 전력 차이의 범위를 결정하기 위하여 사용될 수 있다. 그리고 나서, 이러한 범위는 이러한 챔버들 사이의 만족스런 성능을 나타내는 제어 제한값을 설정하기 위하여 사용될 수 있다. 챔버들 차이의 수반되는 비교의 델타 그래프는 그래프가 소정의 제어 제한값내에 있는지를 결정하기 위하여 평가될 수 있다. 이러한 평가는 델타 그래프상의 소정의 제어 제한값을 시각적으로 보여주거나, 또는 적절한 제어 데이터와 비교된 델타 그래프 데이터를 수치로 표를 작성하므로써 처리될 수 있다. 유리하게도, 이러한 새로운 SPC 기술은 공정이 소정의 제어 제한값내에 있지 않을 때 당업자에게 공지된 방법을 사용하여 경보를 제공하기 위하여 사용될 수 있다. 이와는 달리, 공정이 그것의 제어 제한값내에 있지 않을 때 예를 들면, 도 18과 관련하여 상술된 MES 환경(650)과 같은 MES 환경내에 경보 신호를 자동으로 입력하므로써 공정 실행을 중지하는 것과 같은 자동 공정 개입이 개시될 수 있다.

메모리내에 저장된 새로운 델타 그래프에 기초한 새로운 SPC 방법을 포함하는 하나 이상의 디지털 코드된 데이터 구조를 포함하는 새로운 제품이나 새로운 장치를 제공하게 된다. 이러한 새로운 제품을 위한 적절한 메모리는 컴퓨터 디스크, 자기 테이프 및 광학 디스크와 같은 제거가능한 전자 데이터 저장 디바이스를 포함한다. 새로운 장치를 위한 적절한 메모리는 메모리를 구비한 컴퓨터와 같은 데이터 처리 디바이스를 포함한다.

도 19는 새로운 반도체 제조 공정(700)의 처리 챔버와 같은 웨이퍼 제조 장치의 설비 시간 상태를 도시하는 본 발명의 다른 실시예의 개략적인 표현이다. 이러한 설비 시간 상태는 넌-스케쥴드 타임(702), 언스케쥴드 다운타임(704), 스케쥴드 다운타임(706), 엔지니어링 타임(708), 스탠바이 타임(710) 및 프로덕티브 타임(712)을 포함한다. 설비 상태(702, 704, 706, 708, 710 및 712)의 설명은 도 3의 상태들(102, 104, 106, 108, 110 및 112)의 설명과 유사하다. 새로운 공정(700)의 상태들(702, 704, 706, 708, 710 및 712)은 다양한 설비 기능의 집중된 수동 및 자동 스케쥴링을 용이하게 하고, 도 20 및 21과 관련하여 더욱 상세히 설명될 반도체 처리 상태에 응답하는 개선된 능력을 제공하기 위하여 하나의 컴퓨터 환경내에 통합된다. 적절한 컴퓨터 환경은 당업자에게 공지되어 있는 하나 이상의 컴퓨터를 사용하는 마이크로컴퓨터 및 컴퓨터 시스템을 포함한다. 컴퓨터 통합 설비 상태의 각각은 당업자에게 공지되어 있는 예를 들면, SECS(SEMI 설비 통신 표준)과 같은 통신 표준을 사용한 링크 기술을 사용하여 적절한 설비에 링크된다.

도 19로 돌아가서, 전체 시간 구간(714)은 6개의 설비 상태(702-712)를 포함하는 구간이 측정되는 동안의 전체 시간이다. 전체 시간(714)중 넌-스케쥴드 시간 구간(702)은 컴퓨터 환경내에 포함되지 않는다. 이러한 시간 상태는 순환 및 비순환 시간을 포함하며, 사용자에 의해 입력된다. 본 내용에서 순환 시간 상태의 예는 이전에 입력되는 국경일 일람표이다. 비순환 넌-스케쥴링 시간 상태는 예를 들면 그것이 발생한 후에 입력되는 파워-오프 설비를 포함한다. 전체 통합 시간(716)은 보수(718)를 위한 오프-라인 및 공정(720)을 위한 온라인을 포함한다. 도 20에서 도시된 바와 같이, 본 발명의 보수 시간 상태(718)를 위한 오프-라인은 언스케쥴드 다운타임(704), 스케쥴드 다운타임(706) 및 엔지니어링 타임(708)을 포함한다. 언스케쥴드 다운타임(704)은 보수 지연 시간(730), 수리 시간(731), 소모 품/화학약품 교환 시간(732), 스펙 이탈 입력 시간(733), 관련 설비 시간(734), 및 예방 보수 시간(735)을 위한 설비 상태를 포함한다. 스케쥴드 다운타임(706)은 보수 지연 시간(740), 생산 테스트 시간(741), 예방 보수 시간(742), 소모품/화학약품 교환 시간(743), 세트업 시간(744) 및 관련 설비 시간(745)을 위한 설비 상태를 포함한다. 엔지니어링 타임(708)은 공정 특성화 시간(750) 및 설비 평가 시간(751)을 위한 설비 상태를 포함한다.

도 20에서 도시된 본 발명의 서비스 절차 모듈(755)은 선택적으로 언스케쥴드 다운타임(704)의 수리 시간 상태 및 스케쥴드 다운타임(706)의 예방 보수 상태(742)에 링크된다. 부가적으로, 언스케쥴드 다운타임(704)의 예방 보수 시간 상태(735)는 선택적으로 서비스 절차 모듈(755)에 링크될 수 있다. 새로운 서비스 절차 모듈(755)은 장치 교정 절차뿐만 아니라 웨이퍼 제조 장치의 수리 및/또는 보수 절차를 위한 정보 및/또는 데이터 구조를 포함한다. 상기 절차들은 상태(731,735 또는 742)와 같은 링크된 시간 상태가 동작될 때 불려질 수 있다. 선택적으로, 이러한 절차들은 예비 부분 스펙 및/또는 유효성에 대한 정보를 포함할 수도 있다. 위치시키기 위한 브라우저 또는 탐색 기술 및/또는 서비스 모듈내에서 섹션을 사용하기 위한 링크 중요 단어 또는 어휘를 사용하기 위해 서비스 절차 모듈(755)을 적합하게 되도록 의도되기도 한다. 이러한 중요 단어 또는 어휘는 설비 고장을 검출하는 설비 조작자와 같은 탐색자를 진단, 수리, 그리고 보수 절차 및 루틴을 지원하는 모듈내의 적절한 섹션에 자동으로 링크시킨다. 그러한 브라우저 또는 탐색 기술은 당업자에게 공지되어 있다.

새로운 모듈(755)의 데이터 구조 또는 절차는 상이한 제조 위치에서 동일한 절차의 사용을 용이하게 하기 위하여, 플로피 디스크, 제거가능한 컴퓨터 하드 디스크, 자기 테이프 및 광학 디스크와 같은 제거가능한 전자 데이터 저장 매체상에 저장될 수 있다. 이와는 달리, 데이터 구조는 당업자에게 공지되어 있는 그러한 저장 디바이스를 사용하여 장치로부터 떨어져 있는 위치에 놓여진 매체를 포함하는 제거가능하지 않은 전자 데이터 저장 매체상에 저장될 수 있다. 모듈의 데이터 구조 또는 절차는 하드 와이어 접속, 무선 접속 및 서버로서 알려져 있는 하나 이상의 컴퓨터를 사용하여 하나 이상의 모뎀을 사용하는 데이터 통신 방법 또는 기술을 포함하여 당업자에게 공지되어 있는 통신 기술을 사용하여 원격 위치에서 장치로 통신될 수 있다. 새로운 서비스 모듈(755)은 당업자에게 공지되어 있는 방법 및 디바이스 소자를 사용하여 장치에 동작가능하게 접속될 수 있다.

도 21에서 도시된 바와 같이, 공정 시간 상태를 위한 온라인(720)은 스탠바이 타임(710), 로드/언로드 프로덕티브 타임 상태(770) 및 스펙 이탈 시간을 위한 온라인 상태(780)를 포함한다. 로드/언로드 프로덕티브 타임 상태(770)는 생산 시간(771), 엔지니어링 타임(772), 스케쥴드 자격부여 시간(773) 및 언스케쥴드 자격부여 시간(774)을 위한 설비 상태를 포함하며, 자격부여 시간은 장치를 평가하고 자격을 부여하기 위해, 즉 장치 교환이 이루어진 후에 장치가 만족스럽게 동작하는지를 결정하기 위해 사용되는 시간을 말한다. 생산 시간 상태(771)는 정상적인 생산 시간(775), 제품의 재가공 시간(776), 엔지니어링 타임을 갖는 생산 시간 분리(777) 및 제 3자를 위한 생산 시간(778)을 위한 설비 상태를 포함한다. 스펙 이탈 시간 상태를 위한 온라인(780)(도 21)은 보수 지연 시간 상태(782)를 갖는 언스케쥴드 타임 상태를 갖는다.

도 19-21에서 도시된 새로운 공정(700)의 웨이퍼 제조 조작자나 기술자와 같은 사용자는 당업자에게 공지되어 있는 방법 및 기술을 사용하여 예를 들면, 키보드 명령, 음성 명령 또는 마우스나 라이트 펜과 같은 포인팅 디바이스를 통하여 공정의 컴퓨터 환경과 상호작용하므로써 상태를 변경하거나 인에이블할 수 있는 선택권을 갖는다. 주요 설비 상태들은 다음과 같이 인에이블된다. 프로덕티브 타임 상태(712)(도 19)는 공정 또는 호스트 컴퓨터의 사용자가 로드/언로드 상태(770)(도 21)를 명령할 때 인에이블된다. 스탠바이 타임 상태(710)(도 19 및 20)는 사용자에 의해 인에이블된다. 스탠바이 상태는 만약 사용자가 스탠바이 입력을 제공하지 않는다면, 5분 정도의 소정의 시간 간격후에 자동으로 인에이블 될 것이다. 엔지니어링 타임 상태(708)(도 18 및 19)는 공정 특성화(750)(도 20) 또는 설비 평가(751)를 선택하기 위하여 선택적인 사용자 입력을 제공한다. 만약 사용자 입력이 시간 상태(708)에 제공되지 않는다면, 엔지니어링 타임 상태(708)는 프로덕티브 타임 상태(712)(도 19)의 일부로서 엔지니어링 타임 상태(772)(도 21)에 배치된다.
스케쥴드 다운타임 상태(706)(도 19 및 20) 및 관련된 상태들(740, 741, 742, 743, 744 및 755)(도 20)은 예를 들면 라이트 펜 명령을 사용하여 공정의 컴퓨터 환경과 상호작용을 통하여 사용자에 의해 인에이블된다.

언스케쥴드 다운타임 상태(704)(도 19 및 20)는 반도체 웨이퍼와 같은 제품 또는 제조 공정이 요구된 품질이나 성능 기준과 일치하지 않을 때, 보수 시간 상태(718)를 위한 오프-라인동안에 예를 들면, 이러한 결정을 하기 위한 제어 차트를 사용하여 사용자에 의해 인에이블된다. 장치내의 최후 웨이퍼의 처리가 완료되며, 호스트 컴퓨터는 처리 결점 상태의 발생에 경보가 발생된다. 스탠바이 상태(710)(도 19 및 21)는 사용자가 입력 또는 응답을 언스케쥴드 다운타임 상태를 제공하지 않을 때 자동적으로 인에이블된다. 만약 사용자가 넌-스케쥴드 타임 상태(702)에 대응하는 입력을 제공하지 않는다면, 공정은 전체 통합 시간 상태(716)(도 19)에 남아있게 된다.

스펙 이탈 시간 상태를 위한 온라인(780)(도 21)은 공정 시간 상태(720)를 위한 온라인(720)동안에 제품이나 공정이 소정의 품질이나 성능 기준과 일치하지 않을 때 자동적으로 동작된다. 상태(780)는 스펙 이탈 이벤트의 발생에 대해 사용자에게 경보하기 위하여 음성 또는 시각 경보와 같은 경보 상태를 인에이블할 수 있는 언스케쥴드 타임 상태(781)로 자동으로 진행된다. 상태(718)는 새로운 공정(700)을 스탠바이 상태로 놓이게 하는 보수 지연 상태(782)로 자동으로 진행된다. 보수 지연 상태(782)는 새로운 공정(700)의 다른 설비 상태로 진행하기 위한 사용자 개입을 요구한다. 시간 상태(780)의 자동 활동은 공정/품질 제어 기술에 링크될 수 있다. 예를 들면, 본 발명의 SPDA 기술을 사용한 새로운 SPC 기술은 공정이 제어 제한값내에 있지 않다는 것을 나타내는 입력과 MES 환경(650)(도 18)과 같은 MES 환경을 제공하기 위하여 적합하게 될 수 있다. 그리고 나서, 이러한 MES 입력은 새로운 공정(700)이 스펙 이탈 시간 상태(780)(도 21)를 위한 온라인을 자동으로 부르며, 공정이 이러한 시간 상태에서 중지되는 것을 의미하는 보수 지연 상태(782)로 자동으로 되게할 수 있다.

본 발명의 다른 실시예에서, 도 19-21과 관련하여 상술된 새로운 설비 시간 상태들은 하나 이상의 보수 트리거 이벤트를 알고 응답하는데 적합하다. 여기서 정의된 "보수 트리거 이벤트"란 표현은 예방 보수 시간 상태(742)(도 20)와 서비스 절차 모듈(755)을 자동으로 인에이블하는 이벤트를 포함한다. 보수 트리거 이벤트의 예는 소정의 전체 웨이퍼 총계, 소정의 전체 RF 시간 및 최근 장치 보수후에 장치의 소정의 전체 동작 시간을 포함한다. 이러한 트리거 이벤트는 통상적으로 장치의 사용자에 의해 정의된다. 트리거 이벤트가 발생할 때, 예방 보수 시간 상태(742)는 자동으로 인에이블되며, 그 결과 공정 실행이 중지된다. 본 실시예에서 트리거 이벤트 경보가 통합되기도 한다. 여기서 정의된 "트리거 이벤트 경보"라는 용어는 보수 트리거 이벤트의 발생전에 공정내에서의 소정의 상태, 지점 또는 시간에서 동작되는 경보와 같은 경보 신호를 포함한다. 예를 들면, 500 동작시간 후에 소정의 보수 트리거 이벤트를 갖는 공정은 425 동작시간 후에(즉, 공정 실행을 자동으로 중지할 보수 트리거 이벤트의 75시간전에) 트리거 이벤트 경보를 가질 수 있다.

메모리에 저장된 새로운 공정(700)의 상태들(704, 706, 708, 710 및 712)(도 19)과 같은 본 발명의 새로운 설비 시간 상태들을 포함하는 하나 이상의 디지털 코드된 데이터 구조를 포함하는 새로운 제품 또는 새로운 장치를 제공하도록 의도된다. 이러한 시간 상태 데이터 구조는 예를 들면, SECS와 같은 통신 표준을 사용하여 웨이퍼 제조 장치와 같은 장치들과 통신하기에 적합하다. 이러한 새로운 제품을 위한 적절한 메모리는 컴퓨터 디스크, 자기 테이프 및 광학 디스크와 같은 제거가능한 전자 데이터 저장 디바이스를 포함한다. 새로운 장치를 위한 적절한 메모리는 컴퓨터와 같이 메모리를 구비한 데이터 처리 디바이스를 포함한다.

새로운 공정(700)의 컴퓨터 통합 설비 시간 상태는 사용자가 실시간으로 링크된 설비들중 임의의 시간 상태를 결정할 수 있으며, 이러한 상태들이 컴퓨터 환경내에서 통합되지 않은 곳에서 발생할 수 있는 설비 상태의 모호한 가능성을 감소시킨다. 새로운 공정(700)이 당업자에게 공지되어 있는 통신 기술을 사용하여 LAN과 같은 네트워크에 링크될 때, 새로운 공정(700)은 원격 설비 시간 상태 결정 또는 실시간 보고를 용이하게 한다.

본 발명의 컴퓨터 통합 설비 시간 상태는 RAM 설비 성능과 같은 RAM 설비 성능을 추적하고, 평가하며, 통신하는데 적합하다. 예를 들면,

이고,

이다.

도 19-21에 도시된 새로운 공정(700)에 의해 예시된 본 발명은 공정(700)과 관련하여 상술된 것과 다른 컴퓨터 통합 설비 시간 상태를 활용한 공정 또는 시스템에 동일하게 동작할 수 있다.

본 발명은 바람직한 실시예란 용어로 상술되었다. 당업자는 다양한 수단으로부터 본 발명의 요소를 구성할 수 있으며, 다양한 방식으로 구성요소의 배치를 변경할 수 있다는 것을 인식할 것이다. 본 발명의 실시예는 이하의 도면에서 도시 되며, 상세한 설명에 상술되면서, 이하의 청구항에서 설명된 발명의 범주로부터 벗어나지 않으면서 더욱 다양한 변경이 가능하다는 것이 명백해질 것이다.

Claims

컴퓨터를 사용하여 데이터를 분석하는 방법으로서,

a) 제 1 변수의 데이터를 포함하는 제 1 데이터 대 제 2 변수의 데이터를 포함하는 제 2 데이터의 제 1 그래프를 준비하는 단계;

b) 상기 제 1 변수의 데이터를 포함하는 제 3 데이터 대 상기 제 2 변수의 데이터를 포함하는 제 4 데이터의 제 2 그래프를 준비하는 단계;

c) 상기 제 1 그래프 및 상기 제 2 그래프가 동기화되도록 상기 제 2 그래프상에 상기 제 1 그래프를 오버레이(overlay)하는 단계;

d) 상기 제 1 그래프 및 제 2 그래프의 델타 그래프를 형성하는 단계; 및

e) 상기 델타 그래프가 상기 제 2 변수의 데이터 축에 대략적으로 평행하게 실질적으로 직선을 형성하는지 여부를 결정하도록 상기 델타 그래프를 분석하는 단계

를 포함하는 데이터 분석 방법.
제 1 항에 있어서,

상기 오버레이하는 단계는,

a) 상기 제 1 그래프상에서 공유된 이벤트(shared event)를 확인하는 단계;

b) 상기 제 2 그래프상에서 상기 공유된 이벤트를 확인하는 단계; 및

c) 상기 제 1 그래프 및 제 2 그래프의 상기 공유된 이벤트가 일치하도록 상기 제 1 그래프 및 제 2 그래프를 오버레이시켜서, 상기 제 1 그래프 및 제 2 그래프들을 동기화시키는 단계를 포함하는 것을 특징으로 하는 데이터 분석 방법.
제 1 항에 있어서,

상기 델타 그래프를 형성하는 단계는 상기 제 1 그래프 및 제 2 그래프의 제 2 데이터로부터 상기 제 1 그래프 및 제 2 그래프의 제 1 데이터를 차감하는 단계를 포함하는 것을 특징으로 하는 데이터 분석 방법.
제 1 항에 있어서,

상기 제 1 데이터 및 제 3 데이터는 반도체 처리 데이터, 반도체 처리 파라미터들 및 반도체 계측 데이터로 이루어진 그룹으로부터 선택된 데이터를 포함하는 것을 특징으로 하는 데이터 분석 방법.
제 4 항에 있어서,

상기 제 2 데이터는 시간 증분(increment)을 포함하는 것을 특징으로 하는 데이터 분석 방법.
제 1 항에 있어서,

상기 제 1 데이터 및 제 3 데이터는 반도체 처리 제어 차트 데이터를 포함하는 것을 특징으로 하는 데이터 분석 방법.
제 1 항에 있어서,

상기 제 1 그래프를 준비하는 단계는 반도체 공정을 동작시키는 제 1 반도체 처리 장치의 제 1 그래프를 준비하는 단계를 포함하며, 상기 제 2 그래프를 준비하는 단계는 상기 반도체 공정을 동작시키는 제 2 반도체 처리 장치의 제 2 그래프를 준비하는 단계를 포함하는 것을 특징으로 하는 데이터 분석 방법.
반도체 처리 장치들 간의 성능 차이를 결정하는 컴퓨터 실행 방법으로서,

a) 제 1 장치에서 처리 기술을 실행하는 단계;

b) 상기 제 1 장치에서 실행된 상기 처리 기술에서 제 1 성능 데이터 대 시간을 획득하는 단계;

c) 상기 제 1 성능 데이터 대 시간을 포함하는 제 1 그래프를 준비하는 단계;

d) 제 2 장치에서 상기 처리 기술을 실행하는 단계;

e) 상기 제 1 그래프 및 제 2 그래프가 동기화되도록 상기 제 2 그래프상에 상기 제 1 그래프를 오버레이하는 단계; 및

f) 상기 제 1 그래프 및 제 2 그래프의 델타 그래프를 형성하는 단계

를 포함하는 컴퓨터 실행 방법.
처리 기술의 제어 제한값을 결정하는 컴퓨터 실행 방법으로서,

a) n 이벤트발생(occurence)시 처리 기술을 실행하는 단계;

b) 상기 처리 기술의 만족스런 성능을 나타내는 기준을 결정하는 단계;

c) 상기 처리 기술이 상기 기준을 충족시키는 상기 n 이벤트발생 중 m 이벤트발생들을 결정하는 단계;

d) 상기 m 이벤트발생들 각각의 델타 그래프를 구성하는 단계; 및

e) 상기 m 이벤트발생들의 델타 그래프들로부터 제어 제한값을 유도하는 단계

를 포함하는 컴퓨터 실행 방법.
제 9 항에 있어서,

상기 n은 통계적으로 유효한 숫자를 포함하는 것을 특징으로 하는 컴퓨터 실행 방법.
공정 제어 방법으로서,

a) 공정을 실행하는 단계;

b) 공정 데이터를 생성하는 단계;

c) 제 1 데이터 대 제 2 데이터의 제 1 그래프를 준비하는 단계;

d) 제 3 데이터 대 제 2 데이터의 제 2 그래프를 준비하는 단계;

e) 상기 제 1 그래프 및 제 2 그래프의 델타 그래프를 형성하는 단계;

f) 상기 델타 그래프를 분석하여 분석 결과들을 획득하는 단계;

g) 상기 분석 결과들을 미리 설정된 공정 기준과 비교하는 단계; 및

h) 상기 분석 결과들이 상기 기준을 충족시키지 않으면 상기 공정을 조정하는 단계

를 포함하는 공정 제어 방법.
제 11 항에 있어서,

상기 방법은 컴퓨터에 의해서 실행되는 것을 특징으로 하는 공정 제어 방법.
제 11 항에 있어서,

상기 공정은 반도체 제조 공정을 포함하는 것을 특징으로 하는 공정 제어 방법.
(1) 제 1 변수의 데이터를 포함하는 제 1 데이터 대 제 2 변수의 데이터를 포함하는 제 2 데이터를 획득하는 단계;

(2) 상기 제 1 변수의 데이터를 포함하는 제 3 데이터 대 상기 제 2 변수의 데이터를 포함하는 제 2 데이터를 획득하는 단계;

(3) 상기 제 1 변수의 데이터를 포함하는 상기 제 1 데이터 대 상기 제 2 변수의 데이터를 포함하는 상기 제 2 데이터를 도식화하여 제 1 그래프를 형성하는 단계;

(4) 상기 제 1 변수의 데이터를 포함하는 상기 제 3 데이터 대 상기 제 2 변수의 데이터를 포함하는 상기 제 2 데이터를 도식화하여 제 2 그래프를 형성하는 단계;

(5) 상기 제 1 그래프 및 제 2 그래프의 델타 그래프를 구성하는 단계; 및

(6) 상기 델타 그래프가 상기 제 2 변수의 데이터 축에 대략적으로 평행하게 실질적으로 직선을 형성하는지 여부를 결정하도록 상기 델타 그래프를 분석하는 단계를 위해 제공되는 환경을 포함하는 장치.
제 14 항에 있어서,

상기 장치는 반도체 처리 장치를 포함하는 것을 특징으로 하는 장치.
공정 제어 장치로서,

a) (1) 제 1 변수의 데이터를 포함하는 제 1 데이터 대 제 2 변수의 데이터를 포함하는 제 2 데이터를 획득하는 단계, (2) 상기 제 1 변수의 데이터를 포함하는 제 3 데이터 대 상기 제 2 변수의 데이터를 포함하는 제 2 데이터를 획득하는 단계, (3) 상기 제 1 변수의 데이터를 포함하는 상기 제 1 데이터 대 상기 제 2 변수의 데이터를 포함하는 상기 제 2 데이터를 도식화하여 제 1 그래프를 형성하는 단계, (4) 상기 제 1 변수의 데이터를 포함하는 상기 제 3 데이터 대 상기 제 2 변수의 데이터를 포함하는 상기 제 2 데이터를 도식화하여 제 2 그래프를 형성하는 단계, 및 (5) 상기 제 1 그래프 및 제 2 그래프의 델타 그래프를 구성하는 단계를 위해 제공되는 제 1 환경;

b) 상기 델타 그래프를 분석하여 분석 결과를 획득하는 단계를 위해 제공되는 제 2 환경 - 상기 델타 그래프의 분석은 상기 델타 그래프가 상기 제 2 변수의 데이터 축에 대략적으로 평행하게 실질적으로 직선을 형성하는지 여부를 결정함 -; 및

c) 상기 분석 결과를 상기 공정과 통신하는 단계를 위해 제공되는 제 3 환경

을 포함하는 공정 제어 장치.
제 16 항에 있어서,

(1) 상기 분석 결과를 미리 설정된 공정 기준과 비교하는 단계, 및 (2) 상기 분석 결과가 상기 공정 기준을 충족시키지 않는다면 상기 공정에 개입하는 단계를 위해 제공되는 제 4 환경을 더 포함하는 것을 특징으로 하는 공정 제어 장치.
제 17 항에 있어서,

상기 개입하는 단계는 자동적으로 개입하는 것을 포함하는 것을 특징으로 하는 공정 제어 장치.
제 16 항에 있어서,

상기 장치는 반도체 처리 장치를 포함하는 것을 특징으로 하는 공정 제어 장치.
제 1 그래프와 제 2 그래프로부터 델타 그래프를 형성하기 위해 제공되는 디지털로 인코딩된 데이터 구조를 포함하는 메모리로서, 상기 데이터 구조는,

a) 제 1 처리 변수 대 제 2 처리 변수로 이루어진 상기 제 1 그래프를 포함하는 IC 처리 챔버의 제 1 디지털 트랜스듀서 출력;

b) 상기 제 1 처리 변수 대 상기 제 2 처리 변수로 이루어진 상기 제 2 그래프를 포함하는 IC 처리 챔버의 제 2 디지털 트랜스듀서 출력;

c) 상기 제 1 그래프 및 제 2 그래프가 동기화되도록 상기 제 2 그래프 상에 상기 제 1 그래프를 오버레이하기 위한 제 1 알고리즘; 및

d) 상기 제 2 그래프를 포함하는 상기 제 2 디지털 트랜스듀서 출력으로부터 상기 제 1 그래프를 포함하는 상기 제 1 디지털 트랜스듀서 출력을 감산함으로써, 상기 동기화된 제 1 그래프 및 제 2 그래프로부터 상기 델타 그래프를 형성하기 위한 제 2 알고리즘

을 포함하는 메모리.
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설비 시간 상태와 통합되는 공정을 실행하기 위한 장치의 설비 시간 상태를 인에이블하기 위한 방법으로서,

a) 상기 공정과 통합된 하나 이상의 시간 상태들을 포함하는 컴퓨터 통합된 다수의 시간 상태들을 갖는 설비 시간 상태들을 정의하는 단계;

b) 델타 그래프 기술 제어 제한값을 포함하는 공정 제어 제한값을 결정하는 단계; 및

c) 상기 공정이 상기 제어 제한값 범위를 넘어서 실행된다면 상기 공정과 통합된 하나 이상의 시간 상태들을 활성화시키는 단계

를 포함하는 설비 시간 상태의 인에이블 방법.
제 34 항에 있어서,

상기 공정은 반도체 제조 공정을 포함하는 것을 특징으로 하는 설비 시간 상태의 인에이블 방법.
공정을 실행하기 위한 장치의 예방적인 보수(maintenance) 시간 상태를 인에이블하기 위한 방법으로서,

a) 보수 트리거 이벤트를 결정하는 단계; 및

b) 상기 보수 트리거 이벤트의 발생시 상기 시간 상태를 인에이블시키는 단계

를 포함하는 보수 시간 상태의 인에이블 방법.
제 36 항에 있어서,

상기 공정의 미리 설정된 상태의 발생시 활성화되는 트리거 이벤트 경보를 더 포함하는 것을 특징으로 하는 보수 시간 상태의 인에이블 방법.
공정 실행을 위해 제공되는 장치로서,

a) 컴퓨터 통합된 설비 시간 상태들;

b) 델타 그래프 기술을 통해 결정되는 공정 제어 제한값(limit); 및

c) 상기 델타 그래프 기술과 상기 시간 상태들 중 적어도 하나 사이의 링크(link) - 상기 링크는 상기 공정이 상기 제어 제한값 범위를 넘어서 실행되면 활성화됨 -

를 포함하는 공정 실행 장치.
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제 38 항에 있어서,

상기 공정이 미리 설정된 공정 제어 제한값 범위를 넘어서 실행된다면 상기 시간 상태들 중 적어도 하나가 자동적으로 인에이블되는 것을 특징으로 하는 공정 실행 장치.
제 41 항에 있어서,

상기 제어 제한값은 SPC 제한값을 포함하는 것을 특징으로 하는 공정 실행 장치.
제 38 항에 있어서,

보수 트리거 이벤트의 발생시 인에이블되는 예방적인 보수 시간 상태를 포함하는 것을 특징으로 하는 공정 실행 장치.
제 38 항에 있어서,

상기 공정은 반도체 제조 공정을 포함하는 것을 특징으로 하는 공정 실행 장치.
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제 20 항에 있어서,

상기 데이터 구조는 장치와 통신하기 위해 제공되는 시간 상태 데이터 구조들을 포함하는 것을 특징으로 하는 메모리.
컴퓨터 실행되는 반도체 제조 공정을 제어하기 위한 방법으로서,

a) 공정을 실행하는 단계;

b) 반도체 제조 공정 데이터를 생성하는 단계;

c) 제 2 반도체 공정 변수에 대한 크기를 갖는 그래프 좌표 축을 이용함으로써, 제 1 반도체 공정 변수의 데이터를 포함하는 제 1 데이터 대 제 2 반도체 공정 변수의 데이터를 포함하는 제 2 데이터의 제 1 그래프를 준비하는 단계;

d) 상기 그래프 좌표 축을 이용함으로써, 상기 제 1 공정 변수의 데이터를 포함하는 제 3 데이터 대 상기 제 2 공정 변수의 데이터를 포함하는 제 4 데이터의 제 2 그래프를 준비하는 단계;

e) 상기 제 1 그래프 및 제 2 그래프가 상기 그래프 좌표 축에 대해 동기화되도록 상기 제 2 그래프 상에 상기 제 1 그래프를 오버레이하는 단계;

f) 상기 그래프 좌표 축상에서 상기 제 2 공정 변수의 측정값들을 포함하는 다수의 제 1 측정값들을 선택하는 단계;

g) 상기 제 1 그래프상에서 상기 다수의 제 1 측정값들에 해당하는 상기 제 1 공정 변수의 측정값들을 포함하는 다수의 제 2 측정값들을 결정하는 단계;

h) 상기 제 2 그래프상에서 상기 다수의 제 1 측정값들에 해당하는 상기 제 1 공정 변수의 측정값들을 포함하는 다수의 제 3 측정값들을 결정하는 단계;

i) 상기 다수의 제 3 측정값들로부터 상기 다수의 제 2 측정값들을 감산함으로써 상기 다수의 제 1 측정값들에 해당하는 감산 측정값들을 포함하는 다수의 제 4 측정값들을 형성하는 단계;

j) 상기 다수의 제 4 측정값들과 상기 다수의 제 1 측정값들을 포함하는 그래프 축들로 이루어진 다수의 제 5 측정값들을 결정하는 단계 - 상기 다수의 제 5 측정값들은 상기 다수의 제 1 측정값들에 해당함 -;

k) 상기 제 1 그래프 및 제 2 그래프의 델타 그래프를 형성하기 위해 상기 다수의 제 5 측정값들을 사용하는 단계;

l) 상기 델타 그래프를 분석하여 분석 결과들을 획득하는 단계;

m) 상기 분석 결과들을 미리 정해진 공정 기준과 비교하는 단계; 및

n) 상기 분석 결과들이 상기 기준을 충족시키지 않으면 상기 공정을 조정하는 단계

를 포함하는 공정 제어 방법.
제 48 항에 있어서,

상기 미리 정해진 공정 기준은 상기 델타 그래프의 상기 제 2 데이터의 데이터 축에 대략적으로 평행하게 실질적으로 직선을 형성하는 상기 델타 그래프를 포함하는 것을 특징으로 하는 공정 제어 방법.