KR100752381B1 - Crystallization method and Method of Fabricating TFT using the Same - Google Patents

Crystallization method and Method of Fabricating TFT using the Same Download PDF

Info

Publication number
KR100752381B1
KR100752381B1 KR1020050128354A KR20050128354A KR100752381B1 KR 100752381 B1 KR100752381 B1 KR 100752381B1 KR 1020050128354 A KR1020050128354 A KR 1020050128354A KR 20050128354 A KR20050128354 A KR 20050128354A KR 100752381 B1 KR100752381 B1 KR 100752381B1
Authority
KR
South Korea
Prior art keywords
polysilicon layer
hydrofluoric acid
treatment
layer
crystallization
Prior art date
Application number
KR1020050128354A
Other languages
Korean (ko)
Other versions
KR20070067262A (en
Inventor
이홍로
장근호
강태욱
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020050128354A priority Critical patent/KR100752381B1/en
Publication of KR20070067262A publication Critical patent/KR20070067262A/en
Application granted granted Critical
Publication of KR100752381B1 publication Critical patent/KR100752381B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 비정질 실리콘을 폴리실리콘층으로 결정화하는 방법에 관한 것으로서, 보다 구체적으로는 엑시머 레이저 어닐링(ELA) 결정화법으로 결정화하는 경우 폴리실리콘층(polycrystalline Si)의 표면에 생기는 돌기를 제거함으로써, 표면거칠기를 개선할 수 있는 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of crystallizing amorphous silicon into a polysilicon layer, and more particularly, when the crystallization is performed by excimer laser annealing (ELA) crystallization, the surface of the polysilicon layer (polycrystalline Si) is removed by removing the surface. A crystallization method capable of improving roughness and a method of manufacturing a thin film transistor using the same.

결정화방법, 표면거칠기, 돌기, 폴리실리콘층, 불산 Crystallization method, surface roughness, protrusion, polysilicon layer, hydrofluoric acid

Description

결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법{Crystallization method and Method of Fabricating TFT using the Same}Crystallization Method and Manufacturing Method of Thin Film Transistor Using The Same {Crystallization method and Method of Fabricating TFT using the Same}

도 1a 내지 1d는 비정질 실리콘을 이용한 결정화 공정을 단계별로 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating stepwise crystallization processes using amorphous silicon.

도 2는 본 발명에 따른 O2 플라즈마 처리 후 불산 표면처리의 회수에 따른 화상 특성을 나타내는 그래프이다.2 is a graph showing image characteristics according to the recovery of hydrofluoric acid surface treatment after O 2 plasma treatment according to the present invention.

도 3a 및 도 3b는 본 발명에 따른 O2 플라즈마 처리, 불산 처리 및 ELA 큐어링 하기 전, 후의 사시도이다.3A and 3B are perspective views before and after O 2 plasma treatment, hydrofluoric acid treatment and ELA curing according to the present invention.

도 4는 본 발명에 따른 O2 플라즈마 처리, 불산 처리 및 ELA 큐어링 하기 전, 후의 소자 특성을 나타내는 그래프이다.4 is a graph showing device characteristics before and after O 2 plasma treatment, hydrofluoric acid treatment and ELA curing according to the present invention.

도 5의 a, b, c는 본 발명에 따른 O2 플라즈마 처리, 불산 처리 및 ELA 큐어링 하기 전, 후의 항복전압, 전하이동도 및 S-factor의 특성을 나타내는 그래프이다. 5, a, b, and c are graphs showing breakdown voltage, charge mobility, and S-factor before and after O 2 plasma treatment, hydrofluoric acid treatment, and ELA curing according to the present invention.

도 6은 본 발명에 따른 O2 플라즈마 처리, 불산 처리 및 ELA 큐어링 하기 전 , 후의 항복전압(breakdown voltage)의 특성을 나타낸 그래프이다.6 is a graph showing breakdown voltage characteristics before and after O 2 plasma treatment, hydrofluoric acid treatment and ELA curing according to the present invention.

도 7은 본 발명에 따른 O2 플라즈마 처리, 불산 처리 및 ELA 큐어링 하기 전, 후의 화상 구현시 단위 셀 당 명점을 나타낸 그래프이다.FIG. 7 is a graph showing bright spots per unit cell in image formation before and after O 2 plasma treatment, hydrofluoric acid treatment, and ELA curing according to the present invention.

도 8은 본 발명에 따른 폴리실리콘 박막트랜지스터에 대한 단면도이다.8 is a cross-sectional view of a polysilicon thin film transistor according to the present invention.

<도면의 주요 부분에 대한 부호의 설명>            <Explanation of symbols for main parts of the drawings>

10, 80. 기판 12, 82. 버퍼층10, 80 substrate 12, 82 buffer layer

14, 16. 실리콘층 18. 시드 14, 16.Silicone layer 18. Seed

20. 폴리실리콘층 20b. 결정립계, 돌기20. Polysilicon layer 20b. Grain boundary, protrusion

20a. 결정립 18. 결정립계20a. Grain 18. Grain boundary

84. 반도체층 86, 88. 제1, 2 콘택홀84. Semiconductor layers 86 and 88. First and second contact holes

92. 게이트절연막 94. 게이트전극92. Gate insulating film 94. Gate electrode

96. 층간절연막 98. 소오스전극96. Interlayer insulating film 98. Source electrode

100. 드레인전극 Ⅰ. 힐락영역100. Drain electrode Ⅰ. Hillock Area

Ⅳ. 채널영역 Ⅴ. 소오스영역Ⅳ. Channel Area Ⅴ. Source area

Ⅵ. 드레인영역 T. 박막트랜지스터Ⅵ. Drain Area T. Thin Film Transistor

본 발명은 비정질 실리콘을 폴리실리콘층으로 결정화하는 방법에 관한 것으로서, 보다 구체적으로는 엑시머 레이저 어닐링(ELA) 결정화법으로 결정화하는 경우 폴리실리콘층(polycrystalline Si)의 표면에 생기는 돌기를 제거함으로써, 표면거칠기를 개선할 수 있는 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of crystallizing amorphous silicon into a polysilicon layer, and more particularly, when the crystallization is performed by excimer laser annealing (ELA) crystallization, the surface of the polysilicon layer (polycrystalline Si) is removed by removing the surface. A crystallization method capable of improving roughness and a method of manufacturing a thin film transistor using the same.

종래의 LTPS(Low Temperature Polysilicone)은 비정질 실리콘을 저온에서 결정화시키는 것으로서, 박막 트랜지스터의 채널층으로 사용되고 있다. 박막 트랜지스터의 채널층으로 사용되는 저온 폴리실리콘층은 다양한 결정화방법을 이용하여 비정질 실리콘을 결정화시킨다. 다양한 결정화방법 중 레이저를 이용한 결정화방법은 비교적 유리 기판에 미치는 열적 영향이 적고 고상 결정화방법에 비하여 우수한 특성을 갖는 폴리실리콘층을 만들 수 있기 때문에 널리 이용되고 있다. Conventional Low Temperature Polysilicone (LTPS) crystallizes amorphous silicon at low temperatures and is used as a channel layer of thin film transistors. The low temperature polysilicon layer used as the channel layer of the thin film transistor crystallizes amorphous silicon using various crystallization methods. Among various crystallization methods, the crystallization method using a laser is widely used because it can relatively produce a polysilicon layer having less thermal effect on the glass substrate and having superior characteristics as compared to the solid phase crystallization method.

그러나, 레이저를 이용한 결정화방법은 급속한 결정화 속도 때문에 액상이 고상으로 변화하면서 발생하는 밀도차가 불균일하기 때문에 상대적으로 결정화가 늦은 부분에서 도 1d에서와 같이 표면에 돌기가 생성되어 폴리실리콘층의 표면거칠기(roughness)가 나빠지는 단점이 있었다. 레이저를 이용한 저온 결정화방법에 의한 폴리실리콘층의 표면에 형성된 돌기는 폴리실리콘층 두께의 1/2 내지 2배의 높이를 갖는데, 이러한 돌기는 주로 결정입계(grain boundary)에 형성되어진다.However, in the crystallization method using a laser, due to the rapid crystallization rate, the density difference generated as the liquid phase changes into a solid phase is nonuniform, so that projections are formed on the surface as shown in FIG. The roughness was bad. The protrusions formed on the surface of the polysilicon layer by the low-temperature crystallization method using a laser have a height of 1/2 to 2 times the thickness of the polysilicon layer, and these protrusions are mainly formed at grain boundaries.

이러한 돌기 형성은 비정질 실리콘을 폴리실리콘층으로 결정화하는 결정화공정에서는 피할 수 없는 것으로서, 후속공정에서 여러 가지 결함을 초래하는 원인이 된다. 즉, 폴리실리콘층 상에 게이트 절연막과 게이트 전극용 금속물질을 증착할 때, 폴리실리콘층의 표면돌기를 따라서 게이트 절연막과 게이트 전극용 금속물질이 증착되어 폴리실리콘층의 표면돌기와 비슷한 돌기를 갖게 된다.Such protrusion formation is unavoidable in the crystallization step of crystallizing amorphous silicon into a polysilicon layer, which causes various defects in subsequent steps. That is, when the gate insulating film and the gate electrode metal material are deposited on the polysilicon layer, the gate insulating film and the metal material for the gate electrode are deposited along the surface protrusions of the polysilicon layer to have protrusions similar to the surface protrusions of the polysilicon layer. .

게이트 절연막의 경우는 표면돌기의 형성으로 게이트 절연막의 파괴전압이 낮아지고 누설전류가 증가한다. 게이트 전극용 금속물질의 경우는 알루미늄 계열의 금속사용시 그의 열악한 표면거칠기에 의해 힐락이 발생하여 소자의 특성저하를 초래한다. 또한, 이러한 돌기들은 에칭공정과 노광공정시 불균일성을 유발하여 소자의 신뢰성 저하를 초래한다.In the case of the gate insulating film, the breakdown voltage of the gate insulating film is lowered and the leakage current is increased by the formation of surface protrusions. In the case of the gate electrode metal material, when the aluminum-based metal is used, heel lock occurs due to its poor surface roughness, resulting in deterioration of device characteristics. In addition, these protrusions cause nonuniformity in the etching process and the exposure process, leading to a decrease in reliability of the device.

도 1a 내지 1d는 일반적인 비정질 실리콘을 이용한 결정화 공정 단계를 순서적으로 나타낸 단면도이다.1A to 1D are cross-sectional views sequentially illustrating crystallization process steps using typical amorphous silicon.

도 1a는 절연 기판(10) 상에 버퍼층(12), 비정질 상태의 실리콘층(14)을 차례대로 증착하는 단계와, 실리콘층(14)에 레이저 에너지를 조사하는 단계이다. 이때, 상기 레이저 에너지 밀도는 완전용융 근접영역(near-complete melting regime)에 해당하는 에너지 밀도 영역대에서 선택된다.FIG. 1A illustrates a step of sequentially depositing the buffer layer 12 and the amorphous silicon layer 14 on the insulating substrate 10, and irradiating laser energy to the silicon layer 14. In this case, the laser energy density is selected in the energy density range corresponding to the near-complete melting regime.

도 1b는 상기 완전용융 근접영역대의 에너지 밀도를 가지는 레이저 조사에 의해 버퍼층(12)과 인접한 영역까지 비정질 상태의 실리콘층(14)이 용융되어 용융상태의 실리콘층(16)으로 바뀌고, 상기 실리콘층(16)과 버퍼층(12) 사이의 계면에 고체 시드(solid seed)(18)가 존재하게 된다.FIG. 1B shows that the silicon layer 14 in an amorphous state is melted to a region adjacent to the buffer layer 12 by laser irradiation having an energy density of the near-melting region of the completely melted state, and is converted into a molten silicon layer 16. The solid seed 18 is present at the interface between the 16 and the buffer layer 12.

도 1c는 상기 고체 시드(상기 도1b의 18)를 핵으로 이용하여, 화살표 방향으로 결정립(20a)으로 성장하는 단계이고, 도 1d는 결정립(20a)과 결정립(20a)의 경계부에 위치하는 결정립계(20b)를 가지는 폴리실리콘층(20)을 완성하는 단계이다.FIG. 1C is a step of growing into grains 20a in the direction of an arrow using the solid seed (18 in FIG. 1B) as a nucleus, and FIG. 1D is a grain boundary located at a boundary between grains 20a and 20a. A step of completing the polysilicon layer 20 having the 20b.

이러한 폴리실리콘층(20)의 형성 단계에서는 용융된 실리콘이 고체 실리콘으로 상변태(phase transformation)를 일으키는 과정에서 부피 팽창이 이루어지게 되고 이러한 부피 팽창에 의해 결정립계(20b)가 표면으로 솟아오르는 일종의 힐락 영역(Ⅰ)(hillock)이 형성되게 된다.In the step of forming the polysilicon layer 20, the volume expansion occurs during the phase transformation of the molten silicon into the solid silicon, and a kind of hillock region in which the grain boundary 20b rises to the surface by the volume expansion. (I) (hillock) is formed.

이로인해 전술한 결정화 공정을 거쳐 제작된 폴리실리콘층(20)을 박막트랜지스터 소자의 반도체층으로 이용시 상기 반도체층 상부에 절연막을 형성하고 상기 절연막에 반도체층의 양측부를 노출시키는 콘택홀 형성을 위한 식각 공정에서 상기 폴리실리콘의 불규칙한 힐락 영역(Ⅰ)이 단차로 작용하여 공정 신뢰성과 재현성이 떨어지고, 또한 소자 신뢰성이 떨어지는 문제점이 있다.As a result, when the polysilicon layer 20 manufactured through the above-described crystallization process is used as a semiconductor layer of the thin film transistor element, an insulating layer is formed on the semiconductor layer and the etching is performed to form contact holes exposing both sides of the semiconductor layer on the insulating layer. In the process, the irregular heel lock region (I) of the polysilicon acts as a step, resulting in poor process reliability and reproducibility, and low device reliability.

좀더 상세히 설명하면 상기 결정립계(20b)의 힐락 영역(Ⅰ)은 전자의 흐름을 방해하는 트랩 준위(trap level)가 되어 반도체층에서 전류의 손실이 발생하게 되고, 또한 이러한 반도체층 상에 절연막을 형성하게 되는 경우 폴리실리콘층(20) 위에 형성된 절연막의 두께는 일정하지 않게 형성된다.In more detail, the hillock region I of the grain boundary 20b becomes a trap level that interrupts the flow of electrons, resulting in loss of current in the semiconductor layer, and forming an insulating film on the semiconductor layer. In this case, the thickness of the insulating layer formed on the polysilicon layer 20 is not uniform.

따라서, 상기 절연막의 부분 중 얇게 증착된 부분은 작은 전류값에도 쉽게 절연파괴를 일으키고, 결과적으로 소자 내에서 단락(short)이 발생하여 소자가 파괴되는 원인이 된다.Therefore, a thinly deposited portion of the insulating film easily causes breakdown even at a small current value, and as a result, a short occurs in the device, causing a device to be destroyed.

또한, 상기 절연막을 얇게 형성할 경우 상기 폴리실리콘층(20)의 힐락 영역(Ⅰ)에는 절연 물질이 증착되지 않게 되고, 이러한 상황에서 전류를 흘려 준다면 소자의 전기적인 파괴의 원인이 되며, 상기의 힐락 영역(Ⅰ)이 존재하는 폴리실리콘 박막트랜지스터를 포함하여 패널 제작시에 줄무늬 형태의 화질 불량이 나타나는 문 제점 등이 발생된다.In addition, when the insulating layer is thinly formed, an insulating material is not deposited in the hillock region (I) of the polysilicon layer 20, and if a current is flowed in such a situation, it causes electrical breakdown of the device. Including the polysilicon thin film transistor in which the heel lock region I is present, a problem such as a poor image quality in the form of stripes occurs during panel fabrication.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 비정질 실리콘을 레이저로 결정화한 후, O2 플라즈마 처리, 불산(HF)처리와 엑시머 레이저 어닐링(ELA) 큐어링(curing) 순으로 처리해 줌으로써, 폴리실리콘층의 표면에 형성된 돌기를 제거하여 폴리실리콘층의 결정립계 부분의 힐락을 제거하여 소자 특성을 개선하고, 공정 신뢰성을 높일 수 있는 폴리실리콘 박막트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.The present invention is to solve the above-mentioned problems of the prior art, by crystallizing the amorphous silicon with a laser, followed by treatment in the order of O 2 plasma treatment, hydrofluoric acid (HF) and excimer laser annealing (ELA). It is an object of the present invention to provide a method for manufacturing a polysilicon thin film transistor which can remove the protrusions formed on the surface of the polysilicon layer to remove the heel lock of the grain boundary portion of the polysilicon layer, thereby improving device characteristics and increasing process reliability.

상기한 목적을 달성하기 위하여 본 발명은 기판 상에 비정질 실리콘층을 증착하는 단계와; In order to achieve the above object, the present invention comprises the steps of depositing an amorphous silicon layer on a substrate;

상기 비정질 실리콘층을 결정화하여 폴리실리콘층으로 형성하는 단계와; Crystallizing the amorphous silicon layer to form a polysilicon layer;

상기 폴리실리콘층에 형성된 돌기를 제거하기 위해 O2 플라즈마로 표면처리 하는 단계와; Surface treating with O 2 plasma to remove the protrusions formed on the polysilicon layer;

상기 폴리실리콘층을 불산(HF)으로 표면처리 하는 단계와; Surface treating the polysilicon layer with hydrofluoric acid (HF);

상기 표면처리된 폴리실리콘층을 레이저를 이용하여 큐어링(curing) 하는 단계; 및 Curing the surface-treated polysilicon layer using a laser; And

상기 큐어링된 폴리실리콘층을 패터닝하여 반도체층으로 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.Patterning the cured polysilicon layer to form a semiconductor layer provides a method for manufacturing a thin film transistor comprising a.

그리고, 상기 불산(HF)으로 표면처리 하는 단계는 오존수(O3) 처리하는 단계와 불산(HF) 처리하는 단계와 물 세정 및 건조하는 단계를 포함하며, 상기 단계는 2회 이상 수행하는 것을 특징으로 하고,The surface treatment with hydrofluoric acid (HF) may include ozone water (O 3 ) treatment, hydrofluoric acid (HF) treatment, water washing and drying, and the step may be performed two or more times. With

상기 오존수는 20초 처리하며, 불산은 100초 처리하고, 물 세정 및 건조는 100초 처리하는 것을 특징으로 하며,The ozone water is treated for 20 seconds, hydrofluoric acid is treated for 100 seconds, and water washing and drying is characterized in that the treatment for 100 seconds,

상기 레이저 큐어링하는 단계에서 사용되는 레이저는 피치(pitch)가 10㎛ 내지 40㎛ 이고, 에너지 밀도가 180 내지 240mJ/㎠인 것을 특징으로 한다.The laser used in the laser curing step has a pitch of 10 μm to 40 μm and an energy density of 180 to 240 mJ / cm 2.

이하, 본 발명에 따른 바람직한 실시예를 첨부하는 도면을 참조하여 더욱 상세하게 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in more detail.

본 발명의 박막 트랜지스터의 제조방법에 있어서, 비정질실리콘층의 결정화 공정은 상기 도 1a 내지 1d의 공정과 동일하게 적용될 수 있으므로 생략한다.In the manufacturing method of the thin film transistor of the present invention, the crystallization process of the amorphous silicon layer may be applied in the same manner as the process of FIGS. 1A to 1D, and thus will be omitted.

한편, 비정질실리콘층의 결정화 공정이 완료되면 도 1d에 도시된 바와 같이, 기판(10) 상에 버퍼층(12)이 형성되어 있고, 상기 버퍼층(12) 상부에는 결정립(20a)과 결정립(20a) 간의 경계부를 이루는 결정립계(20b)로 이루어진 폴리실리콘층(20)이 형성되어 있다.Meanwhile, when the crystallization process of the amorphous silicon layer is completed, as shown in FIG. 1D, the buffer layer 12 is formed on the substrate 10, and the crystal grains 20a and 20a are formed on the buffer layer 12. The polysilicon layer 20 which consists of the grain boundary 20b which forms the boundary part between them is formed.

상기 버퍼층(12)을 이루는 물질은 절연물질에서 선택되고, 바람직하게는 실 리콘 질화막(SiNx), 실리콘 산화막(SiO2) 또는 이들의 적층막일 수 있다.The material constituting the buffer layer 12 is selected from an insulating material, and preferably, a silicon nitride film (SiNx), a silicon oxide film (SiO 2 ), or a stacked film thereof.

상기 폴리실리콘층(20)은 비정질 실리콘 물질을 이용하여 레이저 에너지를 이용한 열처리 방법인 레이저 결정화(ELA) 공정에 의해 형성된다. 이 단계에서, 상기 폴리실리콘층(20)에는 결정화 과정에서의 상변화에 의해 결정립계(20b) 지점에서 힐락 영역(Ⅰ)을 가지게 된다. 본 발명에서 상기 힐락 영역(Ⅰ)에서 상기 결정립계(20b)는 돌출되어 있는 돌기를 이루게 되고, 상기 돌기를 제거하기 위하여 상기 폴리실리콘층(20)의 표면을 산화시켜 주면 상기 돌기도 산화되고, 후속 공정에서 산화된 돌기를 제거하게 된다.The polysilicon layer 20 is formed by a laser crystallization (ELA) process, which is a heat treatment method using laser energy using an amorphous silicon material. In this step, the polysilicon layer 20 will have the hillock region (I) at the grain boundary 20b point due to the phase change in the crystallization process. In the present invention, in the hillock region (I), the grain boundary 20b forms a protruding protrusion. When the surface of the polysilicon layer 20 is oxidized to remove the protrusion, the protrusion is also oxidized. The process will remove oxidized protrusions.

상기 폴리실리콘층(20)의 표면을 산화시켜 주는 방법으로 O2 플라즈마 산화법(plasma oxidation)이 사용된다.O 2 plasma oxidation is used as a method of oxidizing the surface of the polysilicon layer 20.

이후, 상기 산화된 돌기(20b)가 형성된 폴리실리콘층(20)을 불산(HF)으로 이루어진 식각액(etchant)을 이용하여 상기 폴리실리콘층(20)의 표면을 처리한다.Thereafter, the surface of the polysilicon layer 20 is treated by using an etchant made of hydrofluoric acid (HF) in the polysilicon layer 20 having the oxidized protrusions 20b formed thereon.

상기 불산으로 폴리실리콘층(20)을 표면처리 하는 단계는 오존수(O3) 처리, 불산(HF) 처리, 물 세정인 DI 워터(Deionized water) 세정 및 건조하는 순서로 진행이 되며, 상기 처리 공정은 2회 수행한다. 상기 공정의 1회 처리시에는 O2 플라즈마(plasma) 처리 후 잔여물이 충분히 제거되지 않아 화상에서 얼룩이 많이 나타나며, 상기 공정을 2회 이상 처리시 도 2에 도시된 바와 같이 무라(Mura) 없는 깨끗한 화상을 얻을 수 있다.Surface treatment of the polysilicon layer 20 with hydrofluoric acid proceeds in the order of ozone water (O 3 ) treatment, hydrofluoric acid (HF) treatment, DI water (Deionized water) washing and drying, and the treatment process Is performed twice. In the one-time treatment of the process, residues are not sufficiently removed after O 2 plasma treatment, and a lot of stains appear in the image. When the process is performed two or more times, as shown in FIG. An image can be obtained.

상기 표면처리 단계에서의 구체적인 작업 조건을 살펴보면, 오존수(O3) 세정을 20초 동안 수행하고, 불산(HF) 처리를 100초 동안 수행하며, 다음 DI 워터(Deionized water) 세정 및 건조를 100초 동안 수행하며 상기 공정을 2회 이상 처리한다.Looking at the specific working conditions in the surface treatment step, the ozone water (O 3 ) cleaning for 20 seconds, the hydrofluoric acid (HF) treatment for 100 seconds, DI water (Deionized water) cleaning and drying for 100 seconds And the process is treated at least twice.

상기 오존수는 폴리실리콘층(20)에서 O2 플라즈마 처리를 하고 나면 표면의 잔여물 등의 불순물이 남게 되는데, 후속의 불산 처리시 표면 돌기를 용이하게 제거함으로써 소자 특성을 좋게 하기 위하여 사용되며, 또한 상기 폴리실리콘층(20) 표면을 산화시키는 역할도 한다.After the O 2 plasma treatment in the polysilicon layer 20, the ozone water leaves impurities such as residues on the surface. The ozone water is used to improve device characteristics by easily removing surface protrusions during subsequent hydrofluoric acid treatment. It also serves to oxidize the surface of the polysilicon layer 20.

상기 불산(HF)은 산화막을 제거해 주기 위하여 사용되는데, 힐락 영역(Ⅰ)은 결정화 과정에서 불순물이 밀집됨에 따라 형성되는 자연 산화막(native oxide)과, O2 플라즈마 처리에 따라 형성되는 산화막과, 또한 상기 오존수로 세정해 주는 과정에서 형성되는 산화막을 동시에 제거해 주기 위하여 사용된다. 또한 상기 불산은 폴리실리콘층(20)의 평탄화 특성을 향상시킬 수 있다. 상기 불산을 사용하여 폴리실리콘층(20)의 취약한 영역인 돌기(20b)를 집중적으로 식각처리하여 힐락 영역(Ⅰ)에서 많은 부식이 이루어지게 한다. The hydrofluoric acid (HF) is used to remove the oxide film, the hillock region (I) is a native oxide formed by the concentration of impurities in the crystallization process, an oxide film formed by the O 2 plasma treatment, and also It is used to simultaneously remove the oxide film formed in the process of washing with the ozone water. In addition, the hydrofluoric acid may improve planarization characteristics of the polysilicon layer 20. The hydrofluoric acid is used to intensively etch the protrusion 20b, which is a weak area of the polysilicon layer 20, to cause a lot of corrosion in the hillock region (I).

도 2는 O2 플라즈마 처리 후 불산 표면처리의 회수에 따른 화상 특성을 나타내는 그래프로서, 플라즈마 처리 후 표면 잔여물 및 산화막(oxide) 때문에 화상 구현시 랜덤무라(Mura)(28)가 발생한다. 불산 처리를 하지 않았을 때(22)와 불산 처리를 1회 했을 때(24) 보다 2회 불산 처리 했을 때(26)가 랜덤무라(28) 발현율이 현저히 감소하였으며, 이는 상기 불산 처리를 1회 처리만으로는 회복되지 않으며 2회 이상 처리하여야 한다.FIG. 2 is a graph showing image characteristics according to the number of times of hydrofluoric acid surface treatment after O 2 plasma treatment, and random mura 28 is generated during image realization due to surface residue and oxide after plasma treatment. When the hydrofluoric acid treatment was not performed (22) and when the hydrofluoric acid treatment was performed twice (26) than in the hydrofluoric acid treatment (24), the random mura (28) expression rate was significantly reduced. It does not recover by itself and must be treated twice or more.

상기 DI 워터는 상기 불산 공정에서 표면에 남아 있는 불산 잔여물을 제거해 주기 위하여 사용된다. The DI water is used to remove the hydrofluoric acid residue remaining on the surface in the hydrofluoric acid process.

여기서, O2 플라즈마 처리 후 불산 처리를 하지 않고 후속 공정의 레이저 큐어링을 할 경우, O2 플라즈마 처리시 재생성되는 산화막이 존재하게 되므로 표면 거칠기가 급격히 증가하게 되며, 또한 소자 특성을 나쁘게 한다.Here, O 2 if the laser curing of a subsequent process without the hydrofluoric acid treatment after plasma treatment, O 2, so that oxide film is present which is regenerated during the plasma treatment, and the surface roughness increases rapidly, also worse the device characteristics.

상기 불산 표면처리 단계를 수행한 후, 상기 표면처리된 폴리실리콘층(20)을 레이저 큐어링(curing)하는데, 상기 레이저 큐어링(curing)은 엑시머 레이저(Excimer Laser)라는 펄스화된 자외선(UV beam)을 사용하여 어닐링(Anealing)하는 방법이다.After performing the hydrofluoric acid surface treatment step, the surface-treated polysilicon layer 20 is laser cured, and the laser curing is pulsed ultraviolet (UV) called excimer laser. Annealing is performed using a beam.

상기 레이저 큐어링(curing) 단계에서의 구체적인 작업 조건을 살펴보면, 레이저의 피치(pitch)는 10㎛ 내지 40㎛로 하여 작업을 수행하며, 바람직하게는 30㎛로 한다. 피치(pitch)가 짧아지면 낮은 에너지로도 큐어링할 수 있는 장점이 있고, 피치가 길어지면 박막트랜지스터 제조시 택트 타임(tact time)이 감소되기 때문에 양산성을 높일 수 있다. Looking at the specific working conditions in the laser curing (curing) step, the pitch (pitch) of the laser is performed to 10㎛ to 40㎛, preferably 30㎛. If the pitch is short, there is an advantage that it can be cured even with low energy, and if the pitch is longer, the tact time is reduced when manufacturing the thin film transistor, and thus the productivity can be increased.

또한, 에너지 밀도(Energy Density)는 180 내지 240mJ/㎠로 하여 작업을 수행하며, 바람직하게는 200mJ/㎠로 한다. 상기 에너지 밀도가 너무 낮으면 큐어링이 되지 않고, 너무 높으면 재결정화가 이루어져 표면 거칠기가 다시 증가하게 된다.In addition, the energy density (Energy Density) is carried out to 180 to 240mJ / ㎠, preferably 200mJ / ㎠. If the energy density is too low, no curing is performed. If the energy density is too high, recrystallization occurs, thereby increasing the surface roughness again.

도 3 내지 7은 O2 플라즈마 처리와 불산(HF) 처리 및 ELA 큐어링(curing) 전,후의 박막트랜지스터의 물성 및 소자 특성을 나타내는 도면이다.3 to 7 illustrate physical properties and device characteristics of thin film transistors before and after O 2 plasma treatment, hydrofluoric acid (HF) treatment, and ELA curing.

도 4를 참조하면, O2 플라즈마 처리(플라즈마 전력(plasma power)은 500W로 하여 사용함) 후, 표면거칠기(roughness Rp-v값)는 기존의 Rp-v(40)가 1300Å, RMS(Root Mean Square)(42)가 200Å에서 각각 900Å, 130Å으로 감소하게 되는데, 불산 처리를 하고, 200mJ/㎠로 큐어링해 주었을 때 표면거칠기(roughness)는 감소한다. 또한, 큐어링시 에너지 밀도(energy density)가 240mJ/㎠일 때에는 재결정화(44)가 되면서 표면거칠기가 다시 증가하게 된다. Referring to FIG. 4, after O 2 plasma treatment (plasma power is used as 500 W), the surface roughness (roughness Rp-v value) is 1300 Å for the existing Rp-v 40 and root mean root mean square (RMS). Square 42 decreases from 200 mW to 900 mW and 130 mW, respectively, and the surface roughness decreases when treated with hydrofluoric acid and cured at 200 mJ / cm 2. In addition, when the energy density (cure energy) is 240mJ / ㎠ during curing, the surface roughness is increased again while recrystallization (44).

도 5는 폴리실리콘층에 O2 플라즈마 처리, 불산 처리 및 레이저 큐어링 했을 때의 PMOS(positive metal oxide semiconductor)(50)와 NMOS(negative metal oxide semiconductor)(52)의 특성을 나타내는 그래프이다.FIG. 5 is a graph showing the characteristics of the positive metal oxide semiconductor (PMOS) 50 and the negative metal oxide semiconductor (NMOS) 52 when O 2 plasma treatment, hydrofluoric acid treatment and laser curing are performed on the polysilicon layer.

도 5를 참조하면, 기존(54)의 폴리실리콘층에서 O2 플라즈마 처리를 하고 나면 표면의 잔여물 및 표면 손상(damage)으로 인하여 문턱전압(Vth)(a)이 음의 값으로 이동하고, 전하 이동성(mobility)(b)이 감소하며 S-factor(c)가 증가한다. 여기서 O2 플라즈마 처리만(56) 한 것보다 불산 처리없이 큐어링을(58) 하거나 큐어링 없이 불산 처리(60)만 하면 소자 특성이 다소 회복되기는 하나 미약하다. 상기 도 5에서와 같이 불산 처리와 큐어링을 동시에 할 경우(62) O2 플라즈마 처리 전 상태로 소자가 회복된다.Referring to FIG. 5, after the O 2 plasma treatment is performed on the existing polysilicon layer 54, the threshold voltage V th (a) moves to a negative value due to surface residue and surface damage. , Charge mobility (b) decreases and S-factor (c) increases. A curing treatment without hydrofluoric acid than the O 2 plasma treatment only 56 wherein 58 or just hydrofluoric acid treatment (60), without curing it is a weak Although some recovery device characteristics. As shown in FIG. 5, when the hydrofluoric acid treatment and the curing are performed simultaneously (62), the device is restored to the state before the O 2 plasma treatment.

도 6 및 7은 불산(HF) 처리 및 ELA 큐어링(curing) 전,후의 특성을 나타내는 그래프이다.6 and 7 are graphs showing characteristics before and after hydrofluoric acid (HF) treatment and ELA curing.

도 6은 항복(降伏) 전압(breakdown voltage)의 특성을 나타낸 그래프로서, 상기 O2 플라즈마 처리, 불산처리 및 ELA 큐어링한 때(66)가 O2 플라즈마 처리만(64)을 했을 때보다 항복(降伏) 전압(breakdown voltage)이 45% 이상 증가한 것을 확인할 수 있다.FIG. 6 is a graph showing the breakdown voltage characteristics, and the breakdown of the O 2 plasma treatment, the hydrofluoric acid treatment, and the ELA curing (66) is more than the breakdown of the O 2 plasma treatment (64). (Iii) It can be seen that the breakdown voltage has increased by 45% or more.

도 7은 화상 구현시 명점 개선을 나타내는 것으로 단위 셀(Cell) 당 명점을 나타낸다. 상기 도7을 참조하면, 표면거칠기가 O2 플라즈마 처리, 불산처리 및 ELA 큐어링 했을 때(72)가 처리 전(74) 보다 명점이 1/8 수준으로 감소하는 것(76)을 확인할 수 있다. 이는 소오스/드레인 영역과 게이트 전압 간 내절연 특성이 향상되었기 때문이다.FIG. 7 illustrates bright point improvement in image implementation and shows bright points per unit cell. Referring to FIG. 7, it can be seen that when the surface roughness was treated with O 2 plasma treatment, hydrofluoric acid treatment and ELA curing (72), bright spots were reduced to 1/8 level than before the treatment (74) (76). . This is because the insulation resistance between the source / drain regions and the gate voltage is improved.

상기와 같이 불산(HF) 처리 및 레이저 큐어링(curing)을 했을 때는 도 3에 도시된 바와 같이 처리 전(30) 보다 처리 후(32)가 표면거칠기가 많이 향상된다.When the hydrofluoric acid (HF) treatment and laser curing (curing) as described above, as shown in FIG. 3, the surface roughness 32 after the treatment 32 is improved more than before the treatment 30.

도 8은 본 발명에 따른 박막트랜지스터에 대한 단면도로서, 탑게이트형 박막트랜지스터를 일 예로 하여 도시하였다.8 is a cross-sectional view of a thin film transistor according to the present invention, and shows a top gate type thin film transistor as an example.

도 8을 참조하면, 기판(80) 상에 버퍼층(82)이 형성되어 있고, 상기 버퍼층(82) 상부에는 채널 영역(Ⅳ)과 상기 채널 영역(Ⅳ)의 양측 주변부인 소오스 영역( Ⅴ) 및 드레인 영역(Ⅵ)을 이루는 반도체층(84)이 형성되어 있으며, 상기 반도체층(84) 상부의 채널 영역(Ⅳ)에는 게이트 절연막(92), 게이트 전극(94)이 차례대로 형성되어 있고, 게이트 전극을 덮는 영역에는 반도체층(84)의 소오스 영역(Ⅴ) 및 드레인 영역(Ⅵ)을 각각 노출시키는 제1, 2 콘택홀(86,88)을 가지는 층간 절연막(96)이 형성되어 있으며, 층간 절연막(96) 상부에는 서로 일정 간격 이격되게 위치하고 상기 제1 콘택홀(86)을 통해 반도체층(84)의 소오스 영역(Ⅴ)과 접촉되는 소오스 전극(98) 및 제2 콘택홀(88)을 통해 반도체층(84)의 드레인 영역(Ⅵ)과 접촉되는 드레인 전극(100)이 형성되어 있다. 상기 반도체층(84), 게이트 전극(94), 소오스 전극(98) 및 드레인 전극(100)은 박막트랜지스터(T)를 이루고, 상기 박막트랜지스터(T)를 덮는 영역에는 박막트랜지스터(T)를 외부 충격으로부터 보호하고 수분 흡수를 차단하는 보호층(102)이 형성되어 있다.Referring to FIG. 8, a buffer layer 82 is formed on a substrate 80, and a source region V on both sides of the channel region IV and the channel region IV is formed on the buffer layer 82. A semiconductor layer 84 constituting the drain region VI is formed. A gate insulating layer 92 and a gate electrode 94 are sequentially formed in the channel region IV above the semiconductor layer 84. In the region covering the electrode, an interlayer insulating layer 96 having first and second contact holes 86 and 88 exposing the source region V and the drain region VI of the semiconductor layer 84, respectively, is formed. The source electrode 98 and the second contact hole 88 are disposed on the insulating layer 96 to be spaced apart from each other by a predetermined distance and contact the source region V of the semiconductor layer 84 through the first contact hole 86. A drain electrode 100 is formed in contact with the drain region VI of the semiconductor layer 84. The semiconductor layer 84, the gate electrode 94, the source electrode 98, and the drain electrode 100 form a thin film transistor T, and the thin film transistor T is external to the region covering the thin film transistor T. A protective layer 102 is formed that protects against shock and blocks moisture absorption.

또한, 본 발명은 상기 실시예로 한정하지 않으며, 본 발명의 취지에 벗어나지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously change and implement within the range which does not deviate from the meaning of this invention.

상술한 바와 같이 본 발명에 따르면, 소자 신뢰성 저하 없이 결정화 후 생성되는 돌기를 효과적으로 제거할 수 있어 평탄화 특성이 향상된 폴리실리콘 박막트랜지스터를 제조할 수 있으며 항복 전압과 화상구현시 명점이 개선된 박막트랜지스터를 구현할 수 있다. As described above, according to the present invention, it is possible to effectively remove the projections generated after crystallization without deteriorating device reliability, thereby manufacturing a polysilicon thin film transistor having improved planarization characteristics, and a thin film transistor having improved breakdown voltage and bright spots in image implementation. Can be implemented.

Claims (4)

기판 상에 비정질 실리콘층을 증착하는 단계와; Depositing an amorphous silicon layer on the substrate; 상기 비정질 실리콘층을 결정화하여 폴리실리콘층으로 형성하는 단계와; Crystallizing the amorphous silicon layer to form a polysilicon layer; 상기 폴리실리콘층에 형성된 돌기를 제거하기 위해 O2 플라즈마로 표면처리 하는 단계와; Surface treating with O 2 plasma to remove the protrusions formed on the polysilicon layer; 상기 폴리실리콘층을 불산(HF)으로 표면처리 하는 단계와; Surface treating the polysilicon layer with hydrofluoric acid (HF); 상기 표면처리된 폴리실리콘층을 레이저를 이용하여 큐어링(curing) 하는 단계; 및 Curing the surface-treated polysilicon layer using a laser; And 상기 큐어링된 폴리실리콘층을 패터닝하여 반도체층으로 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.Patterning the cured polysilicon layer to form a semiconductor layer; manufacturing method of a thin film transistor comprising a. 제 1항에 있어서, The method of claim 1, 상기 불산(HF)으로 표면처리 하는 단계는 오존수(O3) 처리하는 단계; 불산(HF) 처리하는 단계; 물 세정 및 건조하는 단계를 포함하며, 상기 단계는 2회 이상 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.Surface treatment with hydrofluoric acid (HF) is the step of treating ozone water (O 3 ); Hydrofluoric acid (HF) treatment; And washing and drying the water, wherein the step is performed two or more times. 제 2항에 있어서,The method of claim 2, 상기 오존수는 20초 동안 처리하며, 불산은 100초 동안 처리하고, 물 세정 및 건조는 100초 동안 처리하는 것을 특징으로 하는 박막트랜지스터의 제조방법.The ozone water is treated for 20 seconds, hydrofluoric acid is treated for 100 seconds, water washing and drying method for a thin film transistor, characterized in that the treatment for 100 seconds. 제 1항에 있어서,The method of claim 1, 상기 레이저 큐어링하는 단계에서 사용되는 레이저는 피치(pitch)가 10㎛ 내지 40㎛ 이고, 에너지 밀도가 180 내지 240mJ/㎠인 것을 특징으로 하는 박막트랜지스터의 제조방법.The laser used in the laser curing step has a pitch of 10 μm to 40 μm and an energy density of 180 to 240 mJ / cm 2.
KR1020050128354A 2005-12-23 2005-12-23 Crystallization method and Method of Fabricating TFT using the Same KR100752381B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050128354A KR100752381B1 (en) 2005-12-23 2005-12-23 Crystallization method and Method of Fabricating TFT using the Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050128354A KR100752381B1 (en) 2005-12-23 2005-12-23 Crystallization method and Method of Fabricating TFT using the Same

Publications (2)

Publication Number Publication Date
KR20070067262A KR20070067262A (en) 2007-06-28
KR100752381B1 true KR100752381B1 (en) 2007-08-27

Family

ID=38365941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050128354A KR100752381B1 (en) 2005-12-23 2005-12-23 Crystallization method and Method of Fabricating TFT using the Same

Country Status (1)

Country Link
KR (1) KR100752381B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576840B2 (en) 2013-11-26 2017-02-21 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device using surface treatment and semiconductor device manufactured by the method
US10446638B2 (en) 2017-10-25 2019-10-15 Samsung Display Co., Ltd. Organic light emitting diode display and method for manufacturing the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102014167B1 (en) 2012-12-06 2019-10-22 삼성디스플레이 주식회사 Method for manufacturing poly-crystallation silicon layer, method for manufacturing orgainc light emitting display apparatus comprising the same, and organic light emitting display apparatus manufactured by the same
KR102509260B1 (en) 2015-11-20 2023-03-14 삼성디스플레이 주식회사 Polishing slurry for silicon, method of polishing polysilicon and method of manufacturing a thin film transistor substrate
CN112151354A (en) * 2019-06-26 2020-12-29 陕西坤同半导体科技有限公司 Surface treatment method for polycrystalline silicon film

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001147446A (en) * 1999-11-19 2001-05-29 Hitachi Ltd Liquid crystal display device and method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001147446A (en) * 1999-11-19 2001-05-29 Hitachi Ltd Liquid crystal display device and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576840B2 (en) 2013-11-26 2017-02-21 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device using surface treatment and semiconductor device manufactured by the method
US10043799B2 (en) 2013-11-26 2018-08-07 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device using surface treatment and semiconductor device manufactured by the method
US10446638B2 (en) 2017-10-25 2019-10-15 Samsung Display Co., Ltd. Organic light emitting diode display and method for manufacturing the same

Also Published As

Publication number Publication date
KR20070067262A (en) 2007-06-28

Similar Documents

Publication Publication Date Title
KR100349562B1 (en) Etching method, thin film transistor matrix substrate, and its manufacture
JP6009040B2 (en) Semiconductor device
US7608492B2 (en) Method for manufacturing semiconductor device and heat treatment method
JP3212060B2 (en) Semiconductor device and manufacturing method thereof
US7534705B2 (en) Method of manufacturing a semiconductor device
KR100752381B1 (en) Crystallization method and Method of Fabricating TFT using the Same
KR100542982B1 (en) crystallization method and Fabrication Method of TFT using the Same
KR100411321B1 (en) Semiconductor device having a thin film field-effect transistor, liquid crystal display device, and production method thereof
JPH09213968A (en) Manufacture of semiconductor device
JP4856252B2 (en) Thin film transistor manufacturing method
JP2005064453A (en) Thin film transistor and its manufacturing method
JP4675433B2 (en) Method for manufacturing semiconductor device
US20060051905A1 (en) Method of fabricating planarized poly-silicon thin film transistors
US6667243B1 (en) Etch damage repair with thermal annealing
JP3501977B2 (en) Semiconductor device
JP2005285830A (en) Method for forming gate insulating film, process for fabricating thin-film transistor, and the thin-film transistor
KR100482164B1 (en) A Method for Manufacturing A Thin Film Transistor Device using poly-Silicon
JP4417327B2 (en) Method for manufacturing semiconductor device
JPH1065181A (en) Semiconductor device and its manufacture
JPH03132041A (en) Manufacture of semiconductor device
KR100669714B1 (en) A method for preparing thin film transistorTFT having polycrystalline Si, a thin film transistor prepared by the method and a flat pannel display with the thin film transistor
KR20050106256A (en) A method of fabricating thin film transistor
JP3494280B2 (en) Insulated gate field effect semiconductor device
JPH10261805A (en) Manufacture of thin film semiconductor device
JP2005317910A (en) Method for manufacturing film transistor using polycrystalline silicon film,film transistor manufactured by it, and flat plate display having thin film transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120730

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180802

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 13