JPH03132041A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 239000010408 film Substances 0.000 claims description 50
- 239000010409 thin film Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 17
- 230000003213 activating effect Effects 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 22
- 239000010703 silicon Substances 0.000 abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 20
- 238000000137 annealing Methods 0.000 abstract description 16
- 239000013078 crystal Substances 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 66
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 230000004913 activation Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000005338 heat storage Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にＡｌ又はＡｌ合金からなるゲート電極を
有するＦｉ膜ＭＯ３）ランジスタに適用して有効な半導
体装置の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device that is particularly applicable to a Fi film MO3) transistor having a gate electrode made of Al or an Al alloy.
本発明は、薄膜ＭＯ３Ｉ−ランジスタにおいて、薄膜半
導体層上にゲート酸化膜を介して形成されるゲート電極
を低抵抗のＡｌ又はＡｌ合金を用いて形成し、且つ前記
薄膜半導体層に自己整合的に形成されるソース・ドレイ
ン領域の活性化をエキシマレーザ−を用いて行うことに
より、ゲート電極及び下地へのダメージを発生させずに
高速動作可能な薄膜ＭＯＳトランジスタを提供しようと
するものである。The present invention provides a thin-film MO3I-transistor in which a gate electrode is formed on a thin-film semiconductor layer via a gate oxide film using low-resistance Al or an Al alloy, and is self-aligned with the thin-film semiconductor layer. By activating the formed source/drain regions using an excimer laser, the present invention attempts to provide a thin film MOS transistor that can operate at high speed without causing damage to the gate electrode or the underlying layer.
また、本発明は、Ａｌ又はＡｌ合金からなるゲート電極
が埋め込まれた絶縁膜上にゲート酸化膜を介して形成さ
れる薄膜半導体層に選択的にソース・トレイン領域が形
成されたＩｆｆＷＭＯＳトランジスタにおいて、ユキシ
マレーザーを用いて前記ソース・ドレイン領域の活性化
を行うことにより、前記ソース・ドレイン領域の全域を
均一に加熱してダメージ或いは結晶欠陥を著しく改善し
、リーク電流の低減化を図るものである。The present invention also provides an IfWMOS transistor in which a source train region is selectively formed in a thin film semiconductor layer formed on an insulating film in which a gate electrode made of Al or an Al alloy is buried, with a gate oxide film interposed therebetween. By activating the source/drain regions using a Yuxima laser, the entire area of the source/drain regions is heated uniformly, damage or crystal defects are significantly improved, and leakage current is reduced. be.
一般にＭＯＳ）ランジスタにおいては、半導体層上にゲ
ート絶縁膜を介してゲート電極が形成される。そして、
このゲート電極をマスクとするイオン注入により半導体
層中にソース・ドレイン領域が形成される。この時、ソ
ース・ドレイン領域がダメージをうけるので、イオン注
入後、アニルを行ってソース・ドレイン領域の活性化が
行われている。そこで、ゲート電極にはこのような熱処
理工程で耐性を有することが要求される。このような理
由から、従来、ゲート電極にはポリシリコン層が広く使
用されている。Generally, in a MOS transistor, a gate electrode is formed on a semiconductor layer with a gate insulating film interposed therebetween. and,
Source/drain regions are formed in the semiconductor layer by ion implantation using the gate electrode as a mask. At this time, the source/drain regions are damaged, so after ion implantation, annealing is performed to activate the source/drain regions. Therefore, the gate electrode is required to have resistance to such a heat treatment process. For these reasons, polysilicon layers have conventionally been widely used for gate electrodes.
ところが、このようにゲート電極がポリシリコン層とさ
れるＭＯＳ ）ランジスタでは、ポリシリコン層の電気
抵抗が１００μΩ・ｃｍ程度と高いため、特に液晶パネ
ルやサーマルヘッド等の大型の駆動用マトリクス、ｖｉ
いはメモリ素子等を有する半導体装置に適用された場合
にゲート配線遅延が顕著となり、高速で駆動させること
が困難であるという問題が生じる。However, in such a MOS transistor whose gate electrode is made of a polysilicon layer, the electrical resistance of the polysilicon layer is as high as about 100 μΩ・cm, so it is particularly suitable for large driving matrices such as liquid crystal panels and thermal heads, and vi
Alternatively, when applied to a semiconductor device having a memory element or the like, gate wiring delay becomes noticeable, causing a problem that it is difficult to drive at high speed.
そこで、ゲート電極の材料として、アルミニウム等を用
いた技術が知られている（例えば、特開昭５５−１０２
２７１号公報や特開昭５８−２０７３号公報等参照。）
。Therefore, techniques using aluminum or the like as a material for the gate electrode are known (for example, Japanese Patent Laid-Open No. 55-102
See Publication No. 271, Japanese Unexamined Patent Publication No. 58-2073, etc. )
.
一方、メモリ素子の高集積化に伴い、ＭＯＳ）ランジス
タにおけるリーク電流の低減化が一層重要な課題となっ
ている。−船釣なＭＯＳ）ランジスタの構造では、リー
ク電流発生の原因として、（ｉ）電橋配線形成工程等に
おいて、熱膨張率の差等によって基板にストレスがかか
り結晶欠陥が生じること、（ｉｉ）ソース・ドレイン領
域を形成するためのイオン注入で生したダメージ層が熱
処理を行っても回復せずに残存すること等が考えられる
。（１）に関しては、例えばＬＤＤ （ライトリイ・ド
ープド・ドレイン）構造トランジスタにおいて、高濃度
のソース・ドレイン領域を形成するためにゲート電極の
側壁部に形成されたサイドウオールの端部から基板の深
部に向かって結晶欠陥が生していることが実際に確認さ
れている。また、（１１）は、従来よりイオン注入後の
熱処理として広く行われている赤外線アニールが充分な
結晶欠陥の回復効果を持たないことに起因している。On the other hand, as memory elements become more highly integrated, reducing leakage current in MOS transistors has become an even more important issue. - In the structure of MOS transistors, the causes of leakage current are (i) stress on the substrate due to differences in coefficient of thermal expansion during the bridge wiring formation process, etc., which causes crystal defects; (ii) It is conceivable that a damaged layer created by ion implantation to form source/drain regions remains without being recovered even after heat treatment. Regarding (1), for example, in LDD (Lightly Doped Drain) structure transistors, deep part of the substrate is formed from the end of the sidewall formed on the sidewall of the gate electrode to form the highly doped source/drain region. It has actually been confirmed that crystal defects occur in the direction of the crystal. In addition, (11) is caused by the fact that infrared annealing, which has been conventionally widely performed as a heat treatment after ion implantation, does not have a sufficient effect of recovering crystal defects.
回復効果の点からすれば、赤外線アニールよりもファー
ネスアニールの方が優れているが、ファーネスアニール
では、不純物が拡散されて接合深さが増大するという欠
点があり、近年の高速化・高集積化の要求に対応できな
い。Furnace annealing is superior to infrared annealing in terms of recovery effect, but furnace annealing has the disadvantage that impurities are diffused and the junction depth increases. unable to meet the demands of
これに対し、上述の特開昭５５−１０２２７１号公報や
特開昭５８−２０７３号公報では、パルスレーザ−光照
射により超高温、超短時間処理が行われている。On the other hand, in the above-mentioned JP-A-55-102271 and JP-A-58-2073, ultra-high temperature and ultra-short time processing is performed by pulsed laser light irradiation.
〔発明が解決しようとする課題］
ところが、特開昭５５−１０２２７１号公報のように、
Ａｌ又はＡｌ合金からなるゲート電極をマスクとしてイ
オン注入を行ってバルク型の半導体基板の表層部にソー
ス・ドレイン領域が形成される構造では、ゲート電極が
溶融しない程度の工名ルギーでは０．１〜０．２μｍの
接合深さを有するソース・ドレイン領域を充分に活性化
させることは不可能である。また、熱が基板側に発散し
やすい構造であるため、ソース・ドレイン領域を活性化
させるために必要なエネルギーを与えると、ゲート電極
が熔融してしまう。[Problem to be solved by the invention] However, as in Japanese Patent Application Laid-open No. 102271/1983,
In a structure in which source/drain regions are formed in the surface layer of a bulk semiconductor substrate by performing ion implantation using a gate electrode made of Al or an Al alloy as a mask, the engineering name Lugie is 0.1 to the extent that the gate electrode does not melt. It is impossible to fully activate source/drain regions with a junction depth of ~0.2 μm. Furthermore, since the structure is such that heat is easily dissipated toward the substrate, the gate electrode will melt if the energy necessary to activate the source/drain region is applied.
また、特開昭５８−２０７３号公報では、Ｓｉ薄膜上に
Ａｌ又はＡｌ合金からなるゲート電極を形成した薄膜ト
ランジスタにおいて、波長が１．０６μｍであるパルス
レーザ−（ＹＡＣレーザー）を用いてソース・ドレイン
領域の活性化が行われているが、Ｓｉｌ膜に対するレー
ザー光の吸収効率が悪く、ゲート電極が溶融しない条件
を見出すのが困難である。Furthermore, in Japanese Patent Application Laid-Open No. 58-2073, in a thin film transistor in which a gate electrode made of Al or Al alloy is formed on a Si thin film, a pulsed laser (YAC laser) with a wavelength of 1.06 μm is used to Although activation of the region is being performed, the absorption efficiency of laser light into the Sil film is poor, and it is difficult to find conditions under which the gate electrode does not melt.
そこで、本発明は、上述の従来の実情に鑑みて提案され
るものであって、ＭＯＳトランジスタの低抵抗化が図ら
れ、高速動作が実現されるものであり、更に、ソース・
ドレイン領域のダメージや結晶欠陥が著しく改善され、
リーク電流の低減化が図られるものである。Therefore, the present invention is proposed in view of the above-mentioned conventional situation, and is intended to reduce the resistance of a MOS transistor and realize high-speed operation.
Damage and crystal defects in the drain region are significantly improved,
This is intended to reduce leakage current.
本発明の半導体装置の製造方法は上述の目的を達成する
ために提案されたものである。A method for manufacturing a semiconductor device according to the present invention has been proposed to achieve the above-mentioned object.
本発明の第１の発明に係る半導体装置の製造方法は、薄
膜半導体層上にゲート酸化膜を介してＡｆ又はＡｌ合金
からなるゲート電極を形成する工程と、前記ゲート電極
をマスクとするイオン注入により前記薄膜半導体層にソ
ース・ドレイン領域を形成する工程と、エキシマレーザ
−照射により前記ソース・ドレイン領域の活性化を行う
工程を有することを特徴とする。A method for manufacturing a semiconductor device according to a first aspect of the present invention includes a step of forming a gate electrode made of Af or Al alloy on a thin film semiconductor layer via a gate oxide film, and ion implantation using the gate electrode as a mask. The method is characterized by comprising the steps of: forming source/drain regions in the thin film semiconductor layer; and activating the source/drain regions by excimer laser irradiation.
更に、本発明の第２の発明に係る半導体装置の製造方法
は、少なくとも表面が絶縁物からなる基板上にＡｌ又は
Ａｌ合金からなるゲート電極を形成する工程と、前記ゲ
ート電極を絶縁層で平坦に埋め込む工程と、全面にゲー
ト酸化膜を介して薄膜半導体層を形成する工程と、前記
薄膜半導体層に選択的にイオン注入を行ってソース・ト
レイン領域を形成する工程と、エキシマレーザ−照射に
より前記ソース・ドレイン領域の活性化を行う工程を有
することを特徴とする。Furthermore, a method for manufacturing a semiconductor device according to a second aspect of the present invention includes a step of forming a gate electrode made of Al or an Al alloy on a substrate at least a surface of which is made of an insulating material, and flattening the gate electrode with an insulating layer. a step of forming a thin film semiconductor layer on the entire surface via a gate oxide film, a step of selectively implanting ions into the thin film semiconductor layer to form a source train region, and a step of forming a source train region by excimer laser irradiation. The method is characterized by comprising a step of activating the source/drain regions.
なお、エキシマレーザ−のガスとしては、ＡｒＦやＸｅ
Ｃ１等の不活性ガスのハロゲン化物が使用可能である。Note that the excimer laser gas may be ArF or Xe.
Halides of inert gases such as C1 can be used.
本発明において、ゲート電極はＡｆ又はＡｌ合金により
形成される。Ａｆ又はＡｌ合金は低電気抵抗（２，７μ
Ω・ｃｍ程度）であるため、ゲート配線遅延が抑えられ
、ＭＯＳトランジスタの高速動作が可能とされる。In the present invention, the gate electrode is formed of Af or Al alloy. Af or Al alloys have low electrical resistance (2.7μ
(about Ω·cm), gate wiring delay is suppressed and high-speed operation of the MOS transistor is enabled.
本発明の第１の発明では、このゲート電極は薄膜半導体
層上にゲート酸化膜を介して形成される。In the first aspect of the present invention, this gate electrode is formed on the thin film semiconductor layer with a gate oxide film interposed therebetween.
上記薄膜半導体層には、上記ゲートを掘をマスクとする
イオン注入により、ソース・ドレイン領域が自己整合的
に形成され、更に、エキシマレーザ−（波長１９０〜３
５０ ｎｍ）照射により活性化アニールが行われる。ソ
ース・ドレイン領域ではそれ以外の領域よりレーザー光
の吸収係数が大きいことを利用して、ソース・ドレイン
領域のみが選択的に活性化される。また、ソース・ドレ
イン領域は蓄熱効果の高い薄膜半導体層中に形成される
ので、低エネルギーの活性化アニールでも充分にダメー
ジを回復させることが可能である。更に、上記の活性化
アニールに採用されるエキシマレーザ−光は、Ａｌ又は
Ａｌ合金により反射されるため、ゲート電極を溶融させ
る虞れがない。A source/drain region is formed in the thin film semiconductor layer in a self-aligned manner by ion implantation using the gate as a mask, and an excimer laser (wavelength 190-300 nm) is formed in the thin film semiconductor layer.
Activation annealing is performed by irradiation (50 nm). Utilizing the fact that the source/drain regions have a larger absorption coefficient of laser light than other regions, only the source/drain regions are selectively activated. Furthermore, since the source/drain regions are formed in a thin film semiconductor layer with a high heat storage effect, damage can be sufficiently recovered even with low energy activation annealing. Furthermore, since the excimer laser light employed in the above activation annealing is reflected by Al or Al alloy, there is no risk of melting the gate electrode.
一方、本発明の第２の発明では、上述のようにソース・
トレイン領域がゲート電極をマスクとして自己整合的に
形成されるのではなく、ゲート電極が埋め込まれた絶縁
層の上部の薄膜半導体層に形成される。この場合、活性
化アニールに際しては、薄膜半導体層全体にエキシマレ
ーザ−が照射されるので、ゲート電極による陰が発生せ
ず、理想的にダメージが回復される。On the other hand, in the second aspect of the present invention, as described above, the source
The train region is not formed in a self-aligned manner using the gate electrode as a mask, but is formed in the thin film semiconductor layer above the insulating layer in which the gate electrode is embedded. In this case, during activation annealing, the entire thin film semiconductor layer is irradiated with the excimer laser, so that no shadow is caused by the gate electrode, and damage is ideally recovered.
〔実施例］ 本発明の好適な実施例を図面を参照しながら説明する。〔Example] Preferred embodiments of the present invention will be described with reference to the drawings.
第１の実施例
本実施例は、本発明の第１の発明を適用し、Ａｌ又はＡ
ｆｆ合金からなるゲート電極を有する薄膜ｎＭＯＳトラ
ンジスタを製造した例である。First Example This example applies the first invention of the present invention and
This is an example of manufacturing a thin film nMOS transistor having a gate electrode made of an ff alloy.
先ず、第１図（ａ）に示すように、石英等からなる基板
ｌ上に薄膜のシリコンｌ１ｉ２が形成される。First, as shown in FIG. 1(a), a thin film of silicon l1i2 is formed on a substrate l made of quartz or the like.
このシリコン層２の膜厚は５００λ程度である。The thickness of this silicon layer 2 is approximately 500λ.
このシリコン層２の上に熱酸化を行ってゲート酸化膜３
が成長される。このゲート酸化膜の膜厚は２００人程度
である。A gate oxide film 3 is formed by thermally oxidizing the silicon layer 2.
is grown. The thickness of this gate oxide film is approximately 200 mm.
ゲート酸化膜３上に／ｌ又はＡｌ合金からなるゲート電
極層４を全面に被着形成する。その後、このゲート電極
層４上にレジスト膜を塗布し、ゲート電極４ａを形成す
るためのマスクパターンを用いてレジスト膜を露光、現
像する。このレジスト膜をマスクとしてゲート電極層４
及びゲート酸化膜３をエツチングする。その結果、第１
図（ｂ）に示すように、ゲート電極４ａが形成される。A gate electrode layer 4 made of /l or Al alloy is deposited on the entire surface of the gate oxide film 3. Thereafter, a resist film is applied on this gate electrode layer 4, and the resist film is exposed and developed using a mask pattern for forming the gate electrode 4a. Using this resist film as a mask, the gate electrode layer 4
and etching the gate oxide film 3. As a result, the first
As shown in Figure (b), a gate electrode 4a is formed.
ＡＮの電気抵抗値は２．７μΩ・ｃｍ程度と低いため、
ゲート配線遅延が抑えられ、ｎＭＯｓトランジスタの高
速動作が可能とされる。Since the electrical resistance value of AN is as low as 2.7μΩ・cm,
Gate wiring delay is suppressed, and high-speed operation of the nMOS transistor is enabled.
レジスト膜をアッシング除去した後、第１図（ｃ）に示
すように、ゲート電極４ａをマスクとして用いて例えば
Ａｓ’等のイオン注入を行い、シリコン層２中にソース
・ドレイン領域５が自己整合的に形成される。この時の
ドープ量は５ＸｌＯ”／ｃｍ”程度とされることが好ま
しい、ゲート電極４ａの下部のシリコン層２にはＭＯＳ
）ランジスタのチャネルが形成される。After removing the resist film by ashing, as shown in FIG. 1(c), ions such as As' are implanted using the gate electrode 4a as a mask, so that the source/drain regions 5 are self-aligned in the silicon layer 2. is formed. The doping amount at this time is preferably about 5XlO''/cm''.
) A transistor channel is formed.
そして、エキシマレーザ照射によりアニール処理を行い
、ソース・ドレイン領域５を選択的に活性化する。この
時、ソース・ドレイン領域５は蓄熱効果の高い薄膜のシ
リコン層２中に形成されるので、数１０〜５０ナノ秒幅
のレーザーパルス１個分の低エネルギー（約０．２ ｍ
Ｊ ／ｃｍ” ）でも充分に活性化することが可能で
ある。また、Ａｌ又はＡｌ合金はエキシマレーザ−を反
射するため、ゲート電極４ａが溶融する虞れがない。従
って、ゲート電極４ａの劣化が防止され、シリコン層２
のダメージが良好に回復される。更に、本実施例のよう
な薄膜ｎＭＯ３）ランジスクが層間絶縁膜を介して下地
トランジスタの上に三次元的に配置されている場合にも
、ソース・ドレイン領域５の活性化アニールが、下地ト
ランジスタに悪影響を与えることはない。Then, annealing treatment is performed by excimer laser irradiation to selectively activate the source/drain regions 5. At this time, the source/drain region 5 is formed in the thin silicon layer 2 with a high heat storage effect, so it has a low energy equivalent to one laser pulse with a width of several tens to 50 nanoseconds (approximately 0.2 m
J/cm"). Also, since Al or Al alloy reflects excimer laser, there is no risk of melting of the gate electrode 4a. Therefore, deterioration of the gate electrode 4a can be prevented. is prevented, and the silicon layer 2
damage is well recovered. Furthermore, even in the case where a thin film nMO3) transistor as in this embodiment is three-dimensionally arranged on an underlying transistor via an interlayer insulating film, the activation annealing of the source/drain region 5 does not affect the underlying transistor. There will be no negative impact.
第２の実施例
本実施例は、本発明の第２の発明を適用し、Ａｆ又はＡ
ｌ合金からなるゲート電極の上層のシリコン層にソース
・ドレイン領域が形成される薄膜ｎＭＯＳトランジスタ
を製造した例である。Second Embodiment This embodiment applies the second invention of the present invention and
This is an example of manufacturing a thin film nMOS transistor in which source and drain regions are formed in a silicon layer above a gate electrode made of l alloy.
先ず、第２図（ａ）に示すように、シリコン基板１１上
に膜厚の厚いシリコン酸化膜１２を形成する。このシリ
コン酸化膜１２の膜厚は１０００Å以上とされる。First, as shown in FIG. 2(a), a thick silicon oxide film 12 is formed on a silicon substrate 11. The thickness of this silicon oxide film 12 is set to be 1000 Å or more.
このシリコン酸化膜１２上の全面にＡｌ又はＡｌ合金か
らなる金属層を形成した後、パターニングを行って、第
２図（ｂ）に示すように、ゲート電極１３が形成される
。なお、本実施例の場合は、第１の実施例と異なりゲー
ト電極１３を必ずしも八！又はＡｌ合金により形成する
必要はなく、ポリシリコン層等で形成してもよい。After forming a metal layer made of Al or an Al alloy on the entire surface of the silicon oxide film 12, patterning is performed to form a gate electrode 13 as shown in FIG. 2(b). Note that, in the case of this embodiment, unlike the first embodiment, the gate electrode 13 is not necessarily limited to 8! Alternatively, it does not need to be formed from an Al alloy, and may be formed from a polysilicon layer or the like.
続いて、第２図（ｃ）に示すように、ゲート電極１３を
覆って全面にシリコン酸化１１ＷＩ４が形成される。こ
の時、シリコン酸化膜１２上のシリコン酸化膜１４の膜
厚は少なくともゲート電極１３の膜厚以上とされること
が好ましい。次いで、シリコン酸化膜１４上にＳＯＧ
（スピン・オン・グラス）層１５を形成する。Subsequently, as shown in FIG. 2(c), silicon oxide 11WI4 is formed on the entire surface covering the gate electrode 13. At this time, it is preferable that the thickness of the silicon oxide film 14 on the silicon oxide film 12 be at least the thickness of the gate electrode 13 or more. Next, SOG is deposited on the silicon oxide film 14.
(Spin-on-glass) layer 15 is formed.
そして、第２図（ｄ）に示すように、シリコン酸化膜１
４とＳＯＧ層１５のエッチレートが等しくされる条件に
より全面エッチバンクを行って平坦化を行う。このエツ
チングは、シリコン酸化膜１４が十分に厚く形成されて
いれば、ゲート電極１３が最初に露出した時点をもって
終点とすることができる。このエツチングにより、ゲー
ト電極１３がシリコン酸化膜１４で平坦に埋め込まれる
。Then, as shown in FIG. 2(d), the silicon oxide film 1
Planarization is performed by performing an etch bank on the entire surface under the condition that the etching rates of SOG layer 4 and SOG layer 15 are equal. If the silicon oxide film 14 is formed to be sufficiently thick, this etching can be completed at the time when the gate electrode 13 is first exposed. As a result of this etching, the gate electrode 13 is evenly buried with the silicon oxide film 14.
このように平坦化された全面には、第２図（ｅ）に示す
ように、ＣＶＤ等によってゲート酸化膜１６が形成され
る。ゲート酸化膜１６の膜厚は１００〜２００人程度で
ある。このゲート酸化Ｈ’Ｊ Ｉ ６上に薄膜のシリコ
ン層１７が形成される。このシリコン層１７の膜厚は５
００人程度である。As shown in FIG. 2(e), a gate oxide film 16 is formed on the entire surface thus planarized by CVD or the like. The thickness of the gate oxide film 16 is about 100 to 200 layers. A thin silicon layer 17 is formed on this gate oxide H'J I 6. The thickness of this silicon layer 17 is 5
Approximately 00 people.
続いて、第２図（ｆ）に示すように、ゲート電極１３の
上部のソリコン１ｉｌＴ上にレジスト膜１８が形成され
る。このレジスト膜１８をマスクとして例えばＡｓ等の
イオン注入を行って、シリコン層１７中にソース・ドレ
イン領域１９を選択的に形成する。Subsequently, as shown in FIG. 2(f), a resist film 18 is formed on the silicon 1ilT above the gate electrode 13. Using this resist film 18 as a mask, ions such as As are implanted to selectively form source/drain regions 19 in the silicon layer 17.
そして、第２図（ｇ）に示すように、このレジスト膜＋
８をアンシング除去した後、エキシマレーザ照射を用い
てアニール処理を行ってソース・ドレイン領域１９を選
択的に活性化する。ここで、ソース・ドレイン領域１９
は蓄熱効果の高い薄膜のシリコン層１７中に形成される
ので、低エネルギーでも充分に活性化することが可能で
ある。更に、マスクの陰となる部分が存在しないため、
レザー光がシリコン層１７全体に均一に照射されて、局
部的な熱膨張率の差によるクラックの発生が防止され、
ダメージが良好に回復される。従って、リーク電流が低
減される。Then, as shown in FIG. 2(g), this resist film +
After annealing and removing 8, an annealing process is performed using excimer laser irradiation to selectively activate the source/drain regions 19. Here, source/drain region 19
Since it is formed in the thin silicon layer 17 which has a high heat storage effect, it can be activated sufficiently even with low energy. Furthermore, since there is no shaded part of the mask,
The entire silicon layer 17 is uniformly irradiated with laser light, preventing cracks from occurring due to local differences in thermal expansion coefficients,
Damage is well recovered. Therefore, leakage current is reduced.
最後に、第２図（ｈ）に示すように、ソース・ドレイン
領域１９上で開口部２１を存する眉間絶縁ｎり２０が基
体上に形成される。この層間絶縁膜２０には、例えばＰ
ＳＧ層等が使用可能である。次いで、開口部２１内を含
む全面にアルミニウム等の導電材料層を形成する。そし
て、少なくとも上記開口部２１を覆ってソース・ドレイ
ン電極２２を形成する。Finally, as shown in FIG. 2(h), a glabellar insulation groove 20 having an opening 21 above the source/drain region 19 is formed on the substrate. This interlayer insulating film 20 includes, for example, P.
SG layer etc. can be used. Next, a layer of a conductive material such as aluminum is formed over the entire surface including the inside of the opening 21. Then, source/drain electrodes 22 are formed to cover at least the opening 21 .
第３の実施例
本実施例は上述の第２の実施例と同様にしてソース・ド
レイン領域を形成した後、更に上部ゲート電極が形成さ
れる。所謂ツインゲート構造を有する半導体装置の製造
方法の一例である。なお、このツインゲート構造につい
ては、例えば「１１本応用物理学会 エクステンデッド
・アブストラクッ・オブ・ザ・ナインティーンス・コン
ファレンス・オン・ソリッド・ステート・デバイシズ・
アンド・マテリアルズ５ トウキヨウ （［１ｘｔｅｎ
ｄｅｄＡｂｓＬｒａｃｔｓ ｏｒ ｔｈｅ １９ｔｈ
Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄＳＬａｔｅ
Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ
、 Ｔｏｋｙｏ）」 、 １ ９８７年、５
９〜６２頁 にその記載をみることができる。Third Embodiment In this embodiment, after the source/drain regions are formed in the same manner as in the second embodiment described above, an upper gate electrode is further formed. This is an example of a method for manufacturing a semiconductor device having a so-called twin gate structure. Regarding this twin gate structure, for example, ``11 Japan Society of Applied Physics Extended Abstracts of the Nineteenth Conference on Solid State Devices''
And Materials 5 Tokyo ([1xten
dedAbsLacts or the 19th
Conference on 5solidSLate
Devices and Materials
, Tokyo), 1987, 5
The description can be found on pages 9-62.
本実施例を第３図（ａ）乃至第３図（ｃ）を参照しなが
ら説明する。なお、前述の第２図（ａ）乃至第２図（ｇ
） ＆共通の部分については、同一の番号を付した。This embodiment will be described with reference to FIGS. 3(a) to 3(c). In addition, the above-mentioned figures 2(a) to 2(g)
) & common parts are given the same number.
先ず、第３図（ａ）に示すように、前述の工程に従って
、シリコン基板１１上のシリコン酸化膜１２上において
下部ゲート電極１３ａをシリコン酸化膜１４で平坦に埋
め込み、全面にゲート酸化膜１６を介して薄膜のシリコ
ン層１７を形成し、選ＪＪＶ 的にイオン注入を行って
ソース・ドレインＨ域１９を形成した後、エキシマレー
ザ−照射による活性化アニールを行う。なお、上述の下
部ゲート電極１３ ａとは、第２の実施例におけるゲー
ト電極１３に相当するものであり、ポリシリコン層等で
形成されても良いものである。但し、後述のように、１
組のソース・ドレイン領域１９で上下２個のＭＯＳ）ラ
ンジスタを駆動させたい場合には、同時に下層ソース・
ドレイン電極〔第４図の（４０）参照。〕を形成する必
要から、やはりＡｌ又はＡｌ合金で形成されることが必
要である。First, as shown in FIG. 3(a), the lower gate electrode 13a is flattened on the silicon oxide film 12 on the silicon substrate 11 with the silicon oxide film 14, and the gate oxide film 16 is formed on the entire surface, as shown in FIG. 3(a). A thin silicon layer 17 is formed therebetween, and after selective ion implantation is performed to form a source/drain H region 19, activation annealing is performed by excimer laser irradiation. Note that the above-mentioned lower gate electrode 13a corresponds to the gate electrode 13 in the second embodiment, and may be formed of a polysilicon layer or the like. However, as described below, 1
When it is desired to drive two upper and lower MOS transistors in a pair of source/drain regions 19, the lower source/drain regions 19 are simultaneously driven.
Drain electrode [see (40) in Figure 4. ], it is also necessary to form it from Al or an Al alloy.
続いて、全面ゲート酸化膜３０及びＡＮ又はＡｌ合金か
らなる金属層を形成する。そして、この金属層をバター
ニングして、ソース・ドレイン領域１９に挟まれたシリ
コン層１７の上部に上部ゲート電極３１が形成される。Subsequently, a full-surface gate oxide film 30 and a metal layer made of AN or Al alloy are formed. Then, this metal layer is patterned to form an upper gate electrode 31 on the silicon layer 17 sandwiched between the source/drain regions 19.
この上部ゲート電極３１の表面にシリコン酸化膜３２を
形成した後、エッチバンクを行って上部ゲート電極３１
上のシリコン酸化膜３２とソース・ドレイン領域１９の
表面のゲート酸化膜３０を除去し、上部ゲート電極３１
の側壁部のみにシリコン酸化膜３２を残す。After forming a silicon oxide film 32 on the surface of the upper gate electrode 31, an etch bank is performed to form the upper gate electrode 31.
The upper silicon oxide film 32 and the gate oxide film 30 on the surface of the source/drain region 19 are removed, and the upper gate electrode 31 is removed.
The silicon oxide film 32 is left only on the side wall portions.
そして、第３図（ｂ）に示すように、上部ゲート電極３
１を含む全面にスバンク等によりチタン層が成膜される
。このチタン層の膜厚は例えば４００人程置きされる。Then, as shown in FIG. 3(b), the upper gate electrode 3
A titanium layer is formed on the entire surface including 1 by sbanking or the like. The thickness of this titanium layer is, for example, about 400.
そして、熱処理を施してチタン層を自己整合的にシリサ
イド化させる。このような熱処理後、未反応チタン層を
選択的にエンチング除去する。その結果、Ｔ ｉ Ｓ
ｉ を層３３がソース・ドレイン領域１９上及び上部ゲ
ート電極３１−Ｌのみに残される。Then, heat treatment is performed to silicide the titanium layer in a self-aligned manner. After such heat treatment, the unreacted titanium layer is selectively etched away. As a result, T i S
The i layer 33 is left only on the source/drain region 19 and the upper gate electrode 31-L.
そして、第３図（ｃ）に示すように、ソース・ドレイン
領域１９上及び上部ゲート電極３１上に開口部３４．３
５を有する層ｒＩ：Ｉ絶縁改３６が形成される、この眉
間絶縁膜３６には、例えばＰ２Ｏ層等が使用可能である
０次いで、開口部３４．３５内を含む全面にアルミニウ
ム等の導電材料層を形成する。そして、パターニングに
より少なくとも開口部３４．３５を覆ってソース・ドレ
イン電極３７及びゲート取り出し電極３日をそれぞれ形
成する。これらのソース・ドレイン電極３７．ゲート取
り出し電極３８がＴｉ５ｉｚＪｉ３３上に形成されるこ
とにより、良好なコンタクト特性が得られる。Then, as shown in FIG. 3(c), an opening 34.3 is formed above the source/drain region 19 and the upper gate electrode 31.
A layer rI:I insulation layer 36 having a thickness of 5 is formed, for example, a P2O layer or the like can be used for this glabellar insulating film 36. form a layer. Then, by patterning, source/drain electrodes 37 and gate lead-out electrodes are formed covering at least the openings 34 and 35, respectively. These source/drain electrodes 37. By forming the gate lead-out electrode 38 on the Ti5izJi 33, good contact characteristics can be obtained.
上述の構造では、ソース・ドレイン領域１９が蓄熱効果
の高い薄膜のシリコン層１７中に形成されるので、低エ
ネルギーでも充分に活性化することが可能である。また
、レーザー光がマスクを使用することなくシリコン層１
７及びソース・ドレイン領域１９全体に照射されるので
、ダメージが良好に回復される。従って、リーク電流が
低減される。更に、下部ゲート電極１３ａの上部にソー
ス・ドレイン領域１９が配設されるので、エキシマレー
ザ−照射を行っても下部ゲート電極１３ａが劣化する虞
れがない。In the above structure, the source/drain regions 19 are formed in the thin silicon layer 17 which has a high heat storage effect, so that they can be activated sufficiently even with low energy. In addition, the laser beam can be applied to the silicon layer 1 without using a mask.
7 and the entire source/drain region 19 is irradiated, so that damage can be well recovered. Therefore, leakage current is reduced. Further, since the source/drain region 19 is provided above the lower gate electrode 13a, there is no risk of the lower gate electrode 13a being deteriorated even if excimer laser irradiation is performed.
このような構造を有するツインゲート型ＭＯＳトランジ
スタにおいては、下部ゲート電極１３ａと上部ゲート電
極３１とが電気的に共通とされることにより、これら２
つのゲート酸化膜１３ａ、３１による１個のトランジス
タの駆動が行われることになる。In a twin-gate MOS transistor having such a structure, the lower gate electrode 13a and the upper gate electrode 31 are electrically common, so that these two
One transistor is driven by two gate oxide films 13a and 31.
或いは、第４図に示すように、ソース・ドレイン領域１
９の下部のシリコン酸化膜１４に下層ソース・ドレイン
電極４０が埋め込まれた構造とすることも可能である。Alternatively, as shown in FIG. 4, the source/drain region 1
It is also possible to adopt a structure in which the lower source/drain electrode 40 is buried in the silicon oxide film 14 below the electrode 9.
このような構造では、１組のソース・ドレイン領域に対
して２個のＭＯＳ）ランジスタが形成されることになる
ので、半導体装置の高集積化において非常に有効である
。なお、この場合の下層ソース・トレイン電極４０は、
下部ゲート電極１３ａの形成工程において、ＡＮ又はＡ
ｌ合金からなる金属層をバターニングするためのマスク
を変更することで該下部ゲート電極１３ａと同時に形成
することも可能である。In such a structure, two MOS transistors are formed for one set of source/drain regions, which is very effective in increasing the degree of integration of semiconductor devices. Note that the lower source/train electrode 40 in this case is
In the step of forming the lower gate electrode 13a, AN or A
By changing the mask for patterning the metal layer made of l alloy, it is also possible to form it simultaneously with the lower gate electrode 13a.
以上のように、本発明の第１の発明では、Ａｌ又はＡｌ
合金からなるゲート電極を有するｇｉ膜半導体装置にお
いて、ゲート電極の低抵抗化を図ることにより、ゲート
配線遅延が抑えられ、高速動作が実現される。また、本
発明では、ソース・ドレイン領域の活性化アニールがエ
キシマレーザ−照射によって行われるが、Ａｌ又はＡｌ
合金がエキシマレーザ−を反射するため、ゲート電極は
熔融せず、ダメージを選択的に回復することが可能であ
る。As described above, in the first aspect of the present invention, Al or Al
In a GI film semiconductor device having a gate electrode made of an alloy, by reducing the resistance of the gate electrode, gate wiring delay can be suppressed and high-speed operation can be realized. Further, in the present invention, activation annealing of the source/drain regions is performed by excimer laser irradiation, but Al or Al
Since the alloy reflects the excimer laser, the gate electrode does not melt and damage can be selectively recovered.
また、本発明の第２の発明では、ゲーＩｔ極をソース・
ドレイン領域が形成される薄膜半導体層の下層に設ける
ことにより、エキシマレーザ−を薄膜半導体層全体に均
一に照射できるので、理想的にダメージが回復され、リ
ーク電流が低減される。さらに、上記薄膜半導体層の上
部に別のデー１１極等を設けることによって、素子の集
積度を増大させることも可能である。Further, in the second aspect of the present invention, the gate It pole is connected to the source
By providing the drain region under the thin film semiconductor layer in which the drain region is formed, the entire thin film semiconductor layer can be uniformly irradiated with the excimer laser, thereby ideally recovering damage and reducing leakage current. Furthermore, it is also possible to increase the degree of integration of the device by providing another electrode 11 on the top of the thin film semiconductor layer.
第１図（ａ）乃至第１図（ｃ）は本発明の第１の発明を
適用したｎＭＯｓトランジスタの製造方法の一例をその
工程順に従って説明するための概略断面図である。第２
図（ａ）乃至第２図（ｈ）は本発明の第２の発明を適用
したツインゲート型ＭＯ３）ランジスタの製造方法の一
例をその工程順に従って説明するための概略断面図であ
り、第３図（ａ）乃至第３図（ｃ）はさらに他の例の工
程順の概略断面図である。第４図は本発明を適用して製
造されるツインゲート型ＭＯＳトランジスタの他の構造
例を示す概略断面図である。
ｌ・・・基板
２．１７・ ・ ・シリコン層
３．１６．３０・・・ゲート酸化膜
４ａ １３・・・ゲート電極
１３ａ・・・下部ゲート電極
３１・・・上部ゲート？ｉｔ掻
５．１９・・・ソース・ドレイン領域
１１・・・シリコン基板
＋２．１４．３２・・・シリコン酸化膜２０．３６・・
・層間絶縁膜
２２．３７・・・ソース・ドレイン電極４０・・・下層
ソース・ドレイン電極
３３・・・Ｔｉ５ｉｚ層
３Ｂ・・・ゲート取り出し電極FIGS. 1(a) to 1(c) are schematic cross-sectional views for explaining an example of a method for manufacturing an nMOS transistor to which the first invention of the present invention is applied according to the process order. Second
Figures (a) to 2 (h) are schematic cross-sectional views for explaining an example of a method for manufacturing a twin-gate MO3) transistor to which the second invention of the present invention is applied, according to the process order. FIGS. 3(a) to 3(c) are schematic cross-sectional views of the process order of still another example. FIG. 4 is a schematic cross-sectional view showing another structural example of a twin-gate MOS transistor manufactured by applying the present invention. l... Substrate 2.17... Silicon layer 3.16.30... Gate oxide film 4a 13... Gate electrode 13a... Lower gate electrode 31... Upper gate? It scratch 5.19...Source/drain region 11...Silicon substrate +2.14.32...Silicon oxide film 20.36...
・Interlayer insulating film 22.37...Source/drain electrode 40...Lower source/drain electrode 33...Ti5iz layer 3B...Gate extraction electrode
Claims (2)
Ａｌ合金からなるゲート電極を形成する工程と、 前記ゲート電極をマスクとするイオン注入により前記薄
膜半導体層にソース・ドレイン領域を形成する工程と、 エキシマレーザー照射により前記ソース・ドレイン領域
の活性化を行う工程を有することを特徴とする半導体装
置の製造方法。(1) Forming a gate electrode made of Al or Al alloy on the thin film semiconductor layer via a gate oxide film, and forming source/drain regions in the thin film semiconductor layer by ion implantation using the gate electrode as a mask. A method for manufacturing a semiconductor device, comprising: a step of activating the source/drain region by excimer laser irradiation.
はＡｌ合金からなるゲート電極を形成する工程と、 前記ゲート電極を絶縁層で平坦に埋め込む工程と、 全面にゲート酸化膜を介して薄膜半導体層を形成する工
程と、 前記薄膜半導体層に選択的にイオン注入を行ってソース
・ドレイン領域を形成する工程と、エキシマレーザー照
射により前記ソース・ドレイン領域の活性化を行う工程
を有することを特徴とする半導体装置の製造方法。(2) A step of forming a gate electrode made of Al or an Al alloy on a substrate whose surface is at least made of an insulator, a step of embedding the gate electrode flatly with an insulating layer, and a step of forming a thin film semiconductor through a gate oxide film over the entire surface. a step of forming a layer, a step of selectively implanting ions into the thin film semiconductor layer to form a source/drain region, and a step of activating the source/drain region by excimer laser irradiation. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27077589A JPH03132041A (en) | 1989-10-18 | 1989-10-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27077589A JPH03132041A (en) | 1989-10-18 | 1989-10-18 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132041A true JPH03132041A (en) | 1991-06-05 |
Family
ID=17490825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27077589A Pending JPH03132041A (en) | 1989-10-18 | 1989-10-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132041A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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| JP2012256855A (en) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | Semiconductor element, memory circuit, integrated circuit, and driving method for integrated circuit |
-
1989
- 1989-10-18 JP JP27077589A patent/JPH03132041A/en active Pending
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