KR100749256B1 - Boosting circuit - Google Patents

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Abstract

본 발명은 넓은 전압범위 내에서 변동하는 전원전압(VDD)에 대하여 일정한 부스팅 전압(Vboost)을 출력하여 전원전압(VDD)의 넓은 영역에서 사용가능하면서 독출동작시 메모리 셀의 데이터를 안정적으로 센싱할 수 있도록 하는 부스팅 회로를 제공하기 위한 것으로, 이를 위해, 본 발명에서는 입력되는 제1 전압을 입력받아 미리 설정된 제2 전압과 비교하고, 그 비교 결과에 따라 제1 및 제2 신호 중 어느 하나의 신호를 인에이블시켜 출력하는 전압 검출부와, 부스팅 인에이블 신호에 따라 상기 제1 전압을 부스팅하여 출력하는 부스팅부와, 상기 제1 및 제2 신호에 따라 상기 부스팅부를 통해 부스팅된 제3 전압의 크기를 트리밍하는 트리밍부를 포함하는 부스팅 회로를 포함한다. The present invention outputs a constant boosting voltage Vboost to a power supply voltage VDD that fluctuates within a wide voltage range so that the data of the memory cell can be stably sensed during a read operation while being available in a wide range of the power supply voltage VDD. In order to provide a boosting circuit, the present invention receives an input first voltage and compares it with a preset second voltage, and according to the comparison result, one of the first and second signals. Enable and output a voltage detector, a booster to boost and output the first voltage according to a boosting enable signal, and a magnitude of a third voltage boosted through the booster according to the first and second signals. And a boosting circuit including a trimming unit to trim.

비휘발성 메모리 소자, 플래시 메모리 소자, EEPROM, EPROM, 부스트 회로 Nonvolatile Memory Devices, Flash Memory Devices, EEPROMs, EPROMs, Boost Circuits

Description

부스팅 회로{BOOSTING CIRCUIT}Boosting Circuit {BOOSTING CIRCUIT}

도 1은 일반적인 부스팅 회로를 도시한 회로도.1 is a circuit diagram showing a general boosting circuit.

도 2의 (a) 내지 (d)는 도 1에 도시된 부스팅 회로의 동작 파형도.2 (a) to 2 (d) are operation waveform diagrams of the boosting circuit shown in FIG. 1;

도 3은 본 발명의 바람직한 실시예에 따른 부스팅 회로의 블록도.3 is a block diagram of a boosting circuit according to a preferred embodiment of the present invention.

도 4는 도 3에 도시된 부스팅 회로의 회로도.4 is a circuit diagram of the boosting circuit shown in FIG.

도 5 및 도 6은 도 3에 도시된 부스팅 회로의 동작 파형도. 5 and 6 are operational waveform diagrams of the boosting circuit shown in FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 부스팅부10: boosting part

20 : 전원전압 검출부20: power supply voltage detector

30 : 트리밍부30: trimming part

31 : 제1 트리밍부31: first trimming unit

32 : 제2 트리밍부32: second trimming unit

본 발명은 부스팅 회로에 관한 것으로, 특히 독출동작시 비휘발성 메모리 소자의 메모리 셀의 워드라인으로 인가되는 워드라인 전압을 생성하는 부스팅 회로에 관한 것이다. The present invention relates to a boosting circuit, and more particularly, to a boosting circuit that generates a word line voltage applied to a word line of a memory cell of a nonvolatile memory device during a read operation.

반도체 메모리 소자는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지하는 비휘발성(nonvolatile)이면서 데이터의 입/출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분된다. ROM 제품으로는 ROM, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM)으로 분류할 수 있는데, 이러한 ROM 제품 중에서 전기적 방법으로 데이터를 프로그램(program) 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세에 있다. Semiconductor memory devices, such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory) devices, are volatile and fast data input / output that loses data over time. Input is largely classified into non-volatile (Read Only Memory) products that maintain their state and are slow in input / output of data. ROM products can be classified into ROM, PROM (Programmable ROM), EPROM (Erasable PROM), and EEPROM (Electrically EPROM). Among these ROM products, data can be programmed and erased by electric method. The demand for EEPROM is on the rise.

일반적으로, EEPROM이나 일괄 소거 기능을 갖는 플래시 EEPROM은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형(stack type) 게이트 구조를 갖는다. 플래시 메모리 셀은 노트북(notebook), PDAs, 셀룰러 폰(cellular phone) 등의 이동형 전자소자(portable electronics)와 컴퓨터 BIOS 및 프린터(printer) 등에 널리 사용된다. 회로적 관점에서 살펴보면, 플래시 메모리 셀은 n개의 셀 트랜지스터(transistor)들이 직렬로 연결되어 단위 스트링(string)을 이루고, 이러한 단위 스트링들이 비트라인(bit line)과 접지라인(ground line) 사이에 병렬로 연결되어 고집적화에 유리한 난드형(NAND type)과 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 고속 동작에 유리한 노아형으로 구분된다. In general, an EEPROM or a flash EEPROM having a batch erase function has a stack type gate structure in which a floating gate and a control gate are stacked. Flash memory cells are widely used in portable electronics such as notebooks, PDAs, cellular phones, computer BIOS, and printers. From a circuit point of view, a flash memory cell is a unit string in which n cell transistors are connected in series to form a unit string, and these unit strings are paralleled between a bit line and a ground line. NAND type and each cell transistor are connected in parallel between the bit line and the ground line in parallel to the NAND type, which is advantageous for high integration.

이하, 노아형 플래시 메모리 소자의 프로그램, 소거 및 독출동작을 설명하기로 한다. Hereinafter, programming, erasing, and reading operations of a quinoa flash memory device will be described.

프로그램 동작은 채널 열전자(Channel Hot Electron, CHE) 주입방식으로 프로그램 동작이 수행된다. 예컨대, 프로그램 동작은 드레인 영역에 대략 5V를 인가하고, 컨트롤 게이트에 대략 9V를 인가함으로써 수행된다. 드레인 영역에 인가된 드레인 전압에 의해 드레인 영역측의 채널 영역 부근에 열전자가 생성되고, 이렇게 생성된 열전자는 컨트롤 게이트에 인가된 게이트 전압에 의해 터널 산화막을 통해 플로팅 게이트로 주입된다. The program operation is performed by channel hot electron (CHE) injection. For example, the program operation is performed by applying approximately 5V to the drain region and approximately 9V to the control gate. Hot electrons are generated in the vicinity of the channel region on the drain region side by the drain voltage applied to the drain region, and the hot electrons thus generated are injected into the floating gate through the tunnel oxide film by the gate voltage applied to the control gate.

소거 동작은 F-N 터널링(Fouler Nordheim Tunneling) 방식으로 소거 동작이 수행된다. 예컨대, 소거 동작은 컨트롤 게이트에 음전압(negative voltage)(대략, -8V)을 인가되고, 기판 또는 소오스 영역에 양전압(positive voltage)(대략, 8V)을 인가함으로써 수행된다. 컨트롤 게이트에 인가된 게이트 전압과 기판에 인가된 벌크전압에 의해 플로팅 게이트 내에 주입된 전자는 터널 산화막을 통해 기판으로 방출된다. The erase operation is performed by F-N tunneling (Fouler Nordheim Tunneling) method. For example, the erase operation is performed by applying a negative voltage (approximately -8V) to the control gate and applying a positive voltage (approximately 8V) to the substrate or source region. Electrons injected into the floating gate by the gate voltage applied to the control gate and the bulk voltage applied to the substrate are emitted to the substrate through the tunnel oxide film.

독출 동작은 플래시 메모리 셀에 적절히 프로그램되었는지의 여부를 판단하기 위한 동작으로서, 소오스 영역과 드레인 영역 간의 흐르는 독출전류의 크기로 판단한다. 전형적으로, 독출 모드시에서 소오스 영역은 접지전압(0V)로 유지되고, 컨트롤 게이트는 대략 4V 내지 5V 전위로 유지되며, 드레인 영역은 대략 1V 내지 2V 사이의 전위로 유지한다. 선택 셀이 프로그램된 셀인 경우 거의 전류가 흐르지 않게 된다. The read operation is an operation for determining whether the flash memory cell is properly programmed, and is determined as the magnitude of the read current flowing between the source region and the drain region. Typically, in read mode the source region is maintained at ground voltage (0V), the control gate is maintained at approximately 4V to 5V potential, and the drain region is maintained at approximately 1V to 2V potential. When the selected cell is a programmed cell, almost no current flows.

한편, 전형적으로, 플래시 메모리 소자에서는 프로그램, 소거 및 독출 모드시 워드라인을 통해 메모리 셀의 컨트롤 게이트로 게이트 전압을 인가하고, 비트라인을 통해 드레인 영역으로 드레인 전압을 인가한다. 독출 모드시 게이트 전압은 전원전압(VDD)보다 높은 전압을 요구한다. 이에 따라, 전원전압을 승압하기 위한 부스팅 회로가 사용된다. 부스팅 회로에 의해 승압된 전압은 해당 워드라인을 통해 셀로 인가된다.Meanwhile, in a flash memory device, a gate voltage is typically applied to a control gate of a memory cell through a word line in a program, erase, and read mode, and a drain voltage is applied to a drain region through a bit line. In the read mode, the gate voltage requires a voltage higher than the power supply voltage VDD. Accordingly, a boosting circuit for boosting the power supply voltage is used. The voltage boosted by the boosting circuit is applied to the cell via the corresponding word line.

도 1은 독출 모드시 워드라인용 게이트 전압을 생성하는 종래기술에 따른 부스팅 회로의 회로도이다. 1 is a circuit diagram of a boosting circuit according to the prior art for generating a gate voltage for a word line in a read mode.

도 1에 도시된 바와 같이, 종래기술에 따른 부스팅 회로는 부스팅 인에이블 신호(ENboost)에 따라 한개의 캐패시터(C)를 이용하여 전원전압(VDD)을 승압시켜 출력한다. As shown in FIG. 1, the boosting circuit according to the related art boosts and outputs a power supply voltage VDD using one capacitor C according to a boosting enable signal ENboost.

부스팅 인에이블 신호(ENboost)가 로우레벨(LOW level, '0')로 인에이블되면, 인버터(INV)는 하이레벨(HIGH level, '1')의 출력신호를 출력하고, 이 신호에 의해 NMOS 트랜지스터(N1)가 턴-온(turn-ON)된다. 이에 따라, PMOS 트랜지스터(P1)는 접지전압(VSS)에 의해 턴-온되어 전원전압(VDD)은 PMOS 트랜지스터(P1)를 통해 출력된다. 이때, 캐패시터(C)는 PMOS 트랜지스터(P1)를 통해 유입되는 전류를 충전시킨다. When the boosting enable signal ENboost is enabled at a low level '0', the inverter INV outputs an output signal of a high level '1', and the NMOS is driven by this signal. Transistor N1 is turned on. Accordingly, the PMOS transistor P1 is turned on by the ground voltage VSS so that the power supply voltage VDD is output through the PMOS transistor P1. At this time, the capacitor C charges the current flowing through the PMOS transistor P1.

이런 상태에서, 부스팅 인에이블 신호(ENboost)가 로우레벨에서 하이레벨로 천이하면, 인버터(INV)는 하이레벨의 출력신호를 출력한다. 인버터(INV)의 출력신호에 의해 PMOS 트랜지스터(P2, P3)가 턴-온되고, NMOS 트랜지스터(N1, N2)는 턴-오프된다. 이에 따라, 대략 'VDD'가 충전된 캐패시터(C)의 일단으로는 PMOS 트랜지스터(P3)를 통해 전원전압(VDD)이 인가된다. 따라서, 캐패시터(C)의 커플링 효과(coupling effect)에 의해 출력단으로는 '2VDD'를 갖는 부스팅 전압(Vboost)이 출력된다. In this state, when the boosting enable signal ENboost transitions from the low level to the high level, the inverter INV outputs a high level output signal. The PMOS transistors P2 and P3 are turned on by the output signal of the inverter INV, and the NMOS transistors N1 and N2 are turned off. Accordingly, a power supply voltage VDD is applied to one end of the capacitor C charged with 'VDD' through the PMOS transistor P3. Therefore, the boosting voltage Vboost having '2VDD' is output to the output terminal due to the coupling effect of the capacitor C.

이러한 부스팅 회로의 출력파형이 도 2에 도시되었다. 그러나, 도 2의 (a) 내지 (d)에 도시된 바와 같이 종래기술에 따른 부스팅 회로의 부스팅 전압(Vboost)은 전원전압(VDD)에 많은 영향을 받는다. 즉, 전원전압(VDD)이 감소하면, 그에 따라 부스팅 전압(Vboost)이 감소하게 된다. 전원전압(VDD)의 감소는 메모리 기술이 진보되고, 더 작은 기술들(0.25㎛ 셀 크기)이 개발됨에 따라 더욱 낮아지고 있는 실정이다. 이에 따라, 전원전압(VDD)의 사용 범위가 넓은 시스템에서는 하이 전원전압(VDD)과 로우 전원전압(VDD)에 따라 독출동작시 메모리 셀의 게이트 전압의 차가 심하게 발생하여 센싱 동작이 안정적으로 이루어지지 않게 된다. 결국, 독출동작을 위해서는 수용가능한 전압범위가 작은 전원전압(VDD)을 사용하여야 하나, 이 경우 전압범위가 넓은 전원전압(VDD)이 요구되는 넓은 시스템에서는 적용할 수 없는 문제가 발생한다.  The output waveform of this boosting circuit is shown in FIG. However, as shown in FIGS. 2A to 2D, the boosting voltage Vboost of the boosting circuit according to the prior art is greatly influenced by the power supply voltage VDD. That is, when the power supply voltage VDD decreases, the boosting voltage Vboost decreases accordingly. The reduction in power supply voltage (VDD) is becoming lower as memory technology advances and smaller technologies (0.25 μm cell size) are developed. Accordingly, in a system having a wide range of use of the power supply voltage VDD, the gate voltage of the memory cell is severely generated during the read operation according to the high power supply voltage VDD and the low power supply voltage VDD, so that the sensing operation is not stable. Will not. As a result, a power supply voltage VDD having a small acceptable voltage range must be used for a read operation, but in this case, there is a problem that cannot be applied to a wide system requiring a power supply voltage VDD having a wide voltage range.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 넓은 전압범위 내에서 변동하는 전원전압(VDD)에 대하여 일정한 부스팅 전압(Vboost)을 출력하여 전원전압(VDD)의 넓은 영역에서 사용가능하면서 독출동작시 메모리 셀의 데이터를 안정적으로 센싱할 수 있도록 하는 부스팅 회로를 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above-described problems of the prior art, and outputs a constant boosting voltage Vboost with respect to a power supply voltage VDD that fluctuates within a wide voltage range. It is an object of the present invention to provide a boosting circuit that can be used in a stable manner and can stably sense data of a memory cell during a read operation.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 입력되는 제1 전압을 입력받아 미리 설정된 제2 전압과 비교하고, 그 비교 결과에 따라, 상기 제1 전압과 상기 제2 전압의 크기가 동일할 경우 제1 및 제2 신호를 디스에이블시키고, 상기 제1 전압이 클 경우 상기 제1 신호를 인에이블시키며, 상기 제1 전압이 작을 경우 상기 제2 신호를 인에이블시켜 출력하는 전압 검출부와, 부스팅 인에이블 신호에 따라 상기 제1 전압을 부스팅하여 출력하는 부스팅부와, 상기 제1 및 제2 신호에 따라 상기 부스팅부를 통해 부스팅된 제3 전압의 크기를 트리밍하는 트리밍부를 포함하되, 상기 트리밍부는, 상기 제1 신호와 상기 부스팅 인에이블 신호의 반전신호에 따라 상기 제3 전압의 크기를 트리밍하는 제1 트리밍부와, 상기 제2 신호와 상기 부스팅 인에이블 신호에 따라 상기 제3 전압의 크기를 트리밍하는 제2 트리밍부를 포함하는 부스팅 회로를 제공한다. According to an aspect of the present invention, an input first voltage is received and compared with a preset second voltage, and according to a result of the comparison, the magnitudes of the first voltage and the second voltage are increased. A voltage detector for disabling the first and second signals if the same, enabling the first signal if the first voltage is large, and enabling and outputting the second signal if the first voltage is small; And a boosting unit boosting and outputting the first voltage according to a boosting enable signal, and a trimming unit trimming a magnitude of a third voltage boosted through the boosting unit according to the first and second signals. The first trimming unit may trim the magnitude of the third voltage according to the inverted signal of the first signal and the boosting enable signal, and the second signal and the boosting enable signal. Depending provides a boosting circuit including a second trimming section for trimming the size of the third voltage.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

실시예Example

도 3은 본 발명의 바람직한 실시예에 따른 부스팅 회로를 설명하기 위하여 도시한 블록도이고, 도 4는 도 3에 도시된 부스팅 회로의 회로도이며, 도 5는 고전 압 인에이블 신호(HVEN)에 따른 동작 파형도이며, 도 6은 저전압 인에이블 신호(LVEN)에 따른 동작 파형도이다. 여기서, 고전압 인에이블 신호(HVEN)는 전원전압(VDD)이 설정된 전압(즉, 정상전압)보다 높은 경우 하이레벨로 인에이블되고, 저전압 인에블 신호(LVEN)는 전원전압(VDD)이 설정된 전압보다 낮은 경우 하이레벨로 인에이블된다. FIG. 3 is a block diagram illustrating a boosting circuit according to a preferred embodiment of the present invention, FIG. 4 is a circuit diagram of the boosting circuit shown in FIG. 3, and FIG. 5 is a high voltage enable signal HVEN. 6 is an operation waveform diagram, and FIG. 6 is an operation waveform diagram according to the low voltage enable signal LVEN. Here, the high voltage enable signal HVEN is enabled at a high level when the power supply voltage VDD is higher than the set voltage (that is, the normal voltage), and the low voltage enable signal LVEN is set when the power supply voltage VDD is set. If it is below the voltage, it is enabled high level.

도 3 및 도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 부스팅 회로는 부스팅 인에이블 신호(ENboost)에 따라 전원전압(VDD)을 일차적으로 부스팅하는 부스팅부(10)와, 전원전압(VDD)을 검출하고, 그 전압의 크기에 따라 고전압 인에이블 신호(HVEN) 및 저전압 인에이블 신호(LVEN) 중 어느 하나를 인에이블시키는 전원전압 검출부(20)와, 고전압 인에이블 신호(HVEN) 또는 저전압 인에이블 신호(LVEN)에 따라 부스팅부(10)를 통해 부스팅된 전압을 트리밍(trimming)하는 트리밍부(30)를 포함한다. 3 and 4, a boosting circuit according to a preferred embodiment of the present invention includes a boosting unit 10 for boosting a power supply voltage VDD primarily according to a boost enable signal ENboost, and a power supply voltage VDD. ) And a power supply voltage detector 20 for enabling any one of the high voltage enable signal HVEN and the low voltage enable signal LVEN according to the magnitude of the voltage, and the high voltage enable signal HVEN or the low voltage. And a trimming unit 30 for trimming the boosted voltage through the boosting unit 10 according to the enable signal LVEN.

부스팅부(10)는 도 4에 도시된 바와 같이, 인버터(INV1), PMOS 트랜지스터(P1 내지 P3), NMOS 트랜지스터(N1, N2) 및 캐패시터(C1)로 이루어진다. 부스팅 인에이블 신호(ENboost)가 로우레벨로 인에이블되면, 캐패시터(C1)에는 대략 'VDD'의 전하가 충전되고, 이런 상태에서 부스팅 인에이블 신호(ENboost)가 하이레벨로 천이하면, 출력단으로는 커플링 효과에 의해 대략 '2VDD'의 부스팅 전압(Vboost)이 출력된다. As shown in FIG. 4, the boosting unit 10 includes an inverter INV1, PMOS transistors P1 to P3, NMOS transistors N1 and N2, and a capacitor C1. When the boosting enable signal ENboost is enabled at the low level, the capacitor C1 is charged with approximately 'VDD' charge. In this state, when the boosting enable signal ENboost transitions to the high level, The boosting voltage Vboost of approximately '2VDD' is output by the coupling effect.

전압 검출부(20)는 입력되는 전원전압(VDD)과 미리 설정된 정상적인 전원전압과 비교한다. 입력되는 전원전압(VDD)이 정상적인 전원전압보다 높은 경우 고전 압 인에이블 신호(HVEN)를 하이레벨로 인에이블시키고, 낮은 경우에는 저전압 인에이블 신호(LVEN)를 하이레벨로 인에이블시킨다. 또한, 입력되는 전원전압(VDD)이 정상적인 전원전압과 동일할 경우에는 고전압 인에이블 신호(HVEN)와 고전압 인에이블 신호(LVEN)를 로우레벨로 디스에이블시켜 출력한다. The voltage detector 20 compares the input power supply voltage VDD with a preset normal power supply voltage. When the input power supply voltage VDD is higher than the normal power supply voltage, the high voltage enable signal HVEN is enabled at a high level, and when the power supply voltage VDD is high, the low voltage enable signal LVEN is enabled at a high level. In addition, when the input power supply voltage VDD is equal to the normal power supply voltage, the high voltage enable signal HVEN and the high voltage enable signal LVEN are output at a low level.

트리밍부(30)는 전압 검출부(20)로부터 출력되는 고전압 인에이블 신호(HVEN)와 저전압 인에이블 신호(LVEN)에 따라 부스팅부(10)를 통해 부스팅된 전압의 크기를 증가 또는 감소시켜 최종적으로 출력되는 부스팅 전압(Vboost)을 트리밍한다. The trimming unit 30 increases or decreases the magnitude of the boosted voltage through the boosting unit 10 according to the high voltage enable signal HVEN and the low voltage enable signal LVEN output from the voltage detector 20. Trim the output boosting voltage (Vboost).

트리밍부(30)는 고전압 인에이블 신호(HVEN)에 따라 부스팅 전압(Vboost)을 트리밍하는 제1 트리밍부(31)와 저전압 인에이블 신호(LVEN)에 따라 부스팅 전압(Vboost)을 트리밍하는 제2 트리밍부(32)로 이루어진다. 도 4에 도시된 바와 같이, 제1 트리밍부(31)는 노아 게이트(NOR), 인버터(INV2, INV3), 캐패시터(C2)로 이루어지고, 제2 트리밍부(32)는 난드 게이트(NAND), 인버터(INV4), 캐패시터(C3)로 이루어진다. The trimmer 30 trims the boosting voltage Vboost according to the high voltage enable signal HVEN and the second trimming boosting voltage Vboost according to the low voltage enable signal LVEN. It consists of a trimming part 32. As shown in FIG. 4, the first trimming unit 31 is composed of a NOR gate NOR, inverters INV2 and INV3, and a capacitor C2, and the second trimming unit 32 is a NAND gate NAND. And an inverter INV4 and a capacitor C3.

제1 트리밍부(31)는 고전압 인에이블 신호(HVEN)가 하이레벨로 인에이블되는 경우 트리밍 캐패시터(C2)에 대략 'VDD'에 해당하는 전하를 충전시키고, 고전압 인에이블 신호(HVEN)가 로우레벨로 출력되는 경우 부스팅 인에이블 신호(ENboost)에 따라 캐패시터(C2)를 통해 충전 및 부스팅 동작을 수행하여 부스팅 전압(Vboost)을 트리밍하게 된다. When the high voltage enable signal HVEN is enabled at the high level, the first trimming unit 31 charges a charge corresponding to approximately VDD to the trimming capacitor C2, and the high voltage enable signal HVEN is low. When the output is at the level, the boosting voltage Vboost is trimmed by performing charging and boosting operations through the capacitor C2 according to the boosting enable signal ENboost.

제2 트리밍부(32)는 저전압 인에이블 신호(LVEN)가 하이레벨로 인에이블되는 경우 트리밍 캐패시터(C3)에 대략 'VDD'에 해당하는 전하를 충전시키고, 저전압 인에이블 신호(LVEN)가 로우레벨로 출력되는 경우 부스팅 인에이블 신호(ENboost)에 따라 캐패시터(C3)를 통해 충전 및 부스팅 동작을 수행하여 부스팅 전압(Vboost)을 트리밍하게 된다.When the low voltage enable signal LVEN is enabled at the high level, the second trimming unit 32 charges a charge corresponding to approximately VDD to the trimming capacitor C3, and the low voltage enable signal LVEN is low. When the output is at the level, the boosting voltage Vboost is trimmed by performing charging and boosting operations through the capacitor C3 according to the boosting enable signal ENboost.

이하, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 부스트 회로의 동작을 도 5 및 도 6을 참조하여 구체적으로 설명하기로 한다. 여기서, 도 5는 고전압 인에이블 신호(HVEN)의 동작에 따른 부스트 회로의 부스팅 전압(Vboost) 파형도이고, 도 6은 저전압 인에이블 신호(LVEN)의 동작에 따른 부스트 회로의 부스팅 전압(Vboost) 파형도이다. Hereinafter, the operation of the boost circuit according to the preferred embodiment of the present invention described above will be described in detail with reference to FIGS. 5 and 6. 5 is a waveform diagram of a boosting voltage Vboost of the boost circuit according to the operation of the high voltage enable signal HVEN, and FIG. 6 is a boosting voltage Vboost of the boost circuit according to the operation of the low voltage enable signal LVEN. It is a waveform diagram.

먼저, 부스트 회로로 입력되는 전원전압(VDD)과 미리 설정된 전원전압이 동일할 경우 부스트 회로의 동작특성에 대해 설명한다. 우선, 전원전압(VDD)이 전압 검출부(20)로 입력되면, 전압 검출부(20)는 입력되는 전원전압(VDD)과 설정된 전원전압과 비교한다. 그 비교 결과 두 전원전압이 동일할 경우 전원전압 검출부(20)는 고전압 인에이블 신호(HVEN)와 저전압 인에이블 신호(LVEN)를 모두 로우레벨로 출력한다.First, when the power supply voltage VDD input to the boost circuit and the preset power supply voltage are the same, an operation characteristic of the boost circuit will be described. First, when the power supply voltage VDD is input to the voltage detector 20, the voltage detector 20 compares the input power supply voltage VDD with a set power supply voltage. As a result of the comparison, when the two power supply voltages are the same, the power supply voltage detector 20 outputs both the high voltage enable signal HVEN and the low voltage enable signal LVEN at a low level.

이런 상태에서, 부스팅 인에이블 신호(ENboost)가 인에이블되면, NMOS 트랜지스터(N1, N2)와 PMOS 트랜지스터(P1)는 턴-온되고, PMSO 트랜지스터(P2, P3)는 턴-오프되어, 캐패시터(C1)에는 PMOS 트랜지스터(P1)를 통해 공급되는 전하가 저장된다. 한편, 노아 게이트(NOR)에는 인버터(INV1)에 의해 반전된 하이레벨의 부스팅 인에이블 신호(ENboost)와 로우레벨의 고전압 인에이블 신호(HVEN)가 입력된다. 이 에 따라, 노아 게이트(NOR)는 로우레벨의 출력신호를 출력한다. 결국, 캐패시터(C2)에는 캐패시터(C1)와 마찬 가지로 PMOS 트랜지스터(P1)를 통해 공급되는 전하가 저장된다. 한편, 난드 게이트(NAND)에는 로우레벨의 부스팅 인에이블 신호(ENboost)와 저전압 인에이블 신호(LVEN)가 입력된다. 이에 따라, 난드 게이트(NAND)는 하이레벨의 출력신호를 출력한다. 결국, 캐패시터(C3)에는 캐패시터(C1, C2) 와 마찬 가지로 PMOS 트랜지스터(P1)를 통해 공급되는 전원전압(VDD)과 대응되는 전하가 충전된다. In this state, when the boosting enable signal ENboost is enabled, the NMOS transistors N1 and N2 and the PMOS transistor P1 are turned on, and the PMSO transistors P2 and P3 are turned off, so that the capacitor ( The charge supplied through the PMOS transistor P1 is stored in C1). Meanwhile, the high level boosting enable signal ENboost and the low level high voltage enable signal HVEN inverted by the inverter INV1 are input to the NOR gate NOR. Accordingly, the NOR gate NOR outputs a low level output signal. As a result, the capacitor C2 stores the electric charge supplied through the PMOS transistor P1, similarly to the capacitor C1. The low level boost enable signal ENboost and the low voltage enable signal LVEN are input to the NAND gate NAND. Accordingly, the NAND gate NAND outputs a high level output signal. As a result, the capacitor C3 is charged with the charge corresponding to the power supply voltage VDD supplied through the PMOS transistor P1, similarly to the capacitors C1 and C2.

이후, 부스팅 인에이블 신호(ENboost)가 하이레벨로 출력되면, NMOS 트랜지스터(N1, N2)와 PMOS 트랜지스터(P1)는 턴-오프되고, PMOS 트랜지스터(P2, P3)는 턴-온되어, 캐패시터(C1)의 일단에는 PMOS 트랜지스터(P3)를 통해 전원전압(VDD)이 공급된다. 이에 따라, 캐패시터(C1)의 커플링 효과에 의해 출력단에는 '2VDD'가 출력된다. 한편, 노아 게이트(NOR)는 로우레벨의 인버터(INV1) 출력신호와, 로우레벨의 고전압 인에이블 신호(HVEN)에 의해 하이레벨의 신호를 출력한다. 이에 따라, 캐패시터(C2)의 일단에는 인버터(INV3)를 통해 출력되는 하이레벨의 신호가 인가되어 부스팅이 이루어진다. 그러나, 캐패시터(C3)의 일단에는 인버터(INV4)를 통해 출력되는 로우레벨의 신호가 인가되어 부스팅이 이루어지지 않게 된다. 결국, 캐패시터(C1, C2)는 부스팅되고, 캐패시터(C3)는 부스팅되지 않기 때문에 캐패시터의 커플링비(coupling ratio)에 따라 대략 부스팅 전압(Vboost)은 하기의 수학식1과 같은 식으로 구할 수 있다. Thereafter, when the boosting enable signal ENboost is output at a high level, the NMOS transistors N1 and N2 and the PMOS transistor P1 are turned off, and the PMOS transistors P2 and P3 are turned on, so that the capacitor ( One end of C1) is supplied with a power supply voltage VDD through a PMOS transistor P3. Accordingly, '2VDD' is output to the output terminal due to the coupling effect of the capacitor C1. On the other hand, the NOR gate NOR outputs a high level signal by a low level inverter INV1 output signal and a low level high voltage enable signal HVEN. Accordingly, a high level signal output through the inverter INV3 is applied to one end of the capacitor C2 to perform boosting. However, a low level signal output through the inverter INV4 is applied to one end of the capacitor C3 to prevent boosting. As a result, since the capacitors C1 and C2 are boosted, and the capacitor C3 is not boosted, the boosting voltage Vboost can be obtained as shown in Equation 1 below according to the coupling ratio of the capacitor. .

Vboost = 2VDD[(C1+C2)/(C1+C2+C3)] Vboost = 2VDD [(C1 + C2) / (C1 + C2 + C3)]

여기서, 'C1'은 캐패시터(C1)의 정전용량이고, 'C2'는 캐패시터(C2)의 정전용량이며, 캐패시터(C3)의 정전용량이다.Here, 'C1' is the capacitance of the capacitor C1, 'C2' is the capacitance of the capacitor C2, and the capacitance of the capacitor C3.

한편, 도 5를 참조하여 부스트 회로로 입력되는 전원전압(VDD)이 미리 설정된 전원전압보다 높을 경우 부스트 회로의 동작특성에 대해 설명한다. 우선, 전원전압(VDD)이 전압 검출부(20)로 입력되면, 전압 검출부(20)는 입력되는 전원전압(VDD)과 설정된 전원전압과 비교한다. 그 비교 결과 전원전압(VDD)이 설정된 전원전압보다 높을 경우 전원전압 검출부(20)는 고전압 인에이블 신호(HVEN)만을 하이레벨로 인에이블시켜 출력한다.Meanwhile, an operation characteristic of the boost circuit will be described with reference to FIG. 5 when the power supply voltage VDD input to the boost circuit is higher than the preset power supply voltage. First, when the power supply voltage VDD is input to the voltage detector 20, the voltage detector 20 compares the input power supply voltage VDD with a set power supply voltage. As a result of the comparison, when the power supply voltage VDD is higher than the set power supply voltage, the power supply voltage detection unit 20 enables only the high voltage enable signal HVEN to be output at a high level.

이런 상태에서, 부스팅 인에이블 신호(ENboost)가 인에이블되면, NMOS 트랜지스터(N1, N2)와 PMOS 트랜지스터(P1)는 턴-온되고, PMSO 트랜지스터(P2, P3)는 턴-오프되어, 캐패시터(C1)에는 PMOS 트랜지스터(P1)를 통해 공급되는 전하가 저장된다. 한편, 노아 게이트(NOR)에는 인버터(INV1)에 의해 반전된 하이레벨의 부스팅 인에이블 신호(ENboost)와 하이레벨의 고전압 인에이블 신호(HVEN)가 입력된다. 이에 따라, 노아 게이트(NOR)는 로우레벨의 출력신호를 출력한다. 결국, 캐패시터(C2)에는 캐패시터(C1)와 마찬 가지로 PMOS 트랜지스터(P1)를 통해 공급되는 전하가 저장된다. 한편, 난드 게이트(NAND)에는 로우레벨의 부스팅 인에이블 신호(ENboost)와 저전압 인에이블 신호(LVEN)가 입력된다. 이에 따라, 난드 게이트(NAND)는 하이레벨의 출력신호를 출력한다. 결국, 캐패시터(C3)에는 캐패시터(C1, C2) 와 마찬 가지로 PMOS 트랜지스터(P1)를 통해 공급되는 전원전압(VDD)과 대응되 는 전하가 충전된다. In this state, when the boosting enable signal ENboost is enabled, the NMOS transistors N1 and N2 and the PMOS transistor P1 are turned on, and the PMSO transistors P2 and P3 are turned off, so that the capacitor ( The charge supplied through the PMOS transistor P1 is stored in C1). Meanwhile, the high level boosting enable signal ENboost and the high level high voltage enable signal HVEN inverted by the inverter INV1 are input to the NOR gate NOR. Accordingly, the NOR gate NOR outputs a low level output signal. As a result, the capacitor C2 stores the electric charge supplied through the PMOS transistor P1, similarly to the capacitor C1. The low level boost enable signal ENboost and the low voltage enable signal LVEN are input to the NAND gate NAND. Accordingly, the NAND gate NAND outputs a high level output signal. As a result, the capacitor C3 is charged with the charge corresponding to the power supply voltage VDD supplied through the PMOS transistor P1, similarly to the capacitors C1 and C2.

이후, 부스팅 인에이블 신호(ENboost)가 하이레벨로 출력되면, NMOS 트랜지스터(N1, N2)와 PMOS 트랜지스터(P1)는 턴-오프되고, PMOS 트랜지스터(P2, P3)는 턴-온되어, 캐패시터(C1)의 일단에는 PMOS 트랜지스터(P3)를 통해 전원전압(VDD)이 공급된다. 이에 따라, 캐패시터(C1)의 커플링 효과에 의해 출력단에는 '2VDD'가 출력된다. 한편, 노아 게이트(NOR)는 로우레벨의 인버터(INV1) 출력신호와, 하이레벨의 고전압 인에이블 신호(HVEN)에 의해 로우레벨의 신호를 출력한다. 이에 따라, 캐패시터(C2)의 일단에는 인버터(INV3)를 통해 출력되는 로우레벨의 신호가 인가되어 부스팅이 이루어지 않는다. 또한, 캐패시터(C3)의 일단에는 인버터(INV4)를 통해 출력되는 로우레벨의 신호가 인가되어 부스팅이 이루어지지 않게 된다. 결국, 캐패시터(C1)는 부스팅되고, 캐패시터(C2, C3)는 부스팅되지 않기 때문에 캐패시터의 커플링비에 따라 대략 부스팅 전압(Vboost)은 하기의 수학식2와 같은 식으로 구할 수 있다. Thereafter, when the boosting enable signal ENboost is output at a high level, the NMOS transistors N1 and N2 and the PMOS transistor P1 are turned off, and the PMOS transistors P2 and P3 are turned on, so that the capacitor ( One end of C1) is supplied with a power supply voltage VDD through a PMOS transistor P3. Accordingly, '2VDD' is output to the output terminal due to the coupling effect of the capacitor C1. On the other hand, the NOR gate NOR outputs a low level signal by a low level inverter INV1 output signal and a high level high voltage enable signal HVEN. Accordingly, a low level signal output through the inverter INV3 is applied to one end of the capacitor C2 so that boosting is not performed. In addition, a low level signal output through the inverter INV4 is applied to one end of the capacitor C3 to prevent boosting. As a result, since the capacitor C1 is boosted and the capacitors C2 and C3 are not boosted, the boosting voltage Vboost may be obtained by the following equation 2 according to the coupling ratio of the capacitor.

Vboost = 2VDD[C1/(C1+C2+C3)] Vboost = 2VDD [C1 / (C1 + C2 + C3)]

여기서, 'C1'은 캐패시터(C1)의 정전용량이고, 'C2'는 캐패시터(C2)의 정전용량이며, 캐패시터(C3)의 정전용량이다.Here, 'C1' is the capacitance of the capacitor C1, 'C2' is the capacitance of the capacitor C2, and the capacitance of the capacitor C3.

마지막으로, 도 6을 참조하여 부스트 회로로 입력되는 전원전압(VDD)이 미리 설정된 전원전압보다 낮은 경우 부스트 회로의 동작특성에 대해 설명한다. 우선, 전원전압(VDD)이 전압 검출부(20)로 입력되면, 전압 검출부(20)는 입력되는 전원전 압(VDD)과 설정된 전원전압과 비교한다. 그 비교 결과 전원전압(VDD)이 설정된 전원전압보다 낮은 경우 전원전압 검출부(20)는 저전압 인에이블 신호(LVEN)만을 하이레벨로 인에이블시켜 출력한다.Finally, the operation characteristics of the boost circuit will be described with reference to FIG. 6 when the power supply voltage VDD input to the boost circuit is lower than the preset power supply voltage. First, when the power supply voltage VDD is input to the voltage detector 20, the voltage detector 20 compares the input power supply voltage VDD with a set power supply voltage. As a result of the comparison, when the power supply voltage VDD is lower than the set power supply voltage, the power supply voltage detection unit 20 enables only the low voltage enable signal LVEN to high level and outputs the low voltage enable signal LVEN.

이런 상태에서, 부스팅 인에이블 신호(ENboost)가 인에이블되면, NMOS 트랜지스터(N1, N2)와 PMOS 트랜지스터(P1)는 턴-온되고, PMSO 트랜지스터(P2, P3)는 턴-오프되어, 캐패시터(C1)에는 PMOS 트랜지스터(P1)를 통해 공급되는 전하가 저장된다. 한편, 노아 게이트(NOR)에는 인버터(INV1)에 의해 반전된 하이레벨의 부스팅 인에이블 신호(ENboost)와 로우레벨의 고전압 인에이블 신호(HVEN)가 입력된다. 이에 따라, 노아 게이트(NOR)는 로우레벨의 출력신호를 출력한다. 결국, 캐패시터(C2)에는 캐패시터(C1)와 마찬 가지로 PMOS 트랜지스터(P1)를 통해 공급되는 전하가 저장된다. 한편, 난드 게이트(NAND)에는 로우레벨의 부스팅 인에이블 신호(ENboost)와 하이레벨의 저전압 인에이블 신호(LVEN)가 입력된다. 이에 따라, 난드 게이트(NAND)는 하이레벨의 출력신호를 출력한다. 결국, 캐패시터(C3)에는 캐패시터(C1, C2)와 마찬 가지로 PMOS 트랜지스터(P1)를 통해 공급되는 전원전압(VDD)과 대응되는 전하가 충전된다. In this state, when the boosting enable signal ENboost is enabled, the NMOS transistors N1 and N2 and the PMOS transistor P1 are turned on, and the PMSO transistors P2 and P3 are turned off, so that the capacitor ( The charge supplied through the PMOS transistor P1 is stored in C1). Meanwhile, the high level boosting enable signal ENboost and the low level high voltage enable signal HVEN inverted by the inverter INV1 are input to the NOR gate NOR. Accordingly, the NOR gate NOR outputs a low level output signal. As a result, the capacitor C2 stores the electric charge supplied through the PMOS transistor P1, similarly to the capacitor C1. The low level boosting enable signal ENboost and the high level low voltage enable signal LVEN are input to the NAND gate NAND. Accordingly, the NAND gate NAND outputs a high level output signal. As a result, the capacitor C3 is charged with the charge corresponding to the power supply voltage VDD supplied through the PMOS transistor P1, similarly to the capacitors C1 and C2.

이후, 부스팅 인에이블 신호(ENboost)가 하이레벨로 출력되면, NMOS 트랜지스터(N1, N2)와 PMOS 트랜지스터(P1)는 턴-오프되고, PMOS 트랜지스터(P2, P3)는 턴-온되어, 캐패시터(C1)의 일단에는 PMOS 트랜지스터(P3)를 통해 전원전압(VDD)이 공급된다. 이에 따라, 캐패시터(C1)의 커플링 효과에 의해 출력단에는 '2VDD'가 출력된다. 한편, 노아 게이트(NOR)는 로우레벨의 인버터(INV1) 출력신호와, 로우레벨 의 고전압 인에이블 신호(HVEN)에 의해 하이레벨의 신호를 출력한다. 이에 따라, 캐패시터(C2)의 일단에는 인버터(INV3)를 통해 출력되는 로우레벨의 신호가 인가되어 부스팅이 이루어진다. 또한, 캐패시터(C3)의 일단에는 인버터(INV4)를 통해 출력되는 하이레벨의 신호가 인가되어 부스팅이 이루어진다. 결국, 캐패시터(C1 내지 C3)는 모두 부스팅되기 때문에 캐패시터의 커플링비에 따라 대략 부스팅 전압(Vboost)은 하기의 수학식3과 같은 같은 식으로 구할 수 있다. Thereafter, when the boosting enable signal ENboost is output at a high level, the NMOS transistors N1 and N2 and the PMOS transistor P1 are turned off, and the PMOS transistors P2 and P3 are turned on, so that the capacitor ( One end of C1) is supplied with a power supply voltage VDD through a PMOS transistor P3. Accordingly, '2VDD' is output to the output terminal due to the coupling effect of the capacitor C1. On the other hand, the NOR gate NOR outputs a high level signal by a low level inverter INV1 output signal and a low level high voltage enable signal HVEN. As a result, a low level signal output through the inverter INV3 is applied to one end of the capacitor C2 to perform boosting. In addition, a high level signal output through the inverter INV4 is applied to one end of the capacitor C3 to perform boosting. As a result, since the capacitors C1 to C3 are all boosted, the boosting voltage Vboost may be obtained by the following equation 3 according to the coupling ratio of the capacitor.

Vboost = 2VDD[(C1+C2+C3)/(C1+C2+C3)]=2VDD Vboost = 2VDD [(C1 + C2 + C3) / (C1 + C2 + C3)] = 2VDD

여기서, 'C1'은 캐패시터(C1)의 정전용량이고, 'C2'는 캐패시터(C2)의 정전용량이며, 캐패시터(C3)의 정전용량이다.Here, 'C1' is the capacitance of the capacitor C1, 'C2' is the capacitance of the capacitor C2, and the capacitance of the capacitor C3.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 부스팅 전압(Vboost)이 출력되는 출력단에 트리밍부을 두어 전원전압(VDD)의 크기에 따라 출력되는 부스팅 전압(Vboost)의 크기를 적절히 트리밍하여 출력함으로써 넓은 전압범위 내에서 변동하는 전원전압(VDD)에 대하여 일정한 부스팅 전압(Vboost)을 출력하여 전원전압 (VDD)의 넓은 영역에서 사용가능하면서 독출동작시 메모리 셀의 데이터를 안정적으로 센싱할 수 있다. As described above, according to the present invention, a trimming unit is provided at an output terminal at which the boosting voltage Vboost is output, thereby trimming and outputting the boosting voltage Vboost appropriately output according to the magnitude of the power supply voltage VDD. By outputting a constant boosting voltage Vboost with respect to the power supply voltage VDD fluctuating within the range, it is possible to use a wide range of the power supply voltage VDD and to stably sense data of a memory cell during a read operation.

Claims (9)

입력되는 제1 전압을 입력받아 미리 설정된 제2 전압과 비교하고, 그 비교 결과에 따라, 상기 제1 전압과 상기 제2 전압의 크기가 동일할 경우 제1 및 제2 신호를 디스에이블시키고, 상기 제1 전압이 클 경우 상기 제1 신호를 인에이블시키며, 상기 제1 전압이 작을 경우 상기 제2 신호를 인에이블시켜 출력하는 전압 검출부;The first voltage input is received and compared with a preset second voltage, and according to a result of the comparison, when the magnitudes of the first voltage and the second voltage are the same, the first and second signals are disabled. A voltage detector configured to enable the first signal when the first voltage is large and enable and output the second signal when the first voltage is small; 부스팅 인에이블 신호에 따라 상기 제1 전압을 부스팅하여 출력하는 부스팅부; 및A boosting unit boosting and outputting the first voltage according to a boosting enable signal; And 상기 제1 및 제2 신호에 따라 상기 부스팅부를 통해 부스팅된 제3 전압의 크기를 트리밍하는 트리밍부를 포함하되,A trimming unit trimming the magnitude of the third voltage boosted through the boosting unit according to the first and second signals, 상기 트리밍부는, The trimming unit, 상기 제1 신호와 상기 부스팅 인에이블 신호의 반전신호에 따라 상기 제3 전압의 크기를 트리밍하는 제1 트리밍부; 및A first trimming unit trimming the magnitude of the third voltage according to an inverted signal of the first signal and the boosting enable signal; And 상기 제2 신호와 상기 부스팅 인에이블 신호에 따라 상기 제3 전압의 크기를 트리밍하는 제2 트리밍부A second trimmer trimming the magnitude of the third voltage according to the second signal and the boosting enable signal; 를 포함하는 부스팅 회로. Boosting circuit comprising a. 삭제delete 삭제delete 제 1 항에 있어서, 상기 제1 트리밍부는,The method of claim 1, wherein the first trimming unit, 상기 제1 신호와 상기 반전신호를 부정논리합하여 출력하는 노아 게이트; 및A NOR gate outputting a negative logic sum of the first signal and the inverted signal; And 상기 노아 게이트와 상기 부스팅부의 출력단 사이에 접속되어 상기 노아 게이트의 출력신호에 따라 상기 출력단으로 공급되는 전하를 충전하거나, 부스팅을 수행하는 제1 캐패시터A first capacitor connected between the noah gate and the output terminal of the boosting unit to charge or boost the electric charge supplied to the output terminal according to the output signal of the noah gate; 를 포함하는 부스팅 회로.Boosting circuit comprising a. 제 4 항에 있어서, The method of claim 4, wherein 상기 제1 트리밍부는 상기 노아 게이트의 출력신호를 버퍼링하기 위하여 상기 노아 게이트와 상기 제1 캐패시터 사이에 접속된 복수의 인버터단을 더 포함하는 부스팅 회로.And the first trimming unit further comprises a plurality of inverter stages connected between the noah gate and the first capacitor to buffer the output signal of the noah gate. 제 1 항에 있어서, The method of claim 1, 상기 제1 트리밍부는 상기 제1 신호가 인에이블되는 경우 부스팅을 수행하는 부스팅 회로. And the first trimming unit performs boosting when the first signal is enabled. 제 1 항에 있어서, 상기 제2 트리밍부는,The method of claim 1, wherein the second trimming unit, 상기 제2 신호와 상기 부스팅 인에이블 신호를 부정논리곱하여 출력하는 난드 게이트; A NAND gate outputting a negative logic product of the second signal and the boosting enable signal; 상기 난드 게이트의 출력신호를 반전시켜 출력하는 인버터; 및An inverter for inverting and outputting an output signal of the NAND gate; And 상기 인버터와 상기 부스팅부의 출력단 사이에 접속되어 상기 인버터의 출력신호에 따라 상기 출력단으로 공급되는 전하를 충전하거나, 부스팅을 수행하는 제2 캐패시터A second capacitor connected between the inverter and an output terminal of the boosting unit to charge or boost the electric charge supplied to the output terminal according to the output signal of the inverter 를 포함하는 부스팅 회로.Boosting circuit comprising a. 제 7 항에 있어서, The method of claim 7, wherein 상기 제2 트리밍부는 상기 제2 신호가 인에이블되는 경우 부스팅을 수행하는 부스팅 회로. And the second trimming unit performs boosting when the second signal is enabled. 제 1 항에 있어서, The method of claim 1, 상기 트리밍부는 상기 부스팅 인에이블 신호가 인에이블되면, 상기 제1 전압에 대응하는 전하를 충전한 후 상기 제1 및 제2 신호에 따라 충전된 전하를 이용하여 부스팅을 수행하는 부스팅 회로. And when the boosting enable signal is enabled, the trimming unit charges a charge corresponding to the first voltage and performs boosting using the charges charged according to the first and second signals.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR20040007870A (en) * 2002-07-11 2004-01-28 주식회사 하이닉스반도체 Boosting circuit of semiconductor apparatus
KR20040102841A (en) * 2003-05-29 2004-12-08 주식회사 하이닉스반도체 Boosting circuit of semiconductor memory devices

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