KR100745518B1 - Ｃｍｏｓ 웰 구조 및 그 ｃｍｏｓ 웰 형성 방법 - Google Patents

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Abstract

CMOS 웰 구조를 형성하는 방법은 기판위에 복수의 제1 도전형 웰을 형성하는 단계를 포함하고, 복수의 제1 도전형 웰의 각각은 제1 마스크의 각각의 개구에 형성된다. 캡은 제1 도전형 웰의 각각 위에 형성되고, 제1 마스크는 제거된다. 측벽 스페이서는 제1 도전형 웰의 각각의 측벽에 형성된다. 복수의 제2 도전형 웰이 형성되고, 복수의 제2 도전형 웰의 각각은 각각의 제1 도전형 웰 사이에 형성된다. 복수의 샐로우 트렌치 아이솔레이션은 제1 도전형 웰과 제2 도전형 웰의 사이에 형성된다. 복수의 제1 도전형 웰은 제1 선택적 에피택셜 성장 처리에 의해 형성되고, 복수의 제2 도전형 웰은 제2 선택적 에피택셜 성장 처리에 의해 형성된다.
도전형 웰, 스페이서, CMOS, 샐로우 트렌치 아이솔레이션, 에피택셜 성장

Description

ＣＭＯＳ 웰 구조 및 그 ＣＭＯＳ 웰 형성 방법{CMOS WELL STRUCTURE AND METHOD OF FORMING THE SAME}
도 1 내지 도 11은 본 발명의 일실시예에 따른 CMOS 구조를 형성하는 방법의 각 단계를 보여주는 단면도.
도 12 내지 도 24는 본 발명의 다른 실시예에 따른 CMOS 구조를 형성하는 방법의 각 단계를 보여주는 단면도.
도 25는 본 발명의 일실시예에 따른 CMOS 구조의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: n-웰 마스크 15: p-형 기판
16: n-웰 영역 20: 개구
21: 캡 28: 스페이서
30: p-웰 영역
본 발명은 반도체 장치에 관한 것으로, 특히 CMOS(complementary metal oxide semiconductor) 장치와 같은 집적 반도체 장치에 관한 것이다.
CMOS 집적, 즉 동일 칩 위의 NMOS 및 PMOS 집적에 있어서, 적어도 하나의 웰(well)이 실리콘 기판 위에 필요하다. 예를 들어, p형 기판을 사용하는 경우, PMOS가 기판의 n-웰에 제조되어야 하는 것에 비하여, NMOS는 그 기판 위에 제조될 수 있다. 이와 달리, n형 기판을 사용하는 경우, NMOS가 기판의 p-웰에 제조되어야만 하는 것에 비하여, PMOS는 그 기판 위에 제조될 수 있다. 더욱이, 래치-업(latch-up)에 관련된 문제들을 피하기 위하여, 듀얼-웰(dual-well) 방식이 보통 사용된다. 그 듀얼-웰 방식은 시작 기판의 형태에 관계없이 p-웰 위에 NMOS를 n-웰 위에 PMOS를 형성하는 것을 포함한다. 래치-업 상황을 발생하지 않도록 두개의 웰들의 도펀트(dopant) 농도를 맞춰서 만든다.
시작 기판으로부터 두개의 웰들을 완전히 절연시키기 위하여, 하나의 여분(extra) 웰이 흔히 사용된다. 이것은 "3중(triple)-웰" 구조라 불린다. 이 경우에, 예를 들어, n-형 기판에 n-웰이 형성되는 경우, n-웰의 저면 및 주위가 p-도펀트 물질에 의해 봉인되지 않는다면, n-웰을 절연시키고 그것을 기판과 다르게 바이어스하는 것은 불가능하다. 하나의 공통된 예는 p-도핑된 실리콘 기판 위에 NMOS 전송 게이트를 갖는 DRAM 어레이의 형성이다. 3중-웰 구조를 사용하지 않는다면, DRAM 어레이는 접지와 다른 전압으로 바이어스될 수 없다. 네가티브 바이어스 'Vbb'는 매립된 웰에 일반적으로 인가되어 전하 유지가 보존될 수 있다. 3중 웰 구조는 높은 레벨의 노이즈를 생성하거나 또는 매우 조용한 환경을 요구하는 아날로그 장치들을 장착하는 데 또한 바람직하고, 개별적인 바디(body) 바이어스를 요구하는 장치들이나 회로들에 적용될 수도 있다.
CMOS 기술이 심화된 서브-미크론을 벗어나서 아래와 나노미터 그라운드 룰 체제로 스케일이 변화됨에 따라 웰 형성에 있어 대단한 도전이 시도되고 있다. 장치들이 더 작아짐에 따라, 웰-투-웰(well-to-well) 및 디바이스-투-웰(device-to-well) 치수 같은 그라운드 룰은 그에 따라 비례하여 만들어지는 것이 또한 경험된다. 그러나, 트랜지스터에 적용되는 동일한 스케일링 요소는 이온 주입에 의해 형성되는 종래의 웰에 적용되지 않을 수 있다. 웰을 형성하는 이온 주입을 사용하는 것과 관련된 한가지 문제점은 웰 근접(proximity) 효과이고, 여기서 웰의 엣지에서의 도핑 프로파일은 웰의 폭을 가로질러 균일하지 않다. 이와 같은 현상은 고 에너지, 고 용량(dose) 이온 주입으로부터의 이온 스캐터링(ion scattering)에 기인하게 된다. 그 결과, 웰의 엣지에 더 가깝게 배치된 장치들은 웰의 엣지로부터 떨어져 배치된 장치들 보다 다른 상이한 임계치 전압 Vt를 갖는다. 이러한 문제점에 대한 하나의 간단한 해법은 웰의 엣지로부터 떨어져서 장치들을 유지하는 것이다. 그러나, 이 방법은 메모리 셀이 가깝게 묶어져야 하는 6-T SRAM 어레이에 적합하지 않다. 구체적으로, 웰의 엣지로부터 떨어져서 장치들을 유지하는 것은 명백히 칩 공간을 낭비하는 것이고, 만일 결과적인 임계치 전압이 SRAM 셀에 받아들여 질 수 없다면, 추가적인 마스크가 임계치 전압을 적절히 중심에 두기 위한 공정에 부가되어야만 하고, 추가적인 비용과 복잡함을 초래한다.
본 발명의 목적은 웰 비례 축소를 가능하게 하여, 웰-투-웰 및 디바이스-투 -웰 치수가 기술 그라운드 룰에 따라 일정한 비율로 만들어 질 수 있도록 하는 데 있다.
본 발명의 다른 목적은 깊은 트렌치 절연과 얕은 트렌치(trench) 절연(이하, "샐로우 트렌치 아이솔레이션"이라 칭한다.) 모두를 사용하여 상이한 도전성 형의 웰을 완전히 절연시키는 데 있다.
본 발명의 다른 목적은 충분한 자체 정렬, 저온도 에피택셜 성장 처리를 사용하여 벌크 기판(bulk substrate) 위에 다중 및 절연된 웰 구조를 형성하는 데 있다.
본 발명에 따른 CMOS 웰 구조를 형성하는 방법은 기판 상에 제1 마스크를 형성하는 단계를 포함하고, 제1 마스크는 복수의 개구를 갖는다. 복수의 제1 도전형 웰은 기판 위에 형성되고, 복수의 제1 도전형 웰의 각각은 제1 마스크의 각각의 개구에 형성된다. 캡(cap)은 제1 도전형 웰의 각각의 상부에 형성되고, 제1 마스크는 제거된다. 측벽 스페이서(sidewall spacer)는 제1 도전형 웰의 각각의 측벽에 형성된다. 복수의 제2 도전형 웰이 형성되고, 복수의 제2 도전형 웰의 각각은 각 제1 도전형 웰들 사이에 형성된다. 복수의 샐로우 트렌치 아이솔레이션은 제1 도전형 웰 및 제2 도전형 웰 사이에 형성된다. 적어도 하나의 제2 도전형 MOS 소자는 복수의 제1 도전형 웰의 각각의 내부에 형성되고, 적어도 하나의 제1 도전형 MOS 소자는 복수의 제2 도전형 웰의 각각의 내부에 형성된다.
본 발명의 적어도 하나의 실시예에 있어서, 복수의 제1 도전형 웰은 제1 선택적 에피택셜 성장 처리에 의해 형성되고, 복수의 제2 도전형 웰은 제2 선택적 에 피택셜 성장 처리에 의해 형성된다.
본 발명의 적어도 하나의 실시예는 기판 위에 복수의 제1 도전형 웰을 형성하기 전에 제1 마스크의 복수의 개구들 사이에 소정의 깊이로 기판을 에칭하는 단계를 포함한다. 복수의 제1 도전형 임플란트(implant) 영역은 측벽 스페이서를 형성하는 단계 전에 기판에 형성되고, 복수의 제1 도전형 임플란트 영역의 각각은 기판의 각각의 노출된 표면에 형성된다. 복수의 제1 도전형 웰은 제1 선택적 에피택셜 성장 처리에 의해 형성되고, 복수의 제2 도전형 웰은 제1 도전형 임플란트 영역의 노출된 표면 위에서 제2 선택적 에피택셜 성장 처리에 의해 형성된다.
본 발명의 상기 목적과 기타 목적 및 특징들은 본 발명의 실시예의 다음 상세한 설명으로부터 명백할 것이고, 첨부한 도면을 참조하여 보다 명확히 알 수 있을 것이다.
[실시예]
본 발명의 다양한 바람직한 실시예에 있어서, 수직 측벽 웰은 벌크(bulk) 실리콘 웨이퍼에 형성된다. 연속적인 저온도 선택적 에피택시 처리는 수직 측벽 단일 웰 구조, 2중 웰 구조 및 3중 웰 구조를 형성하는 데 사용되어, 이온 스캐터링에 의해 발생하는 근접 효과가 제거된다. 근접 효과가 없는 경우, 최소 거리는 웰 경계에 대하여 줄곳 장치들 사이에 유지될 수 있다. 본 발명의 다양한 바람직한 실시예들은 깊은 트렌치 절연과 얕은 트렌치 절연의 양쪽 모두에 사용한다. 스페이서형 얇은 수직의 깊은 트렌치는, 샐로우 트렌치가 웰 내에서 장치를 절연시키는 것 뿐만이 아니라 선택적 에피택시에 의해 기인한 웰 경계에서 결함을 제거하는 데 사용 되는 데 비하여, 측벽 스페이서 기술을 사용하여 웰의 경계에서 형성된다.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 CMOS 구조를 형성하는 방법의 다양한 단계를 나타내는 단면도이다. 본 실시예는 CMOS 듀얼 웰 구조를 형성한다. 도 1에 도시된 바와 같이, n-웰 마스크(10)는 p-형 기판(15) 위에 형성된다. n-웰 마스크(10)는 p-형 기판(15)의 상부 표면을 노출하는 복수의 개구(12)를 갖는다. 마스크(10)는 p-형 기판(15) 위에 마스크 층을 증착하고 마스크 층을 패터닝하는 것에 의해 형성된다. 마스크(10)는 예를 들어 폴리실리콘, 이산화 규소(SiO2) 또는 질화 규소(SiN)와 같은 임의의 적절한 물질로 구성될 수 있다. 제1 마스크는 약 50 nm 내지 500 nm의 두께로 바람직하게 형성된다.
도 2에 도시된 바와 같이, n-웰 영역(16)은 n-웰 마스크(10)의 개구(12) 내에 p-형 기판(15) 위에 형성된다. n-웰 영역(16)은 n-형 선택적 에피택셜 성장 처리에 의해 형성된다. n-웰 영역(16)은 약 1 X 1017/cm3 내지 약 1 X 1020/cm3 의 농도를 갖는 n-형 도펀트로 인-시튜(in-situ) 도핑된다. n-웰 영역(16)은 마스크(10) 위로 특정 양만큼의 과잉 성장(overgroth)(도 2의 "f" 참조)에 의해 바람직하게 형성되어 코너 페이스팅(corner faceting)을 피한다.
도 3에 도시된 바와 같이, n-웰 영역(16)의 상부 표면은 평탄화되어 있고, 에피택셜 과잉 성장 물질은 제거된다. 이 단계는 화학 기계적 연마(polishing) 처리(CMP)와 같은 임의의 적절한 연마 처리를 사용하여 수행될 수 있다.
도 4에 도시된 것처럼, n-웰 영역(16)의 상부는 소정의 깊이 b로 후퇴되어 진다. 이 단계에서, n-웰 영역(16)은 예를 들어, 습식(wet) 에칭 처리와 같은 에칭 처리를 받게 된다.
도 5에 도시된 바와 같이, n-웰 영역(16)은 캡(21)으로 덮혀진다. 이 캡(21)은 예를 들면, 화학 기상 증착(CVD) 또는 열 산화와 같은 임의의 적절한 처리에 의해 형성될 수 있다. 캡(21)은 예를 들어, 이산화 규소로 구성될 수 있다. 제1 마스크(10)는 예를 들어 질화물 습식 에칭에 의해 제거되어 도 6에 도시된 구조를 이룬다.
도 7에 도시된 바아 같이, 스페이서(28)는 n-웰 영역(16)의 수직 측벽에 형성된다. 스페이서(28)는 약 5 내지 30 nm의 범위의 두께로 질화물이 증착되는 CVD 처리에 의해 형성될 수 있다. 스페이서(28)는 n-웰 영역(16)의 측벽을 봉인하여 확산 또는 상호 오염을 피한다.
도 8에 도시된 바와 같이, p-웰 영역(30)은 n-웰 영역(16) 사이의 기판(15) 위에 형성된다. p-웰 영역(30)은 약 1 X 1017/cm3 내지 약 1 X 1020/cm 3의 범위에서 인-시튜 도핑 농도로 p-형 선택적 에피택셜 성장 처리에 의해 형성된다. p-웰 영역(30)은 캡(21) 위에 특정 양만큼의 과잉 성장(도 8의 "h" 참조)에 의해 바람직하게 형성되어 코너 페이스팅을 피한다.
도 9에 도시된 바와 같이, p-웰 영역(30)의 상부 표면은 평탄화되고, 에피택셜 오버그로스 물질은 제거된다. 이 단계는 화학 기계적 연마 처리(CMP) 같은 임의의 적절한 연마 처리를 사용하여 실행될 수 있다.
도 10에 도시된 바와 같이, p-웰 영역(30)은 캡(31)으로 덮혀진다. 캡(31)은 예를 들어 화학 기상 증착(CVD) 또는 열 산화 같은 임의의 적절한 처리에 의해 형성될 수 있다. 캡(31)은 예를 들어 실리콘 다이옥사이드드로 구성될 수 있다.
도 11에 도시된 것처럼, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation;STIs)(32)는 장치 아이솔레이션 및 웰 경계 형성을 위해 구성된다. STIs(32)는 이 기술이 속하는 분야에서 숙련된 당업자에게 잘 알려진 표준 샐로우 트렌치 처리 단계를 사용하여 형성된다. STIs(32)는 n-웰 영역(16)의 장치 영역(34) 및 p-웰 영역(30)의 장치 영역(36)을 절연한다.
본 발명의 다양한 바람직한 실시예에 있어서, 상이한 형태의 반도체 장치는 장치 영역(34, 36)에 형성될 수 있다. 본 발명의 적어도 하나의 실시예에 있어서, 본 기술이 속하는 분야에서 숙련된 자에게 잘 알려진 표준 CMOS 처리 단계를 사용하여 pMOS 장치(40)는 n-웰 장치 영역(16)에 형성되고, nMOS 장치(42)는 p-웰 장치 영역(36)에 형성된다. 각각의 MOS 장치(40, 42)는 게이트 유전체(44), 게이트 전도체(46), 게이트 전도체(46)의 상부에 형성된 광학 경질 마스크(48), 및 적어도 상기 게이트 전도체(46)의 측벽에 형성된 스페이서(50)를 포함한다. P+ 접합(52)은 pMOS 장치(40)용 n-웰 장치 영역(16)에 형성되고, n+ 접합(54)은 nMOS 장치(42)용 p-웰 장치 영역(36)에 형성된다.
도 12 내지 도 24는 본 발명의 다른 바람직한 실시예에 따른 CMOS 구조를 형성하는 방법의 다양한 단계를 나타내는 단면도이다. 본 발명의 실시예는 CMOS 3중 웰 구조를 형성한다. 도 12에 도시된 바와 같이, n-웰 마스크(10)는 p-형 기판(15) 위에 형성된다. n-웰 마스크(10)는 p-형 기판(15)의 상부 표면을 노출하는 복수의 개구(12)를 갖는다. 마스크(10)는 p-형 기판(15) 위에 마스크 층을 증착하고, 이 마스크 층을 패터닝하는 것에 의해 형성된다. 마스크(10)는 예를 들어, 포토레지스트, 폴리실리콘, 이산화 규소(SiO2) 또는 질화 규소(SiN)와 같은 임의의 적절한 물질로 구성될 수 있다.
도 13에 도시된 바와 같이, n-웰 마스크(10)의 개구(12)에 의해 노출된 p-형 기판(15)의 부분은 에칭되어 p-형 기판(15)의 깊이 d를 갖는 개구(20)를 형성한다. 깊이 d는 약 20 nm 내지 500 nm 의 범위가 바람직하다. p-형 기판(15)은 Cl2 기반 RIE(Reactive Ion Etching;반응성 이온 에칭)를 사용하여 바람직하게 이방성으로 에칭된다. 기판(15)에 대한 손상을 피하기 위하여, 저전력의 플라스마가 에칭 처리에 사용되어야 하고, 어닐링 또는 클리닝 단계에 의해 추종된다.
도 14에 도시된 바와 같이, n-웰 영역(16)은 p-형 기판(15)의 개구(20) 위에 형성된다. n-웰 영역(16)은 n-형 선택적 에피택셜 성장 처리에 의해 형성된다. n-웰 영역(16)은 코너 페이스팅을 피하기 위하여 마스크(10) 위에 특정 양만큼의 과잉 성장(도 14의 "f" 참조)에 의해 형성되는 것이 바람직하다.
도 15에 도시된 바와 같이, n-웰 영역(16)의 상부 표면은 평탄화되고 에피택셜 과잉 성장 물질은 제거된다. 이 단계는 화학 기계적 연마 처리(CMP) 같은 임의의 적절한 연마 처리를 사용하여 실행될 수 있다.
도 16에 도시된 바와 같이, n-웰 영역(16)의 상부 부분은 소정의 깊이 b로 제거된다. 이 단계에서, n-웰 영역(16)은 예를 들면, 습식 에칭 처리와 같은 에칭 처리를 받게 된다.
도 17에 도시된 바와 같이, n-웰 영역(16)은 캡(21)으로 덮혀진다. 캡(21)은 예를 들면, 화학 기상 증착(CVD) 또는 열 산화와 같은 임의의 적절한 처리에 의해 형성될 수 있다. 캡(21)은 예를 들면, 이산화 규소로 구성될 수 있다. 제1 마스크(10)는 예를 들면, 질화물 습식 에칭에 의해 제거되어 도 18에 도시된 구조를 이룬다.
도 19에 도시된 바와 같이, n+ 임플란트 영역(26)은 n-웰 영역(16) 사이의 기판(15)에 형성된다. n+ 임플란트 영역(26)은 예를 들면, 이온 주입과 같은 공지의 기술에 의해 형성된다. 표면 주입 도핑 농도는 약 1 X 1019/cm3 내지 약 1 X 1021/cm3 의 범위가 바람직하다. 어닐링 처리후, 최종적으로 매립된 n+ 임플란트 영역(26)은 약 20 nm 내지 약 600 nm의 두께를 갖는다.
도 20에 도시된 바와 같이, 스페이서(28)는 n-웰 영역(16)의 수직 측벽에 형성된다. 스페이서(28)는 질화물이 약 5 내지 30 nm 범위의 두께로 증착된 CVD 처리에 의해 형성될 수 있다. 스페이서(28)는 n-웰 영역(16)의 측벽을 봉인하여 아웃-확산(out-diffusion) 또는 상호 오염을 피한다.
도 21에 도시된 바와 같이, p-웰 영역(30)은 n-웰 영역(16)의 사이의 기판(15) 위로 형성된다. p-웰 영역(30)은 약 1 X 1017/cm3 내지 약 1 X 1020/cm 3 의 범위의 도핑 농도로 p-형의 선택적 에피택셜 성장 처리에 의해 형성된다. p-웰 영역 (30)은 캡(21) 위의 특정 양 만큼의 오버그로스로 바람직하게 형성되어 코너 페이스팅을 피한다.
도 22에 도시된 바와 같이, p-웰 영역(30)의 상부 표면은 평탄화되고, 에피택셜 과잉 성장 물질은 제거된다. 이 단계는 화학 기계적 연마 처리(CMP)와 같은 임의의 적절한 연마 처리를 사용하여 실행될 수 있다.
도 23에 도시된 바와 같이, p-웰 영역(30)은 캡(31)으로 덮혀진다. 캡(31)은 예를 들어, 화학 기상 증착 또는 열 산화와 같은 임의의 적절한 처리에 의해 형성될 수 있다. 캡(31)은 예를 들어 이산화규소로 구성될 수 있다.
도 24에 도시된 바와 같이, 샐로우 트렌치 아이솔레이션(STIs)(32)는 장치 절연 및 웰 경계 형성을 위해 형성된다. STIs(32)는 이 기술이 속하는 분야에 숙련된 당업자에게 잘 알려진 표준 샐로우 트렌치 처리 단계를 사용하여 형성된다. STIs(32)는 n-웰 영역(16)의 장치 영역(34) 및 p-웰 영역(30)의 장치 영역(36)을 절연시킨다.
본 발명의 다양한 바람직한 실시예에 있어서, 상이한 형태의 반도체 장치는 장치 영역(34, 36)에 형성될 수 있다. 본 발명의 적어도 일실시예에 있어서, 본 기술이 속하는 분야에서 숙련된 당업자에게 잘 알려진 표준 CMOS 처리 단계를 사용하여 pMOS 장치(40)는 n-웰 장치 영역(16)에 형성되고, nMOS 장치(42)는 p-웰 장치 영역(36)에 형성된다. 각각의 MOS 장치(40, 42)는 게이트 유전체(44), 게이트 전도체(46), 게이트 전도체(46)의 상부에 형성된 광학 경질 마스크(48), 및 게이트 전도체(46)의 적어도 측벽에 형성된 스페이서(50)를 포함한다. P+ 접합(52)은 pMOS 장치(40)용 n-웰 장치 영역(16)에 형성되고, n+ 접합(54)은 nMOS 장치(42)용 p-웰 장치 영역(36)에 형성된다.
본 발명의 다른 실시예에 있어서, 복수의 제1 전도형 웰 중의 적어도 하나는 제2 도전형 웰을 종결시키는 더미(dummy) 제1 도전형 웰이다. 예를 들어, 도 25는 본 발명의 일실시예에 따른 CMOS 구조의 단면도이다. 이 실시예에 있어서, 더미 n-웰 영역(16A)은 p-웰 영역(30)의 엣지에 형성되어 p-웰 영역(30)을 절연시킨다. 다른 실시예에 있어서, 더미 p-웰 영역(도시하지 않음)은 n-웰 영역의 엣지에 형성되어 n-웰 영역을 절연시킬 수 있다.
전술한 실시예는 첨부한 도면을 참조하여 본원 명세서에 설명되었지만, 본 발명에 따른 장치 및 방법은 그 실시예에 한정되지 않고, 당업자라면 본 발명의 기술적 범주 또는 사상으로부터 벗어남이 없이 여러가지 변경 및 수정이 가능함을 알수 있을 것이다. 그와 같은 변경 및 수정은 첨부한 특허청구범위에 의해 정의된 것바와 같이 본 발명의 범위 내에 포함되도록 의도된다.
본 발명에 따르면, 웰 비례 축소를 가능하게 하여, 웰-투-웰 및 디바이스-투 -웰 치수가 기술 그라운드 룰에 따라 일정한 비율로 만들어 질 수 있도록 하고, 두개의 절연 기술을 사용하여 상이한 도전형의 웰을 완전히 절연시키고, 충분한 자체 정렬, 저온도 에피택셜 성장 처리를 사용하여 벌크 기판 위에 다중 및 절연된 웰 구조를 형성할 수 있다.

Claims (34)

  1. 복수의 개구들을 구비하는 제1 마스크를 기판 위에 형성하는 단계와,
    복수의 제1 도전형 웰(well)들의 각각은 상기 제1 마스크의 각각의 개구들을 제1 도전형 물질로 채움으로써 상기 기판 위에 형성하는 단계와,
    상기 제1 도전형 웰들의 각각의 위에 캡(cap)을 형성하는 단계와,
    상기 제1 마스크를 제거하는 단계와,
    상기 제1 도전형 웰들의 각각의 측벽들에 측벽 스페이서들을 형성하는 단계와,
    복수의 제2 도전형 웰들의 각각은 제2 도전형 물질로 각각의 제1 도전형 웰들 사이의 간격들을 채움으로써, 상기 기판 위에 형성하는 단계
    를 포함하는 CMOS 웰 구조 형성 방법.
  2. 제1항에 있어서, 상기 제1 도전형 웰들과 상기 제2 도전형 웰들 사이에 복수의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation)들을 형성하는 단계와,
    상기 복수의 제1 도전형 웰들의 각각의 내부에 적어도 하나의 제2 도전형 MOS 장치를 형성하는 단계와,
    상기 복수의 제2 도전형 웰들의 각각의 내부에 적어도 하나의 제1 도전형 MOS 장치를 형성하는 단계
    를 더 포함하는 CMOS 웰 구조 형성 방법.
  3. 제1항에 있어서, 상기 복수의 제1 도전형 웰들은 제1 선택적 에피택셜 성장 처리에 의해 형성되고, 상기 복수의 제2 도전형 웰들은 제2 선택적 에피택셜 성장 처리에 의해 형성되는 것인, CMOS 웰 구조 형성 방법.
  4. 제1항에 있어서, 상기 제1 마스크는 저온도 화학 기상 증착 질화물인 것인, CMOS 웰 구조 형성 방법.
  5. 제1항에 있어서, 상기 제1 마스크의 두께는 50 nm 내지 500 nm의 범위인 것인, CMOS 웰 구조 형성 방법.
  6. 제3항에 있어서, 복수의 제1 도전형 웰들을 형성하는 상기 단계는 제1 도전성 도펀트(dopant)로 인-시튜(in-situ) 도핑된 제1 에피택셜 층을 형성하는 단계를 포함하는 것인, CMOS 웰 구조 형성 방법.
  7. 제6항에 있어서, 상기 제1 도전성 도펀트의 상기 도핑 농도는 1 X 1017/cm3 내지 1 X 1020/cm3 의 범위인 것인, CMOS 웰 구조 형성 방법.
  8. 제6항에 있어서, 에피택셜 페이스팅(epitaxial faceting)을 피하기 위하여 상기 제1 마스크의 두께보다 더 큰 두께로 상기 제1 에피택셜 층을 형성하는 단계와,
    상기 제1 마스크의 두께보다 더 작은 두께로 상기 제1 에피택셜 층을 뒤에서 에칭하는 단계를 더 포함하는 CMOS 웰 구조 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 복수의 제2 도전형 웰들을 형성하는 상기 단계는 제2 도전성 도펀트로 인-시튜 도핑된 제2 에피택셜 층을 형성하는 단계를 포함하는 CMOS 웰 구조 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 제2 도전성 도펀트의 상기 도핑 농도는 1 X 1017/cm3 내지 1 X 1020/cm3 의 범위인 것인, CMOS 웰 구조 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 코너 페이스팅을 피하기 위하여 상기 제1 도전형 웰들의 두께보다 더 큰 두께로 상기 제2 에피택셜 층을 형성하는 단계와,
    상기 제2 에피택셜 층을 평탄화하는 단계를 더 포함하는 CMOS 웰 구조 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 캡을 형성하는 상기 단계는 열 산화를 포함하는 것인, CMOS 웰 구조 형성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 측벽 스페이서들을 형성하는 상기 단계는 화학 기상 증착을 포함하는 것인, CMOS 웰 구조 형성 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 측벽 스페이서들은 질화물로 구성되는 것인, CMOS 웰 구조 형성 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 측벽 스페이서들의 상기 두께는 5 nm 내지 30 nm의 범위인 것인, CMOS 웰 구조 형성 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 도전형은 n-형이고, 상기 제2 도전형은 p-형인 것인, CMOS 웰 구조 형성 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 기판 위에 복수의 제1 도전형 웰들을 형성하기 전에 상기 제1 마스크의 상기 복수의 개구들 사이에서 상기 기판을 소정의 깊이로 에칭하는 단계를 더 포함하는 CMOS 웰 구조 형성 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 복수의 제1 도전형 임플란트 영역들은 상기 기판의 각각의 노출된 표면에 형성되어, 측벽 스페이서들을 형성하는 상기 단계 전에 상기 기판 내에 복수의 제1 도전형 임플란트 영역을 형성하는 단계를 더 포함하는 CMOS 웰 구조 형성 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 복수의 제1 도전형 웰들은 제1 선택적 에피택셜 성장 처리에 의해 형성되고, 상기 복수의 제2 도전형 웰들은 상기 제1 도전형 임플란트 영역들의 노출된 표면 위에서 제2 선택적 에피택셜 성장 처리에 의해 형성되는 것인, CMOS 웰 구조 형성 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 소정의 깊이는 20 nm 내지 500 nm의 범위인 것인, CMOS 웰 구조 형성 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 제1 도전형 임플란트 영역들의 도핑 농도는 1 X 1019/cm3 내지 1 X 1021/cm3의 범위인 것인, CMOS 웰 구조 형성 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 복수의 제1 도전형 임플란트 영역들은 20 nm 내지 600 nm 의 깊이로 상기 기판에 형성되는 것인, CMOS 웰 구조 형성 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제19 항에 있어서, 상기 복수의 제1 도전형 웰들 중의 적어도 하나는 적어도 하나의 제2 도전형 웰을 종결하는 더미 제1 도전형 웰인 것인, CMOS 웰 구조 형성 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 복수의 제2 도전형 웰들 중의 적어도 하나는 적어도 하나의 제1 도전형 웰을 종결하는 더미 제2 도전형 웰인 것인, CMOS 웰 구조 형성 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 제1 도전형은 n-형이고, 상기 제2 도전형은 p-형
    인 것인, CMOS 웰 구조 형성 방법.
  26. 제1항 내지 제3항과 제16항 내지 제19항 중 어느 하나의 청구항에 기재된 방법의 각 단계에 의해서 형성된 CMOS 웰 구조.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 복수의 개구들을 갖는 제1 마스크를 기판 위에 형성하는 단계와,
    상기 제1 마스크의 상기 복수의 개구 사이에 상기 기판을 소정의 깊이로 에칭하는 단계와,
    복수의 제1 도전형 웰들의 각각은 상기 제1 마스크의 각각의 개구에 형성되어, 상기 기판 위에 복수의 상기 제1 도전형 웰들을 형성하는 단계와,
    상기 제1 도전형 웰들의 각각의 상부에 캡을 형성하는 단계와,
    상기 제1 마스크를 제거하는 단계와,
    복수의 제1 도전형 임플란트 영역들의 각각은 상기 기판의 각각의 노출된 표면에 형성되어, 상기 복수의 제1 도전형 임플란트 영역들을 상기 기판에 형성하는 단계와,
    상기 제1 도전형 웰들의 각각의 측벽에 측벽 스페이서들을 형성하는 단계와,
    복수의 제2 도전형 웰들의 각각은 각각의 제1 도전형 웰들 사이에 형성되어, 상기 복수의 제2 도전형 웰들을 형성하는 단계
    를 포함하는 CMOS 웰 구조 형성 방법.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서, 상기 복수의 제1 도전형 웰들은 제1 선택적 에피택셜 성장 처리에 의해 형성되고, 상기 복수의 제2 도전형 웰들은 상기 제1 도전형 임플란트 영역의 노출된 표면 위에서 제2 선택적 에피택셜 성장 처리에 의해 형성되는 CMOS 웰 구조 형성 방법.
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