KR100739965B1 - Method of etching for semiconductor device fabrication - Google Patents
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Abstract
본 발명의 식각 방법은, 둘 이상의 조건을 적용하여 단계별로 식각을 실시하는 식각 방법에 있어서, 식각 대상층의 잔존 두께를 확인하면서 식각을 실시하고, 일정 잔존 두께에 이르렀을 때 식각 조건을 바꾸어 식각을 실시하는 것을 특징으로 하며, 이런 조작에 의해 식각 형성하는 패턴의 폭을 조절할 수도 있다. 그리고, 본 발명에서 식각 대상막은 모스 트랜지스터의 폴리실리콘 게이트층일 수 있다. In the etching method of the present invention, in the etching method to perform the etching step by step applying two or more conditions, the etching is performed while checking the remaining thickness of the layer to be etched, the etching conditions are changed by changing the etching conditions when a certain residual thickness is reached. The width of the pattern to be etched by this operation can be adjusted. In the present invention, the etching target layer may be a polysilicon gate layer of a MOS transistor.
본 발명에 따르면, 둘 이상의 조건을 적용하여 단계별로 게이트 패턴 식각을 실시하면서 식각 대상층의 잔존 두께를 정확하게 검출하게 되므로 식각 조건, 에칭 챔버 분위기 변화가 있는 경우에도 얻어지는 식각 패턴의 폭을 정확하게 조절할 수 있고, 소오스 드레인 사이의 전류를 정확하게 조절할 수 있다. According to the present invention, since the remaining thickness of the etching target layer is accurately detected while performing the gate pattern etching step by step by applying two or more conditions, the width of the obtained etching pattern can be precisely adjusted even when there are changes in etching conditions and etching chamber atmosphere. The current between the source and drain can be adjusted accurately.
Description
도1은 본 발명의 일 실시예에 따라 반도체 장치의 모스 트랜지스터용 게이트 패턴이 식각을 통해 형성된 상태를 나타내는 공정 단면도,1 is a cross-sectional view illustrating a state in which a gate pattern for a MOS transistor of a semiconductor device is formed through etching according to an embodiment of the present invention;
도2는 본 발명에 의해 이루어진 다수의 반도체 장치에서의 게이트 패턴 폭과 첫 식각 단계 종료 시점 검출이 이루어진 시간 변이를 나타내는 그래프이다. FIG. 2 is a graph illustrating a time variation in which gate pattern widths and end times of first etching steps are detected in a plurality of semiconductor devices according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10: 기판 20: 게이트 절연막10: substrate 20: gate insulating film
30: 게이트 패턴 31: 상층30: gate pattern 31: upper layer
33: 하층33: lower floor
본 발명은 반도체 장치 제조를 위한 식각 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 패턴 폭을 조절할 수 있도록 하는 패턴 식각 방법에 관한 것이다. The present invention relates to an etching method for manufacturing a semiconductor device, and more particularly, to a pattern etching method for controlling a pattern width of a semiconductor device.
반도체 장치 제조 공정은 기판 위에 금속 등 도전막과 실리콘 산화막 등의 절연막을 박막 증착(Thin Film Deposition) 등의 공정으로 형성하고, 이들 박막을 패터닝하여 소자와 배선을 형성함으로써 반도체 장치를 형성하는 공정이다. A semiconductor device manufacturing process is a process of forming a semiconductor device by forming a conductive film such as a metal and an insulating film such as a silicon oxide film on a substrate by a process such as thin film deposition, and patterning these thin films to form elements and wiring. .
그런데, 박막의 형성과 이들 박막의 패터닝을 위한 식각 등 공정에서 여러 종류의 프로세스 가스를 사용하며, 프로세스 가스의 반응성 및 공정 조건을 최적화하기 위해 고주파 발생기 등 각종 장치를 이용한다. 식각은 대개 대상 막에 패턴을 형성하기 위해 이루어진다. 고집적화된 반도체 장치의 형성 공정에서 식각 조건을 엄밀하게 조절하지 않으면 식각이 제대로 이루어지지 않아 문제를 일으키게 된다. 즉, 과소 식각을 하면 패턴 사이에 분리되지 않은 부분이 생겨 단락을 일으킬 수 있고, 과잉 식각을 하면 하부 구조에 대한 손상이 발생하거나, 형성되는 패턴의 폭이 좁아져 배선의 저항이 증가하거나, 소자 기능을 적절히 통제할 수 없어 기능 이상을 초래할 수 있다. However, various types of process gases are used in the process of forming thin films and etching for patterning the thin films, and various devices such as a high frequency generator are used to optimize the process gas reactivity and process conditions. Etching is usually done to form a pattern on the target film. If the etching conditions are not strictly controlled in the process of forming a highly integrated semiconductor device, the etching may not be performed properly, resulting in a problem. That is, underetching may result in a short circuit due to unseparated portions between the patterns, and overetching may cause damage to the underlying structure, or the width of the formed pattern may be narrowed to increase the resistance of the wiring or the device. Inadequate control of functions can lead to malfunctions.
식각 공정을 정확히 조절하기 위해 식각이 끝나는 시점 결정(EPD: End Point Detection)하는 여러 가지 방법이 사용될 수 있다. 가령, 식각 공정이 이루어지는 시간을 미리 정하는 방법, 식각 대상막 하부의 막이 드러나면 이를 검출하는 방법이 있다. 드러난 하부 막을 검출하는 방법에도 공정 챔버 일측에서 기판에 엑스레이 등을 조사하고, 기판에서 방출되는 파의 파장 변화를 통해 대상막 식각이 이루어짐을 알거나, 기판면이 향하는 방향으로 바이어스 전압을 건 상태에서 임피던스의 변화를 통해 하지막이 드러남을 검출할 수도 있다. In order to precisely control the etching process, various methods of determining end point detection (EPD) may be used. For example, there is a method of predetermining a time for which an etching process is performed, and a method of detecting a film under the etching target layer when it is exposed. In the method of detecting the exposed lower film, the substrate is irradiated with X-rays, etc. from one side of the process chamber, and the target film is etched by changing the wavelength of the wave emitted from the substrate, or the bias voltage is applied in the direction toward the substrate surface. It is also possible to detect that the underlying film is exposed by changing the impedance.
이러한 식각 종료점 검출 방법은 특징상 이미 식각 대상막에 대한 식각이 대 부분 이루어지고, 하지막이 드러남에 따라 비로서 식각 종료점을 검출할 수 있게 된다. 그러나, 하지막이 드러난 시점에서는 식각 공정의 종료를 알게 되는 것은 미세하게 식각 공정을 조절하는 많은 단계의 식각 공정에서 이미 조절할 수 있는 시점에 늦은 것이 될 수 있다. In the etching end point detection method, most of the etching is performed on the etching target layer, and as the underlying layer is exposed, the etching end point can be detected as a ratio. However, at the time when the underlying film is revealed, the end of the etching process may be late at a time when it is already controllable in the etching process of many stages in which the etching process is finely controlled.
가령, 반도체 장치의 모스 트랜지스터를 형성하면서 게이트 전극으로 이용되는 폴리실리콘층을 패터닝하는 과정을 보면, 주된 식각은 다시 두 개의 단계로 이루어질 수 있다. 첫 단계에서는 이방성이 강하여 게이트 패턴의 측벽이 수직에 가깝게 형성된다. 둘째 단계에서는 폴리머등 부산물이 우세하게 형성되어 식각으로 형성되는 게이트 패턴의 측벽에 폴리머가 부착되고 그 영향으로 폴리실리콘으로 이루어지는 패턴의 폭이 게이트 절연막으로 가면서 점차 넓어지는 양상을 보인다. For example, in the process of patterning a polysilicon layer used as a gate electrode while forming a MOS transistor of a semiconductor device, the main etching may be performed in two steps. In the first step, the anisotropy is so strong that the sidewalls of the gate pattern are formed close to the vertical. In the second step, the polymer is attached to the sidewall of the gate pattern formed by etching by predominantly forming by-products such as polymer, and the width of the pattern made of polysilicon gradually widens as the gate insulating layer is affected by the influence.
패턴 폭이 정밀하게 제어되는 공정에서는 이런 현상을 감안하여 모스 트랜지스터를 형성하는 게이트 패턴의 폭을 조절하게 된다. 폴리실리콘층 전체의 적층 두께가 일정하다고 할 때, 둘째 단계에서 식각되는 폴리실리콘층의 두께가 게이트 패턴의 폭을 적절하게 조절할 수 있는 수단이 된다. 따라서, 첫 단계 식각이 이루어진 상태에서 잔존하는 폴리실리콘층 두께가 일정 수준이 되면 첫 단계의 공정 조건에서 이루어지는 식각은 중단되고, 둘째 단계의 공정 조건에서 식각이 이루어져야 한다. In the process of precisely controlling the pattern width, in consideration of this phenomenon, the width of the gate pattern forming the MOS transistor is adjusted. When the stack thickness of the entire polysilicon layer is constant, the thickness of the polysilicon layer etched in the second step is a means for properly adjusting the width of the gate pattern. Therefore, when the thickness of the remaining polysilicon layer reaches a certain level in the first stage etching, the etching performed in the first stage process conditions is stopped, and the etching must be performed in the second stage process conditions.
그러나, 하지막이 노출되어야 식각 공정의 단계를 판단할 수 있는 종래의 EPD 방법에서는 식각의 첫 단계와 둘째 단계를 구분하여 공정 조건을 바꾸는 시점을 정확하게 결정하는 것은 어렵다. 단지 첫 단계의 표준 식각 조건에서의 평균적 식각율을 통해 정해진 잔존 두께가 남는 시점을 결정하고, 첫 식각 단계의 식각 시간을 결정하여 식각을 진행하게 된다. 그러나, 장비 세팅의 변경이나, 기타 조건 변화에 따라 식각율은 일정하지 않을 수 있고, 잔존 두께와 결과적으로 식각 공정을 통해 형성될 게이트 패턴의 폭도 일정하지 않게 형성되는 문제가 있다. 게이트 패턴의 폭이 일정하지 않게 되면 소오스와 드레인 영역 사이의 전류 흐름이 불균일하게 되어 반도체 장치의 작용에 오류가 발생할 수 있다. However, in the conventional EPD method which can determine the stage of the etching process only when the underlying film is exposed, it is difficult to accurately determine the timing of changing the process conditions by dividing the first stage and the second stage of etching. The average etch rate in the standard etching conditions of the first stage is used to determine the time point at which the remaining thickness remains, and the etching time of the first etch stage is determined to perform the etching. However, the etching rate may not be constant according to the change of the equipment setting or other conditions, and the remaining thickness and the width of the gate pattern to be formed through the etching process may also be irregular. If the width of the gate pattern is not constant, current flow between the source and drain regions may be uneven, which may cause an error in the operation of the semiconductor device.
따라서, 식각 장비의 조건이나 챔버 분위기에 일부 변화가 있어도 안정적으로 게이트 패턴의 폭을 확보할 수 있는 식각 방법이 요청된다.Accordingly, there is a need for an etching method capable of stably securing the width of the gate pattern even when there are some changes in the conditions of the etching equipment or the chamber atmosphere.
본 발명은 상술한 종래 식각 방법의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면에서는, 둘 이상의 조건을 적용하여 단계별로 식각을 실시하는 식각 방법에 있어서, 식각 대상층의 잔존 두께를 정확하게 검출할 수 있는 식각 방법을 제공하는 것을 목적으로 한다. The present invention is to solve the above problems of the conventional etching method, in one aspect of the present invention, in the etching method to perform the etching step by step by applying two or more conditions, it is possible to accurately detect the remaining thickness of the etching target layer. The purpose is to provide an etching method.
본 발명의 다른 측면에서, 본 발명은, 식각 단계에서 식각 대상층의 잔존 두께를 정확히 검출함으로써 식각의 조건을 바꾸어 식각 패턴의 폭을 조절할 수 있는 식각 방법을 제공하는 것을 목적으로 한다. In another aspect of the present invention, an object of the present invention is to provide an etching method capable of adjusting the width of the etching pattern by changing the conditions of the etching by accurately detecting the remaining thickness of the etching target layer in the etching step.
상기 목적을 달성하기 위한 본 발명의 식각 방법은, 둘 이상의 조건을 적용하여 단계별로 식각을 실시하는 식각 방법에 있어서, 식각 대상층의 잔존 두께를 확인하면서 식각을 실시하고, 일정 잔존 두께에 이르렀을 때 식각 조건을 바꾸어 식각을 실시하는 것을 특징으로 한다.Etching method of the present invention for achieving the above object, in the etching method to perform the step-by-step etching by applying two or more conditions, when performing the etching while checking the remaining thickness of the etching target layer, when a certain remaining thickness Etching is performed by changing the etching conditions.
본 발명의 다른 측면에 따르면, 본 발명의 식각 방법은, 둘 이상의 조건을 적용하여 단계별로 식각을 실시하는 식각 방법에 있어서, 식각 대상층의 잔존 두께를 확인하면서 식각을 실시하고, 일정 잔존 두께에 이르렀을 때 식각 조건을 바꾸어 식각을 실시하여 식각으로 이루어지는 패턴의 선폭을 조절하는 것을 특징으로 한다. According to another aspect of the present invention, the etching method of the present invention, in the etching method to perform the etching step by step applying two or more conditions, performing the etching while checking the remaining thickness of the target layer to reach a certain residual thickness When the etching conditions by changing the etching characterized in that the line width of the pattern consisting of etching.
본 발명에서 식각 대상막은 모스 트랜지스터의 폴리실리콘 게이트층일 수 있다. In the present invention, the etching target layer may be a polysilicon gate layer of a MOS transistor.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도1은 본 발명의 일 실시예에 따라 반도체 장치의 모스 트랜지스터용 게이트 패턴이 식각을 통해 형성된 상태를 나타내는 공정 단면도이다.1 is a cross-sectional view illustrating a state in which a gate pattern for a MOS transistor of a semiconductor device is formed through etching according to an exemplary embodiment of the present invention.
도2는 본 발명에 의해 이루어진 다수의 반도체 장치에서의 게이트 패턴 폭과 첫 식각 단계 종료 시점 검출이 이루어진 시간 변이를 나타내는 그래프이다. FIG. 2 is a graph illustrating a time variation in which gate pattern widths and end times of first etching steps are detected in a plurality of semiconductor devices according to the present invention.
도1을 참조하면, 먼저, 실리콘 기판(10)에 게이트 절연막(20)이 형성된다. 물론, 기판에는 도시되지 않지만 소자 분리막이 이미 형성되고, 활성 영역에 불순물 웰 형성을 위한 이온 주입 등의 방법으로 도핑이 이루어져 있는 상태가 된다. 활성 영역에 건식 실리콘 산화막이 형성된다. 이 실리콘 산화막은 게이트 절연막의 역할을 하게 된다. 건식 실리콘 산화막 위쪽에 화학기상증착(CVD)을 이용하여 폴리 실리콘층이 일정 두께 적층된다.Referring to FIG. 1, first, a
도포공정과 노광 및 현상 공정을 통해 폴리실리콘층 위쪽에 게이트 패턴 식각을 위한 포토레지스트 식각 마스크(미도시)가 형성된다. 식각 마스크가 형성된 상태로 혹은 포토레지스트 도포 전에 노출된 폴리실리콘층 표면의 자연 산화막을 제거하는 공정이 통상 이루어질 수 있다. A photoresist etch mask (not shown) for etching the gate pattern is formed on the polysilicon layer through the coating process and the exposure and development processes. A process of removing the native oxide film on the surface of the polysilicon layer exposed with the etching mask or before the photoresist may be generally performed.
식각 마스크가 형성된 상태에서 주된 식각의 첫 단계가 진행된다. 첫 단계에서는 이방성과 식각력이 우월한 식각이 이루어져 형성되는 게이트 패턴(30)의 측벽이 수직에 가깝게 형성된다. 도1의 A는 이 단계에서 이루어진 패턴의 상층(31) 구간을 표시한다. With the etching mask formed, the first stage of the main etching is performed. In the first step, the sidewall of the
식각 장비의 에칭 챔버에는 단계의 종료시점을 판단하기 위한 간섭계를 이용한 종점 인식장치(IEP:interferometric end point detector)가 설치되어 계속적인 폴리실리콘층 잔여 두께 확인에 의해 이 단계에서의 종점을 판단하게 된다. 종점 인식장치는 대상막이 표면과 대상막의 저면에서 반사되는 경로차를 가지는 빛의 간섭 현상을 이용하여 간섭에 따른 패턴을 검출하여 잔여막의 두께를 측정하게 된다. 간섭계를 이용한 종점 인식장치는 기존에 사용되는 장비이므로 그 작용원리와 구성은 이 기술 분야에 잘 알려져 있으므로 구체적인 설명은 생략한다.The etching chamber of the etching equipment is equipped with an interferometric end point detector (IEP) using an interferometer for determining the end point of the step, and the end point at this step is determined by continuously checking the remaining thickness of the polysilicon layer. . The end point recognition device measures the thickness of the remaining film by detecting a pattern according to the interference by using an interference phenomenon of light having a path difference reflected from the surface and the bottom of the target film. Since the end point recognition device using the interferometer is a conventional equipment, its operation principle and configuration are well known in the art, so a detailed description thereof will be omitted.
한편, 계속적으로 IEP를 이용하여 폴리실리콘층의 두께 변화를 관찰하면 시간당 두께 변화, 즉, 식각율을 알 수 있다.On the other hand, by continuously monitoring the thickness change of the polysilicon layer using the IEP it can be seen that the thickness change per hour, that is, the etching rate.
첫 식각 단계는 폴리실리콘 잔여층이 일정 두께 남았을 때 종료되고, 식각 조건을 바꾼 상태에서 둘째 단계의 주된 식각이 이루어진다. 이 식각 단계에서는 식각 부산물인 폴리머의 생성과 표면 부착이 우세하여 그 영향으로 이 단계에서 식각되는 게이트 패턴(30)의 측벽은 수직과 일정 각도를 가지면서 패턴 폭이 넓어지는 형태를 보인다. 도1의 B는 이 단계에서 이루어진 패턴의 하층(33) 구간을 표시한다. The first etching step is terminated when the polysilicon remaining layer remains a certain thickness, and the second etching main etching is performed with changing etching conditions. In this etching step, the formation of the polymer, which is an etch byproduct, and the surface adhesion are predominant, and as a result, the sidewall of the
측벽이 수직과 이루는 각도가 일정하면 결국 잔여층 두께에 의해 둘째 식각 단계에서 게이트 패턴 선폭의 증가 및 최종적으로 게이트 절연막과 만나는 곳에서의 게이트 패턴 폭(FI CD)을 알 수 있다. 이런 식각 특성을 이용하여 첫 식각 단계에서 게이트 패턴의 상부 폭과 게이트용 폴리실리콘층의 잔여 두께를 알면 게이트 패턴의 폭을 알 수 있고, 역으로, 원하는 게이트 패턴의 폭(FI CD)을 얻기 위해 첫 식각 단계에서 남겨야할 잔여 폴리실리콘층 두께를 결정할 수 있다. If the angle between the sidewall and the vertical is constant, the thickness of the remaining layer may eventually determine the increase in the gate pattern line width in the second etching step and the gate pattern width (FI CD) where it finally meets the gate insulating film. By using this etching characteristic, the width of the gate pattern can be known by knowing the upper width of the gate pattern and the remaining thickness of the polysilicon layer for the gate in the first etching step, and conversely, to obtain the desired gate pattern width (FI CD). The remaining polysilicon layer thickness to be left in the first etching step can be determined.
이상의 실시예와 같이 첫 식각 단계에서 IEP를 이용하여 종점을 결정하면, 비록 첫 식각 단계에서 식각 장비의 세팅에 변화가 생겨 공정 조건이 변화하거나 식각 챔버의 분위기가 변화하는 경우에도 첫 단계에서 남겨야 할 폴리실리콘층 두께에 따라 단계 종료점이 결정되므로 주된 식각 단계에서 이루어지는 게이트 패턴의 결과적인 선폭에서는 변화가 없게 된다.As described above, when the end point is determined by using the IEP in the first etching step, even if the setting of the etching equipment changes in the first etching step, the process conditions or the atmosphere of the etching chamber should be left in the first step. Since the end point of the step is determined by the thickness of the polysilicon layer, there is no change in the resulting line width of the gate pattern made in the main etching step.
도 2는 이러한 본 발명의 결과를 나타낸다. 수평축인 X축은 본 발명에 의해 게이트 패턴 식각을 실시한 시행 횟수를 나타내며, 왼쪽의 Y축은 다이아몬드형 점으로 표시한 EPD 시간(단위:초)을, 오른쪽의 Y축은 네모형 점으로 표시한 게이트 패턴 폭(단위:마이크로 미터)을 나타낸다. 2 shows the results of this invention. The horizontal axis, the X axis, represents the number of times the gate pattern was etched according to the present invention. The Y axis on the left shows the EPD time (unit: seconds) represented by diamond points, and the Y axis on the right shows the width of the gate pattern. (Unit: micrometer).
그래프를 통해 본 발명을 적용할 때 형성되는 게이트 패턴의 폭과 종점 검출 시간(EPD 시간)이 거의 변이가 없는 상태로 유지됨을 알 수 있다.It can be seen from the graph that the width and the end point detection time (EPD time) of the gate pattern formed when the present invention is applied remain almost unchanged.
본 발명에 따르면, 둘 이상의 조건을 적용하여 단계별로 게이트 패턴 식각을 실시하면서 식각 대상층의 잔존 두께를 정확하게 검출하게 되므로 식각 조건, 에칭 챔버 분위기 변화가 있는 경우에도 얻어지는 식각 패턴의 폭을 정확하게 조절할 수 있고, 따라서, 소오스 드레인 사이의 전류를 정확하게 조절할 수 있다. According to the present invention, since the remaining thickness of the etching target layer is accurately detected while performing the gate pattern etching step by step by applying two or more conditions, the width of the obtained etching pattern can be precisely adjusted even when there are changes in etching conditions and etching chamber atmosphere. Therefore, the current between the source drains can be adjusted accurately.
또한, 공정에서 웨이퍼간 공정 균일성을 확보할 수 있으므로 반도체 장치 특성 균일화를 이룰 수 있다. In addition, since the process uniformity between wafers can be ensured in the process, semiconductor device characteristics can be made uniform.
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