KR100739253B1 - 반도체 메모리 소자의 리페어 회로 - Google Patents

반도체 메모리 소자의 리페어 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 리페어 회로에 관한 것으로, 리페어 동작이 수행되어야 할 어드레스가 발생된 경우, 리페어 제어부가 라이트 인에이블 신호 또는 리드 인에이블 신호를 직접 입력 받아 이전 어드레스를 사용하여 일반 셀보다 먼저 리페어 제어부를 활성화시켜 리페어 제어부에서 소요되는 동작 시간을 상쇄시킴으로써, 리페어 셀의 동작 속도를 일반 셀의 동작 속도보다 빠르게 하여 소자의 동작 속도를 향상시키는 반도체 메모리 소자의 리페어 회로가 개시된다.
리페어 셀, 동작 속도, 어드레스

Description

반도체 메모리 소자의 리페어 회로{Repairing circuit in semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 소자의 리페어 회로를 설명하기 위한 소자의 블럭도이다.
도 2는 종래 기술에 따른 반도체 메모리 소자의 어드래스 생성 동작을 설명하기 위한 신호들의 타이밍도이다.
도 3은 본 발명에 따른 반도체 메모리 소자의 리페어 회로를 설명하기 위한 블럭도이다.
도 4는 도 3의 리페어 제어부를 설명하기 위한 블럭도이다.
도 5는 도 4의 리페어 어드레스 발생 회로를 나타내는 블럭도이다.
도 6은 도 5의 데이터 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 7은 도 3의 리페어 회로의 동작을 설명하기 위한 신호들의 타이밍도 이다.
도 8은 도 5의 제어 회로의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 9는 도 3의 리페어 회로의 스타트 어드레스 동작을 설명하기 위한 신호들의 타이밍도이다.
<도면의 주요 부분에 대한 설명>
100 : 입력 단자 200 : 어드레스 카운터
300 : 리페어 제어부 400 : 데이터 멀티플렉서
500 : 리페어 스크램블 600 : 어드레스 스크램블
700 : 리페어 셀 800 : 메모리 셀
310 : 리페어 어드레스 발생회로 320 : 리페어 제어 회로
311 : 제어 회로 312 : 데어터 회로
313 : 패스회로 314 : 증가 회로
본 발명은 반도체 메모리 소자의 리페어 회로에 관한 것으로, 특히 리페어 셀이 정상 메모리 셀보다 늦게 동작되는 것을 방지할 수 있는 반도체 메모리 소자의 리페어 회로에 관한 것이다.
반도체 메모리 장치는 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리 방법이다.
현재는 메모리 장치 내에 미리 설치해둔 예비용 단위 셀을 이용하여 불량이 발생한 노멀 단위 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
도 1은 종래의 리페어 동작을 수행하는 과정을 설명하기 위한 블럭도이다. 도 2는 어드레스 생성 과정을 설명하기 위한 신호들의 타이밍도이다. 도 1 및 도 2를 참조하여 종래 기술에 따른 낸드 플래시 메모리 소자의 어드레스 생성 과정과 리페어 동작 원리를 설명하면 다음과 같다.
1)낸드 플래시 메모리 소자의 어드레스 생성 과정
낸드 플래시 메모리 소자는 데이터의 입출력이 시리얼(serial)하게 이루어지므로 어드레스 핀이 따로 따로 존재하지 않으며, 라이트 인에이블 신호(WE#) 혹은 리드 인에이블 신호(RE#)에 의해 생성된다. 먼저 어드레스 생성 신호(adress start)가 ALE 핀과 I/O를 통하여 입력된다. ALE(Address Latch Enable) 핀은 어드레스 입력을 위한 핀이다. 라이트 인에이블 신호(WE#)는 어드레스 카운터에 입력되고, 어드레스 카운터는 라이트 인에이블 신호(WE#)가 한 번 토글(toggle)할 때 마다 어드레스를 하나씩 증가시킨다. 또한, 칩 내부에서는 라이트 인에이블 신호(WE#)의 라이징 에지(rising edge)를 검출하여 내부 어드레스를 증가시킨다. 데이터를 출력하고자 할 때는 리드 인에이블 신호(RE#)를 이용하여 상기와 동일한 방법으로 어드레스를 증가시킨다.
라이트 인에이블 신호(WE#) 혹은 리드 인에이블 신호(RE#)가 입력 단자에 입력되면 어드레스 카운터에서 어드레스를 증가시킨다. 증가된 어드레스(COLADD 또는 ROWADD)는 칩 내부의 셀 동작 블럭(리페어 제어부, 어드레스 스크램블)으로 전달되어야 하는데 실제 입력 단자에서 라이트 인에이블 신호(WE#) 혹은 리드 인에이블 신호(RE#)가 어드레스 카운터에 입력되어 생성되는 컬럼 어드레스 신호(COLADD[j])셀 동작 블럭(리페어 제어부, 어드레스 스크램블)에 도달하기까지는 도 2의 Tadd만큼의 시간이 걸린다. 결과적으로 리페어 스크램블에 도달하는 리페어 어드레스 신호(RADD)는 어드레스 스크램블에 도달하는 컬럼 어드레스 신호(COLADD[j])가 어드레스 스크램블에 도달하는 시간보다 리페어 제어부에서 생성되어 리페어 스크램블에 도달하는 시간만큼 늦게 도달하게 된다. 이로 인하여 정상적인 메모리 셀보다 리페어 셀의 동작 속도가 느려지게 된다.
2)리페어 동작
일반 메모리 셀이나 리페어 셀이나 셀 데이터의 입출력은 어드레스의 변화에 따라서 이루어진다. 그러나 리페어 동작을 수행하기 위해서는 리페어 하고자 하는 어드레스 비교가 이루어져야 하고, 리페어 하고자 하는 I/O를 설정해야 하는데 이 동작을 수행하는 것이 리페어 제어부이다. 데이터 출력 시 새로운 어드레스가 입력되면 일반 셀의 경우 페이지 버퍼에 의해서 데이터 입출력이 이루어지지만, 리페어 셀의 경우 리페어 제어부에서 생성되는 제어 신호들(RIO;리페어 하고자 하는 I/O를 지시하는 신호, RADD;리페어 컬럼을 지정해주는 어드레스)에 따라 입출력 동작이 제어된다. 따라서, 리페어 셀의 동작이 일반 셀의 동작보다 리페어 제어부가 활성화되고 리페어 스크램블로 전송되는 시간만큼 느리게 되어 결국 리페어 셀 동작 속도가 칩 동작 속도를 규정하게 된다. 이 때, 리페어 제어부가 동작하는데 필요한 시간을 줄이는 것은 한계가 있기 때문에 데이터 입출력 시간을 규정한 스펙이 줄어들 경우, 리페어 제어부 동작 시간에 의하여 소자의 스펙을 오버할 수 있다. 예를 들면, 낸드 플래시 메모리의 경우 512메가 바이트(Mb)는 한 바이트(byte) 입출력에 필요한 시간이 50ns 이지만 2기가 바이트(Gb)는 30ns이고, 4기가 바이트(Gb)는 25ns로 크게 줄어든다. 그러나 512메가 바이트(Mb), 2기가 바이트(Gb), 4기가 바이트(Gb) 모두 리페어 제어부의 동작 시간은 같거나 혹은 더 길어지므로 입출력 시간에 대한 소자의 스펙을 충족시키지 못하게 된다.
따라서 본 발명은 리페어 동작이 수행되어야 할 어드레스가 발생된 경우, 리페어 셀 동작 속도를 정상 셀의 동작 속도보다 빠르게 하여 소자의 동작 속도를 향상시킬 수 있는 반도체 메모리 소자의 리페어 회로를 제공한다.
본 발명에 따른 반도체 메모리 소자의 리페어 회로는 라이트 인에이블 신호 또는 리드 인에이블 신호에 응답하여 제 1 컬럼 어드레스 신호, 제 2 컬럼 어드레스 신호를 순차적으로 생성하는 어드레스 카운터; 상기 제 1 컬럼 어드레스 신호, 어드레스 래치 인에이블 신호, 커맨드 래치 인에이블 신호 및 상기 라이트 인에이블 신호에 응답하여 상기 제 2 컬럼 어드레스 신호보다 먼저 상기 제 2 컬럼 어드레스 신호에 대한 리페어 컬럼 어드레스 신호를 생성하는 리페어 제어부; 리페어 입출력 제어 신호와 상기 리페어 컬럼 어드레스 신호에 응답하여 리페어 셀을 선택하는 리페어 스크램블부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 메모리 소자의 리페어 회로를 설명하기 위한 소자의 블럭도이다.
입력 단자(100)를 통해 입력 신호들 즉, 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#), 어드레스 래치 인에이블 신호(ALE), 및 커맨드 래치 인에이블 신호(CLE)가 입력되어, 어드레스 카운터(200) 및 리페어 제어부(300)에 전송된다.
어드레스 카운터(200)는 입력 단자(100)를 통하여 인가된 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 한번 토글(toggle)할 때마다 어드레스가 증가된 컬럼 어드레스 신호(COLADD[j], COLADD[j+1])를 출력된다.
리페어 제어부(300)는 입력 단자(100)를 통하여 인가된 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#), 어드레스 래치 인에이블 신호(ALE), 및 커맨드 래치 인에이블 신호(CLE)와 어드레스 카운터(300)에서 출력된 컬럼 어드레스 신호(COLADD[j-1]에 응답하여 리페어 제어 신호(RIO)와 리페어 어드레스 신호 (RADD)를 출력한다.
데이터 멀티 플렉서(400)는 리페어 제어부(300)에서 출력된 리페어 제어 신호(RIO)에 응답하여 리페어 스크램블(500)과 어드레스 스크램블(600)의 데이터 입출력을 제어한다.
리페어 스크램블(500)은 리페어 제어부(300)에서 출력되는 리페어 어드레스 신호(RADD)에 응답하여 어드레스 디코딩 동작을 수행하여 해당하는 리페어 셀의 비트라인을 선택한다.
어드레스 스크램블(600)은 어드레스 카운터(200)에서 출력되는 컬럼 어드레스 신호(COLADD[j])에 응답하여 어드레스 디코딩 동작을 수행하여 해당하는 메모리 셀의 비트라인을 선택한다.
도 4는 도 3의 리페어 제어부(300)를 설명하기 위한 블럭도이다. 리페어 제어부(300)는 리페어 어드레스 발생 회로(310)와 리페어 제어 회로(320)를 포함하여 구성된다. 리페어 어드레스 발생 회로(310)는 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#), 어드레스 래치 인에이블 신호(ALE), 및 커맨드 래치 인에이블 신호(CLE)에 응답하여 리페어 어드레스 신호를 생성한다. 리페어 제어 회로(320)는 리페어 어드레스에 응답하여 도 3의 리페어 제어 신호(RIO)와 리페어 어드레스 신호(RADD)를 출력한다.
도 5는 본 발명에 따른 반도체 메모리 소자의 리페어 어드레스 발생 회로(310)를 설명하기 위한 블럭도이다. 리페어 어드레스 발생 회로(310)는 제어 회로(311)와 데이터 회로(312)와 패스 회로(313) 및 증가 회로(314)를 포함하여 구성된 다. 제어 회로(311)는 라이트 인에이블 신호(WE#)와 어드레스 래치 인에이블 신호(ALE) 및 커맨드 래치 인에이블 신호(CLE)에 응답하여 제어 신호(CTRL#)을 출력한다. 데이터 회로(312)는 어드레스 래치 인에이블 신호(ALE)와 커맨드 래치 인에이블 신호(CLE) 및 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)에 응답하여 데이터 신호(DATA#) 출력한다. 패스 회로(313)는 제어 신호(CTRL#)와 컬럼 어드레스 신호(COLADD[j])에 응답하여 제어 신호(CTRL#)가 논리 로우일 때 컬럼 어드레스 신호(COLADD[j])를 리페어 어드레스 신호(RADD)로 출력한다. 증가 회로(314)는 데이터 신호(DATA#)와 이전의 컬럼 어드레스 신호(COLADD[j-1])를 인가받아 이전의 컬럼 어드레스 신호(COLADD[j-1])의 어드레스를 증가시켜 리페어 어드레스 신호(RADD)를 출력한다. 패스 회로(313)는 트랜스미션 게이트(trasmission gate)를 사용하거나 데코딩(decoding) 회로를 이용하여 구성된다. 증가 회로(314)는 로컬 어드레스 카운터(local address counter) 또는 가산기 회로(logic adder)를 이용하여 구성된다.
도 6 내지 도 9는 본 발명에 따른 반도체 메모리 소자의 리페어 동작을 설명하기 위한 신호들의 타이밍도이다. 도 6 내지 도 9를 참조하여 본 발명에 따른 반도메 메모리 소자의 리페어 어드레스가 생성되는 과정을 상세히 설명하면 다음과 같다.
(1) 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)에 동기되는 일반 어드레스의 경우
이전의 어드레스를 COLADD[j-1], 현재의 어드레스를 COLADD[j] 라고 가정하 고 설명하면 다음과 같다.
현재의 어드레스에 대하여 데이터를 입출력하기 위해 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 로우 레벨로 폴링(Falling)된다. 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 로우 레벨인 구간에서 현재 어드레스 셀에 대하여 데이터의 입출력이 이루어진다. 이때 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 하이 레벨로 라이징(Rising)되면 어드레스 카운터(200)에서 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)의 라이징 에지(Rising Edge)를 검출하여 컬럼 어드레스 신호를 COLADD[j-1]에서 COLADD[j]로 증가시킨다. 이때, 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 입력 단자(100)에서 어드레스 카운터(200)까지 전송되는 시간과, 어드레스 카운터(200)가 활성화되어 어드레스 신호(COLADD[j])를 리페어 제어부(300)까지 전송되는 시간이 소요된다(전체적으로 Tadd 만큼의 시간이 소요). 따라서, 도 7을 참조하면, 실제로 내부 어드레스의 변경은 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 하이 레벨로 라이징(Rising)된 후 일정한 소요 시간(Tadd) 후에 어드레스를 COLADD[j-1]에서 COLADD[j]로 증가된다.
리페어 제어부(300)의 어드레스 발생 회로(310)의 동작을 상세히 설명하면 다음과 같다. 리페어 어드레스 발생 회로(310)의 데이터 회로(312)는 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)와, 어드레스 래치 인에이블 신호(ALE), 및 커맨드 래치 인에이블 신호(CLE)에 응답하여 데이터 신호(DATA#)을 생성한다. 즉, 도 6을 참조하면,어드레스 래치 인에이블 신호(ALE), 및 커맨드 래치 인 에이블 신호(CLE)가 논리 로우 레벨을 유지하고, 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 논리 하이에서 논리 로우 레벨로 천이될 때, 논리 로우 레벨의 데이터 신호(DATA#)가 출력된다. 증가 회로(314)는 로우 레벨의 데이터 신호(DATA#)와 이전의 어드레스 신호(COLADD[j-1])에 응답하여 어드레스를 증가시킨 리페어 어드레스 신호(RADD)를 출력한다. 따라서 본 발명은 어드레스 카운터(200)가 이전에 출력한 어드레스 신호(COLADD[j-1])를 증가 회로(314)을 통하여 증가시킴으로써, 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 입력 단자(100)에서 어드레스 카운터(200)까지 전송되는 시간과 어드레스 카운터(200)가 활성화되고 어드레스 신호(COLADD[j])를 리페어 제어부(300)까지 전송되는 시간을 생략할 수 있다. 따라서 리페어 제어부는 어드레스 카운터(200)가 활성화되는 시간(Tadd)과 전송되는 시간만큼 메모리 셀보다 빨리 동작하게 된다. 이때 본 발명의 상세한 설명에서는 데이터가 전송되는 시간은 어드레스 카운터(200)가 활성화되는 시간(Tadd)에 비해 작은 값이므로 고려하지 않는다. 또한, 증가 회로(314)에서 어드레스를 증가시킬 때 필요한 시간은 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 카운터 어드레스(200)에 입력되고, 증가된 어드레스(COLADD[j])가 일반 메모리 셀에 도달하는 시간보다 상대적으로 작으므로 리페어 셀의 동작 속도가 일반 메모리 셀의 동작 속도보다 빠르게 된다.
(2) 스타트 어드레스가 리페어 되는 경우
낸드 플래시 메모리 소자의 경우 스타트 어드레스를 입력해 주는데, 이때 먼 저 컬럼 어드레스 신호(COLADD)를 입력한다. 따라서, 스타트 어드레스가 리페어 되어야 하는 어드레스면 마지막 로우 어드레스 신호(ROWADD)가 입력될 때, 리페어 어드레스 발생 회로(310)의 제어 회로(311)는 입력 단자(100)으로부터 인가받은 라이트 인에이블 신호(WE#)와 어드레스 래치 인에이블 신호(ALE), 및 커맨드 래치 인에이블 신호(CLE)에 응답하여 컨트롤 제어 신호(CTRL#)를 생성한다. 도 8을 참조하면, 어드레스 래치 인에이블 신호(ALE), 및 커맨드 래치 인에이블 신호(CLE)가 논리 하이 레벨로 천이되고, 라이트 인에이블 신호(WE#)가 논리 하이에서 논리 로우 레벨로 천이될 때, 논리 로우 레벨의 제어 신호(DATA#)가 출력된다. 패스 회로(313)는 로우 레벨의 제어 신호(DATA#)와 어드레스 신호(COLADD[j])에 응답하여 어드레스 신호(COLADD[j])를 패스시켜 출력한다.
도 9를 참조하면, 데이터 입력은 마지막 로우 어드레스(ROWADD)가 입력된 후 데이터 입출력을 위해 라이트 인에이블 신호(WE#) 또는 리드 인에이블 신호(RE#)가 토글되기 전까지 한 사이클(cycle) 이상(도 9의 A)의 타이밍 마진(timing margin)이 생기게 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 리페어 동작이 수행되어야 할 어드레스가 발생된 경우, 리페어 제어부가 라이트 인에이블 신호 또는 리드 인에이블 신호를 직접 입력 받아 이전 어드레스를 사용하여 일반 셀보다 먼저 리페어 제어부를 활성화시켜 리페어 제어부에서 소요되는 동작시간을 상쇄시킴으로써, 리페어 셀 동작속도를 일반 셀의 동작 속도보다 빠르게 하여 소자의 동작 속도를 향상시킬 수 있다.

Claims (5)

  1. 라이트 인에이블 신호 또는 리드 인에이블 신호에 응답하여 제 1 컬럼 어드레스 신호, 제 2 컬럼 어드레스 신호를 순차적으로 생성하는 어드레스 카운터;
    상기 제 1 컬럼 어드레스 신호, 어드레스 래치 인에이블 신호, 커맨드 래치 인에이블 신호 및 상기 라이트 인에이블 신호에 응답하여 상기 제 2 컬럼 어드레스 신호보다 먼저 상기 제 2 컬럼 어드레스 신호에 대한 리페어 컬럼 어드레스 신호를 생성하는 리페어 제어부;
    리페어 입출력 제어 신호와 상기 리페어 컬럼 어드레스 신호에 응답하여 리페어 셀을 선택하는 리페어 스크램블부를 포함하는 반도체 메모리 소자의 리페어 회로.
  2. 제 1 항에 있어서,
    상기 리페어 제어부는 상기 이전 컬럼 어드레스 신호, 상기 어드레스 래치 인에이블 신호, 상기 커맨드 래치 인에이블 신호 및 상기 라이트 인에이블 신호 또는 상기 리드 인에이블 신호에 응답하여 리페어 어드레스 신호를 생성하는 리페어 어드레스 발생회로; 및
    상기 리페어 어드레스 신호에 응답하여 리페어 컬럼 어드레스 신호를 생성하는 리페어 제어 회로를 포함하여 구성되는 반도체 메모리 소자의 리페어 회로.
  3. 제 2 항에 있어서,
    상기 리페어 어드레스 발생회로는 상기 라이트 인에이블 신호, 상기 어드레스 래치 인에이블 신호 및 상기 커맨트 래치 인에이블 신호에 응답하여 제어 신호를 생성하는 제어 회로;
    상기 어드레스 래치 인에이블 신호, 상기 커맨드 래치 인에이블 신호 및 상기 라이트 인에이블 신호 또는 상기 리드 인에이블 신호에 응답하여 데이터 신호를 생성하는 데이터 회로;
    상기 제어 신호와 상기 제 2 컬럼 어드레스 신호에 응답하여 제 1 어드레스를 생성하는 패스 회로; 및
    상기 데이터 신호와 상기 제 1 컬럼 어드레스 신호에 응답하여 제 2 어드레스 신호를 생성하는 증가회로를 포함하는 반도체 메모리 소자의 리페어 회로.
  4. 제 3 항에 있어서,
    상기 패스 회로는 트랜스미션 게이트(trasmission gate) 또는 데코딩(decoding) 회로를 포함하여 구성되는 반도체 메모리 소자의 리페어 회로.
  5. 제 3 항에 있어서,
    상기 증가회로는 로컬 어드레스 카운터(local address counter) 또는 가산기 회로(logic adder)를 포함하여 구성되는 반도체 메모리 소자의 리페어 회로.
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