CN1949396A - 半导体存储器件的修复电路 - Google Patents

半导体存储器件的修复电路 Download PDF

Info

Publication number
CN1949396A
CN1949396A CNA2006100993433A CN200610099343A CN1949396A CN 1949396 A CN1949396 A CN 1949396A CN A2006100993433 A CNA2006100993433 A CN A2006100993433A CN 200610099343 A CN200610099343 A CN 200610099343A CN 1949396 A CN1949396 A CN 1949396A
Authority
CN
China
Prior art keywords
signal
address
enable signal
repair
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100993433A
Other languages
English (en)
Other versions
CN1949396B (zh
Inventor
朴荣洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1949396A publication Critical patent/CN1949396A/zh
Application granted granted Critical
Publication of CN1949396B publication Critical patent/CN1949396B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path

Landscapes

  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

本发明的实施例涉及一种半导体存储器件的修复电路。所述修复电路包括：地址计数器，响应写使能信号或读使能信号来顺序地生成第一列地址信号和第二列地址信号；修复控制器，响应第一列地址信号、地址锁存使能信号、命令使能信号和写使能信号，早于第二列地址信号地生成修复列地址信号；以及修复置乱部件，响应修复I/O控制信号和修复列地址信号来选择修复单元。如果出现了必须在其上执行修复操作的地址，修复控制器直接接收写使能信号或读使能信号，并且早于使用先前地址的一般单元来激活所述修复控制器，由此弥补了在修复控制器中所消耗的操作时间。因此，修复单元的操作速度可变得快于一般单元的操作速度并且器件的操作速度可因而得到提高。

Description

半导体存储器件的修复电路
技术领域
本发明一般地涉及一种半导体存储器件的修复电路，并且更具体地，涉及一种半导体存储器件的修复电路，在其中可防止修复单元比正常(normal)存储单元更慢地操作。
背景技术
即使许多精密单元中的一个失效，半导体存储器件也不能起到存储器件的作用。然而，在存储器之中尽管只有几个单元失效也要将整个器件作为失效产品而丢弃，就成品率而言这样是低效的。
目前，通过利用先前在存储器件中所提供的恢复部件单元来代替失效的正常部件单元而将存储器件恢复，以便提高成品率。
图1是图示在相关技术中执行修复操作的过程的框图。图2是图示在相关技术中的地址生成操作的信号的时序图。以下将参考图1和2来描述相关技术中的NAND闪存器件的地址生成过程和修复操作原理。
(1)NAND闪存器件的地址生成操作
由于数据的I/O不是连续地执行，所以NAND闪存器件不包括地址管脚。而且，通过写使能信号WE#或读使能信号RE#来生成地址。
首先通过ALE(地址锁存使能)管脚和I/O来输入地址开始信号。ALE管脚是用于地址输入的管脚。写使能信号WE#被输入到地址计数器中。无论何时只要写使能信号WE#切换(toggle)，地址计数器就增加地址。地址计数器还通过在芯片内检测写使能信号WE#的上升沿来增加内部地址。当其被查找以输出数据时，使用读使能信号RE#以上述相同方式来增加地址。
如果写使能信号WE#或者读使能信号RE#被输入到输入端，地址计数器增加地址。
所增加的地址COLADD或ROWADD必须被传递到在芯片内部的单元操作块(修复控制器)。最终，当通过输入端所输入的写使能信号WE#或读使能信号被输入到地址计数器中时，通过地址计数器生成了列地址信号COLADDC[j]。列地址信号花费了时间Tadd来达到单元操作块(修复控制器)。结果，修复地址信号RADD到达置乱(scramble)部件所花费的时间长于列地址信号COLADDC[j]到达地址置乱所花费的时间，所多出的时间是在修复控制器中所生成的修复地址信号RADD到达修复置乱所花费的时间。这使得修复单元的操作速度晚于正常存储单元的操作速度。
(2)修复操作
在正常存储单元或修复单元中，根据地址改变来执行数据的输入和输出。然而，为了执行修复操作，必须比较待修复的地址并且必须设置待修复的I/O。此操作通过修复控制器来执行。
如果当数据输出时输入新的地址，在一般(general)单元的情形中数据I/O操作通过页面缓存器来执行。然而，在修复单元的情形中，根据由修复控制器所生成的控制信号(信号RIO表示待修复的I/O，地址RADD表示修复列)来执行I/O操作。
因此，修复单元的操作比一般单元的操作晚一时间，在该时间中修复控制器被激活并且被传输到修复置乱。结果，修复单元的操作速度限定了芯片的操作速度。
对修复控制器操作所花费的时间的减小存在限制。如果限定数据I/O时间的规格(spec)减小，由于修复控制器的操作时间，不能获得理想的器件规格。
例如，在512Mb NAND闪存的情形中，输入和输出一个字节所花费的时间是50ns。在2Gb NAND闪存的情形中，输入和输出一个字节所花费的时间是30ns，并且在4Gb的情形中是25ns。然而，在512Mb、2Gb和4Gb中，修复控制器的操作时间相同或更长。因此，它们不能满足对于I/O时间的器件规格。
发明内容
本发明的实施例提供了一种半导体存储器件的修复电路，在其中如果出现了必须在其上执行修复操作的地址，则使修复单元的操作速度快于正常单元的操作速度，由此提高了器件的操作速度。
根据本发明的实施例的一种半导体存储器件的修复电路，包括：地址计数器，其响应写使能信号或者读使能信号来顺序地生成第一列地址信号和第二列地址信号；修复控制器，其响应第一列地址信号、地址锁存使能信号、命令使能信号和写使能信号，比第二列地址信号更早地生成修复列地址信号；以及修复置乱部件，其响应修复I/O控制信号和修复列地址信号来选择修复单元。
附图说明
当结合附图考虑时，参考下面的详细描述，对本发明的更彻底的理解及其许多附加优点将易于显现且本发明会变得更易于理解，其中相似的参考符号表示相同或相似的组件，其中：
图1是在相关技术中的半导体存储器件的修复电路的框图；
图2是图示在相关技术中的半导体存储器件的地址生成操作的信号的时序图；
图3是根据本发明的实施例的半导体存储器件的修复电路的框图；
图4是图3中所示的修复控制器的框图；
图5是图4中所示的修复地址生成电路的框图；
图6是图示图5中所示的数据电路的操作的信号的时序图；
图7是图示图3中所示的修复电路的操作的信号的时序图；
图8是图示图5中所示的控制电路的操作的信号的时序图；以及
图9是图示图3中所示的修复电路的开始地址操作的信号的时序图。
具体实施方式
现在将参考附图结合某些示范性实施例来详细描述本发明。
图3是根据本发明的实施例的半导体存储器件的修复电路的框图。
参考图3，输入信号(即，写使能信号WE#或读使能信号RE#，地址锁存使能信号ALE以及命令锁存使能信号CLE)通过输入端100来输入，且然后被传输至地址计数器200和修复控制器300。
地址计数器200输出列地址信号COLADD[j]、COLADD[j+1]，只要写使能信号WE#或读使能信号RE#切换，列地址信号COLADD[j]、COLADD[j+1]的地址就增加。
修复控制器300响应通过输入端100所施加的写使能信号WE#或读使能信号RE#、地址锁存使能信号ALE和命令锁存使能信号CLE、以及从地址计数器300所输出的列地址信号COLADD[j-1]，来输出修复控制信号RIO和修复地址信号RADD。
数据复用器400响应从修复控制器300所输出的修复控制信号RIO来控制修复置乱部件500和地址置乱部件600的数据I/O。
修复置乱部件500通过响应从修复控制器300所输出的修复地址信号RADD来执行地址解码操作以选择对应修复单元的位线。
地址置乱部件600通过响应从地址计数器200所输出的列地址信号COLADD[j]来执行地址解码操作以选择对应的存储单元的位线。
图4是图3中所示的修复控制器300的框图。
修复控制器300包括修复地址生成电路310和修复控制电路320。
修复地址生成电路310响应写使能信号WE#或读使能信号RE#、地址锁存使能信号ALE以及命令锁存使能信号CLE来生成修复地址信号。
修复控制电路320响应修复地址信号来输出图3的修复控制信号RIO和修复地址信号RADD。
图5是根据本发明的实施例的半导体存储器件的修复地址生成电路310的框图。
修复地址生成电路310包括控制电路311、数据电路312、通过电路313以及增量(increment)电路314。
控制电路311响应写使能信号WE#、地址锁存使能信号ALE和命令锁存使能信号CLE来输出控制信号CTRL#。
数据电路312响应地址锁存使能信号ALE、命令锁存使能信号CLE和写使能信号WE#或读使能信号RE#来输出数据信号DATA#。
当控制信号CTRL#是逻辑低时，响应控制信号CTRL#和列地址信号COLADD[j]，通过电路313将列地址信号COLADD[j]输出为修复地址。
增量电路314接收数据信号DATA#和前一列地址信号COLADD[j-1]，将前一列地址信号COLADD[j-1]的地址增加，并且将其输出至修复控制电路320。
通过电路313可使用传输门或解码电路来构成。增量电路314可使用本地地址计数器或者逻辑加法器来构成。
图6至9是图示根据本发明的实施例的半导体存储器件的修复操作的信号的时序图。以下将参考图6至9来描述根据本发明实施例的半导体存储器件的生成修复地址的过程。
(1)与写使能信号WE#或读使能信号RE#同步的共用地址的情形：
首先假定前一地址是COLADD[j-1]且当前地址是COLADD[j]。
为了输入和输出用于当前地址的数据，写使能信号WE#或读使能信号RE#下降至低电平。在写使能信号WE#或读使能信号RE#是低电平的时段中，执行关于当前地址单元的数据I/O。
如果写使能信号WE#或读使能信号RE#上升至高电平，地址计数器200检测写使能信号WE#或读使能信号RE#的上升沿并且将列地址信号从COLADD[j-1]增加至COLADD[j]。
这样消耗了以下的时间(总计，花费了约Tadd的时间)：用于将写使能信号WE#或读使能信号RE#从输入端100传输到地址计数器200所花费的时间和地址计数器200在被激活后将地址信号COLADD[j]传输至修复控制器300所花费的时间。
因而，如图7中所示，内部地址的变化导致在预定时间(Tadd)的流逝后写使能信号WE#或读使能信号RE上升至高电平并且地址从COLADD[j]增加至COLADD[j+1]。
下面将详细描述修复控制器300的地址生成电路310的操作。
修复地址生成电路310的数据电路312响应写使能信号WE#或读使能信号RE#、地址锁存使能信号ALE和命令锁存使能信号CLE来生成数据信号DATA#。即，参考附图6，当地址锁存使能信号ALE和命令锁存使能信号CLE保持逻辑低并且写使能信号WE#或读使能信号RE#从逻辑高移动至逻辑低时，输出逻辑低的数据信号DATA#。
增量电路314响应数据信号DATA#和前一地址信号COLADD[j-1]来输出其地址已被增加的修复地址。因而，地址计数器200将前面已通过增量电路314来输出的地址信号COLADD[j-1]增加。因此，可以忽略以下时间：用于将写使能信号WE#或读使能信号RE#从输入端100传输到地址计数器200所花费的时间和地址计数器200在被激活后将地址信号COLADD[j]传输至修复控制器300所花费的时间。
因此，修复控制器可比存储单元更快地来操作，所减少的时间(Tadd)是用于激活地址计数器200所花费的时间和用于地址计数器200传输地址信号COLADD[j]所花费的时间。
在本实施例中，用于传输数据所花费的时间短于用于激活地址计数器200花费的时间(Tadd)，因而不予考虑。此外，与用于将写使能信号WE#或读使能信号RE#输入至计数器地址200中并用于所增加的地址COLADD[j]到达一般存储单元所花费的时间相比，增量电路314用来增加地址所花费的时间要相对较小。
因而，修复单元的操作速度变得比一般存储单元更快。
(2)其中开始地址被修复的情形：
在NAND闪存器件的情形中，输入开始地址。首先输入列地址信号COLADD。如果开始地址是必须修复的地址，当输入最后的行地址信号ROWADD时，修复地址生成电路310的控制电路311响应从输入端100所接收的写使能信号WE#、地址锁存使能信号ALE和命令锁存使能信号CLE来生成控制信号CTRL#。
参考图8，当地址锁存使能信号ALE和命令锁存使能信号CLE变为逻辑高并且写使能信号WE#从逻辑高变为逻辑低时，输出逻辑低的控制信号DATA#。通过电路313响应地址信号COLADD[j]和低电平的控制信号DATA#来通过和输出地址信号COLADD[j]。
参考图9，在数据输入中，在最后的行地址ROWADD输入之后，出现了一个或多个周期(图9中的A)的时序裕度(timing margin)，其直到写使能信号WE#或读使能信号RE#为了数据I/O而被切换时为止。
如上所描述，根据本发明，如果出现必须在其上执行修复操作的地址，修复控制器直接接收写使能信号或读使能信号并且比使用先前地址的一般单元更早地来激活修复控制器，因而弥补了在修复控制器中所消耗的操作时间。因此，修复单元的工作速度可变得比一般单元的工作速度更快并且器件的操作速度可因而得到提高。
虽然结合当前被认为是实际示范性实施例的内容来描述了本发明，应该理解本发明并不局限于所公开的实施例，而是相反地，本发明旨在覆盖在所附权利要求的精神和范围内包括的各种修改和等效设置。

Claims (6)

1.一种半导体存储器件的修复电路，包括：
地址计数器，响应写使能信号或读使能信号来顺序地生成第一列地址信号和第二列地址信号；
修复控制器，响应所述第一列地址信号、地址锁存使能信号、命令使能信号和写使能信号来生成早于第二列地址信号的修复列地址信号；以及
修复置乱部件，响应修复控制信号和所述修复列地址信号来选择修复单元。
2.如权利要求1所述的修复电路，其中所述修复控制器包括：
修复地址生成电路，响应先前列地址信号、所述地址锁存使能信号、所述命令使能信号和所述写使能信号或所述读使能信号来生成修复地址信号；以及
修复控制电路，响应所述修复地址信号来生成修复列地址信号。
3.如权利要求2所述的修复电路，其中所述修复地址生成电路包括：
控制电路，响应所述写使能信号、所述地址锁存使能信号和所述命令锁存使能信号来生成控制信号；
数据电路，响应所述地址锁存使能信号、所述命令锁存使能信号和所述写使能信号或者所述读使能信号来生成数据信号；
通过电路，响应所述控制信号和所述第二列地址信号来生成第一地址信号；以及
增量电路，响应所述数据信号和所述第一列地址信号来生成第二地址信号。
4.如权利要求3所述的修复电路，其中所述通过电路包括传输门或者解码电路。
5.如权利要求3所述的修复电路，其中所述增量电路包括本地地址计数器或逻辑加法器。
6.一种对半导体存储器件的修复单元进行选择的方法，包括
生成第一列地址信号；
在所述第一列地址信号之后顺序地生成第二列地址信号；
响应所述第一列地址信号、地址锁存使能信号、命令使能信号和写使能信号，在所述第二列地址信号生成之前生成修复列地址信号；以及
响应所述修复列地址信号来选择修复单元。
CN2006100993433A 2005-10-10 2006-07-17 半导体存储器件的修复电路 Active CN1949396B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020050094912A KR100739253B1 (ko) 2005-10-10 2005-10-10 반도체 메모리 소자의 리페어 회로
KR1020050094912 2005-10-10
KR10-2005-0094912 2005-10-10

Publications (2)

Publication Number Publication Date
CN1949396A true CN1949396A (zh) 2007-04-18
CN1949396B CN1949396B (zh) 2010-05-12

Family

ID=37910967

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006100993433A Active CN1949396B (zh) 2005-10-10 2006-07-17 半导体存储器件的修复电路

Country Status (3)

Country Link
US (1) US7405973B2 (zh)
KR (1) KR100739253B1 (zh)
CN (1) CN1949396B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456369A (zh) * 2012-05-30 2013-12-18 爱思开海力士有限公司 修复控制电路和使用修复控制电路的半导体集成电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7684264B2 (en) * 2007-01-26 2010-03-23 Freescale Semiconductor, Inc. Memory system with RAM array and redundant RAM memory cells having a different designed cell circuit topology than cells of non redundant RAM array
US9104588B2 (en) 2013-03-01 2015-08-11 Micron Technology, Inc. Circuits, apparatuses, and methods for address scrambling
KR102438553B1 (ko) * 2016-03-04 2022-09-01 에스케이하이닉스 주식회사 어드레스 생성회로 및 그를 포함하는 반도체 메모리 장치
US11017879B1 (en) 2019-12-20 2021-05-25 Micron Technology, Inc. Adjustable column address scramble using fuses

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100265765B1 (ko) * 1998-02-06 2000-10-02 윤종용 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법
JP3749789B2 (ja) * 1998-06-08 2006-03-01 株式会社東芝 半導体記憶装置
KR100282226B1 (ko) * 1998-06-24 2001-02-15 김영환 반도체 메모리의 구제회로
KR100380346B1 (ko) * 2000-10-16 2003-04-11 삼성전자주식회사 리던던시 로직셀을 갖는 반도체 메모리 장치 및 리페어 방법
KR20030002636A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 고속 동작 메모리용 리페어 방법
KR100582390B1 (ko) * 2004-01-09 2006-05-22 주식회사 하이닉스반도체 리페어 어드레스를 고속으로 감지할 수 있는 반도체메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456369A (zh) * 2012-05-30 2013-12-18 爱思开海力士有限公司 修复控制电路和使用修复控制电路的半导体集成电路
CN103456369B (zh) * 2012-05-30 2018-06-01 爱思开海力士有限公司 修复控制电路和使用修复控制电路的半导体集成电路

Also Published As

Publication number Publication date
CN1949396B (zh) 2010-05-12
US7405973B2 (en) 2008-07-29
KR20070039714A (ko) 2007-04-13
US20070081402A1 (en) 2007-04-12
KR100739253B1 (ko) 2007-07-12

Similar Documents

Publication Publication Date Title
CN1155967C (zh) 输出数据的方法、存储器装置和设备
JP5598732B2 (ja) スイッチインターフェース積層ダイメモリアーキテクチャ
CN1172247C (zh) 存储器控制器及其控制方法
CN1113365C (zh) 实现数据的读修改写操作的方法和电路以及半导体存储器
CN102880567B (zh) 数据读写***
TWI467574B (zh) 記憶體儲存裝置、記憶體控制器與其資料傳輸方法
US9921763B1 (en) Multi-bank non-volatile memory apparatus with high-speed bus
US20120030412A1 (en) Systems and Methods for Implementing a Programming Sequence to Enhance Die Interleave
CN1949396A (zh) 半导体存储器件的修复电路
CN1860553A (zh) 具有后同步码数据选通信号噪声抑制的随机存取存储器
CN101034306A (zh) 一种低功耗内存控制方法和内存控制模块
CN1707454A (zh) 中心单元、存储器模块、存储器***和对其读和写的方法
CN100446084C (zh) 画面数据传送方法、影像数据传送方法以及时序控制模块
CN1497607A (zh) 在半导体存储装置中提供页面模式操作的电路和方法
CN1652248A (zh) 用地址信号设置运行模式的方法和存储***
CN1133174C (zh) 半导体存储器件及老化检测的方法
CN1941198A (zh) 使用于半导体存储装置中的内部信号产生器
CN1992070A (zh) 缓冲器控制电路、包括该缓冲器控制电路的用于存储模块的半导体存储器件以及该缓冲器控制电路的控制方法
US9064059B2 (en) Controller for solid state disk, which controls simultaneous switching of pads
CN1527322A (zh) 时钟同步型半导体存储设备
CN116303187A (zh) 用于支持峰值功率管理的i/o扩展器
CN1617261A (zh) 闪速存储器流水线突发读取操作电路、方法和***
CN1279451C (zh) 驱动能力设定方法、及驱动电路
CN100351948C (zh) 半导体存储设备
CN1921009A (zh) 存储器控制器件及其存储器控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant