KR100738966B1 - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents

Ｄｌｌ 회로 및 그 제어 방법 Download PDF

Info

Publication number
KR100738966B1
KR100738966B1 KR1020060059656A KR20060059656A KR100738966B1 KR 100738966 B1 KR100738966 B1 KR 100738966B1 KR 1020060059656 A KR1020060059656 A KR 1020060059656A KR 20060059656 A KR20060059656 A KR 20060059656A KR 100738966 B1 KR100738966 B1 KR 100738966B1
Authority
KR
South Korea
Prior art keywords
phase
delay
clock
signal
dll circuit
Prior art date
Application number
KR1020060059656A
Other languages
English (en)
Inventor
김경남
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059656A priority Critical patent/KR100738966B1/ko
Priority to US11/647,379 priority patent/US7982511B2/en
Application granted granted Critical
Publication of KR100738966B1 publication Critical patent/KR100738966B1/ko
Priority to US13/152,449 priority patent/US8564341B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명의 DLL 회로는, 지연 인에이블 신호의 입력에 대응하여 위상 비교 신호를 래치 및 구동하여 위상 변환 제어 신호로서 출력하는 위상 변환 제어 수단 및 상기 위상 변환 제어 신호의 제어에 따라 지연 수단에서 지연된 내부 클럭의 위상을 제어하여 지연 보상 수단에 전달하는 위상 변환 수단을 포함하는 것을 특징으로 한다.
DLL 회로, 위상 비교, 위상 변환

Description

ＤＬＬ 회로 및 그 제어 방법{DLL Circuit and Method for Controlling the Same}
도 1은 종래의 기술에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2a 및 도 2b는 도 1에 도시한 DLL 회로의 동작을 설명하기 위한 그래프,
도 3은 본 발명에 따른 DLL 회로의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 위상 변환 제어 수단의 내부 구성도,
도 5는 도 3에 도시한 위상 변환 수단의 내부 구성도,
도 6a 및 도 6b는 도 3에 도시한 DLL 회로의 동작을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 버퍼 20 : 지연 수단
30 : 데이터 출력 버퍼 40 : 지연 보상 수단
50 : 위상 비교 수단 60 : 지연 제어 수단
70 : 위상 변환 제어 수단 80 : 위상 변환 수단
본 발명은 DLL(Delay Locked Loop) 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 빠른 지연 고정 속도와 충분한 면적 마진을 갖는 DLL 회로 및 그 제어 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭은 싱크로너스 디램(SDRAM) 등과 같이 비교적 높은 집적도를 갖는 반도체 메모리 장치에서, 외부 클럭과 동기 되어 동작하기 위하여 생성된다.
보다 상세히 설명하면, 입력핀을 통해 입력되는 외부 클럭이 클럭 입력 버퍼로 입력되면 클럭 입력 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다.
따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 기준 클럭으로 사용된다.
이하, 종래의 기술에 따른 DLL 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 DLL 회로(1)는 외부 클럭(clk_ext)의 진폭을 변환하여 기준 클럭(clk_ref)을 생성하는 클럭 버퍼(10), 지연 제어 신호(dcl)의 입력에 대응하여 상기 기준 클럭(clk_ref)을 푸쉬(push) 또는 풀(pull) 지연시킴으로써 지연 클럭(clk_dly)을 생성하여 메모리 셀에서 전송된 데이터와 동기시키기 위해 데이터 출력 버퍼(30)에 전달하는 지연 수단(20), 상기 지연 클럭(clk_dly)의 반도체 메모리 장치 외부까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 지연 클럭(clk_dly)을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(40), 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 비교 신호(pcm)를 생성하는 위상 비교 수단(50) 및 상기 위상 비교 신호(pcm)의 제어에 따라 상기 지연 제어 신호(dcl)를 생성하여 상기 지연 수단(20)에 전달하는 지연 제어 수단(60)으로 구성된다.
상기 DLL 회로(1)가 속한 반도체 집적 회로의 외부로부터 상기 외부 클럭(clk_ext)이 상기 클럭 버퍼(10)에 전달되면, 상기 클럭 버퍼(10)는 작은 진폭을 갖는 상기 외부 클럭(clk_ext)을 큰 진폭의 상기 기준 클럭(clk_ref)으로 변환하여 상기 지연 수단(20)에 전달한다. 이후 상기 지연 수단(20)은 상기 기준 클럭(clk_ref)을 기 설정된 시간만큼 지연시켜 상기 지연 클럭(clk_dly)으로서 출력한다.
상기 지연 보상 수단(40)에는 상기 지연 수단(20)에서 출력된 상기 지연 클럭(clk_dly)이 상기 DLL 회로(1)의 외부로 출력되는 경로에 존재하는 지연 요소들의 지연값이 기 계산되어 있다. 따라서 상기 지연 보상 수단(40)은 상기 지연 요소들의 지연값을 보상하기 위한 소정의 지연 시간을 상기 지연 클럭(clk_dly)에 부여하여 상기 피드백 클럭(clk_fb)을 생성한다. 이후 상기 위상 비교 수단(50)은 상기 기준 클럭(clk_ref)에 대한 상기 피드백 클럭(clk_fb)의 위상 차이를 감지하여 상기 위상 비교 신호(pcm)를 생성한다. 그리고 상기 지연 제어 수단(60)은 상기 위상 비교 신호(pcm)의 입력에 대응하여 상기 지연 제어 신호(dcl)를 생성한다. 이 때 상기 지연 제어 신호(dcl)는 상기 지연 수단(20)의 푸쉬 지연 또는 풀 지연을 지시한다. 이후 상기 지연 수단(20)은 상기 지연 제어 신호(dcl)의 지시에 따라 상기 기준 클럭(clk_ref)에 양 또는 음의 지연 시간을 부여한다.
도 2a 및 도 2b는 도 1에 도시한 DLL 회로의 동작을 설명하기 위한 그래프로서, 도 2a는 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞서는 경우를 나타내고 도 2b는 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞서는 경우를 나타낸다.
도면에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 및 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 라이징 에지 타임이 일치하여 고정된 클럭이 도시되어 있다.
먼저 도 2a에 나타낸 바와 같이, 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞설 때에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 간의 위상차(Trf)가 상기 피드백 클럭(clk_fb)과 상기 고정된 클럭 간의 위상차(Tfl)에 비해 크다. 반면에 도 2b에 나타낸 바와 같이, 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞설 때에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 간의 위상차(Trf)가 상기 피드백 클럭(clk_fb)과 상기 고정된 클럭 간의 위상차(Tfl)에 비해 작다. 이 때 상기 피드백 클럭(clk_fb)과 상기 고정된 클럭 간의 위상차(Tfl)는 상기 지연 수단(20)이 상기 기준 클럭(clk_ref)에 부여해야 하는 지연 시간의 양을 의미하게 된다. 따라서 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞서는 경우에는 상기 기준 클럭(clk_ref)에 부여해야 하는 지연 시간의 양이 상대적으로 크며, 이에 따라 지연 고정 동작에 걸리는 시간이 길어지게 된다. 또한 상기 지연 수단(20) 내에 구비되어야 하는 지연 소자들의 수가 상대적으로 많이 필요하게 된다.
이와 같이, DLL 회로에서 기준 클럭과 피드백 클럭을 일치시켜 고정 클럭을 생성하는 동작 수행시 상기 기준 클럭의 위상이 상기 피드백 클럭의 위상에 앞서게 되면 상기 피드백 클럭에 부여해야 하는 지연 시간이 길어지게 되었다. 그리고 이 경우를 대비하여 상기 DLL 회로의 지연 수단에 지연 소자들을 더 많이 구비해야 하였고, 그로 인해 면적 마진이 감소하게 되었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 기준 클럭과 피드백 클럭의 위상차에 대응하여 선택적으로 내부 클럭의 위상을 변환시켜 피드백 클럭을 생성함으로써 기준 클럭과 피드백 클럭을 고정시키기 위해 부여되는 지연 시간을 감소시키고 지연 수단에 구비되는 지연 소자들의 수를 감소시켜 면적 마진을 증가시키는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 DLL 회로는, 지연 인에이블 신호의 입력에 대응하여 위상 비교 신호를 래치 및 구동하여 위상 변환 제어 신호로서 출력하는 위상 변환 제어 수단; 및 상기 위상 변환 제어 신호의 제어에 따라 지연 수단에서 지연된 내부 클럭의 위상을 제어하여 지연 보상 수단에 전달하는 위상 변환 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 DLL 회로는, 기준 클럭과 피드백 클럭과의 위상 비교 동작에 의해 생성되는 위상 비교 신호에 따라 지연 수단에서 지연된 내부 클럭을 반전 또는 비반전 구동하여 지연 보상 수단에 전달하는 위상 변환 수단; 및 위상 비교 수단으로부터 상기 위상 비교 신호를 공급 받아 래치 및 구동하여 상기 위상 변환 수단에 전달하는 위상 변환 제어 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 DLL 회로의 제어 방법은, a) 지연 인에이블 신호에 대응하여 위상 비교 신호를 래치 및 구동하여 위상 변환 제어 신호로서 출력하는 단계; 및 b) 상기 위상 변환 제어 신호의 제어에 따라 지연 수단에서 지연된 내부 클럭의 위상을 제어하여 지연 보상 수단에 전달하는 단계;를 포함하는 것을 특징으로 한다.
또한 본 발명의 DLL 회로의 제어 방법은, a) 기준 클럭과 피드백 클럭과의 위상 비교 동작에 의해 생성되는 위상 비교 신호를 래치 및 구동하는 단계; 및 b) 상기 a) 단계로부터 전달되는 상기 위상 비교 신호에 따라 지연 수단에서 지연되는 내부 클럭을 반전 또는 비반전 구동하여 지연 보상 수단에 전달하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 DLL 회로(100)는 외부 클럭(clk_ext)의 진폭을 변환하여 기준 클럭(clk_ref)을 생성하는 클럭 버퍼(10), 지연 제어 신호(dcl)의 입력에 대응하여 상기 기준 클럭(clk_ref)을 푸쉬 또는 풀 지연시킴으로써 지연 클럭(clk_dly)을 생성하여 메모리 셀에서 전송된 데이터와 동기시키기 위해 데이터 출력 버퍼(30)에 전달하는 지연 수단(20), 지연 인에이블 신호(den)의 입력에 대응하여 위상 비교 신호(pcm)를 래치 및 구동하여 위상 변환 제어 신호(pcc)로서 출력하는 위상 변환 제어 수단(70), 상기 위상 변환 제어 신호(pcc)의 제어에 따라 상기 지연 클럭(clk_dly)의 위상을 제어하는 위상 변환 수단(80), 상기 지연 클럭(clk_dly)의 반도체 집적 회로 외부까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 위상 변환 수단(80)으로부터 출력된 클럭을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(40), 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 상기 위상 비교 신호(pcm)를 생성하는 위상 비교 수단(50) 및 상기 위상 비교 신호(pcm)의 입력에 대응하여 상기 지연 제어 신호(dcl)를 생성하여 상기 지연 수단(20)에 전달하는 지연 제어 수단(60)으로 구성된다.
여기에서 상기 지연 인에이블 신호(den)는 상기 지연 제어 수단(60)의 내부에서 생성되어 상기 지연 제어 수단(60)을 활성화시키기 위해 사용되는 신호이다. 상기 DLL 회로(100)의 동작 초기에는 상기 지연 인에이블 신호(den)가 디스에이블 되고 이에 따라 상기 지연 제어 신호(dcl)가 생성되지 않아 상기 지연 수단(20)의 상기 기준 클럭(clk_ref)에 대한 지연 동작이 수행되지 않는다. 그러나 이후 상기 지연 인에이블 신호(den)가 인에이블 되면 상기 지연 제어 신호(dcl)가 생성되어 상기 지연 수단(20)의 상기 기준 클럭(clk_ref)에 대한 지연 동작이 수행된다.
상기 DLL 회로(100)가 속한 반도체 집적 회로의 외부로부터 상기 외부 클럭(clk_ext)이 상기 클럭 버퍼(10)에 전달되면, 상기 클럭 버퍼(10)는 작은 진폭을 갖는 상기 외부 클럭(clk_ext)을 큰 진폭의 상기 기준 클럭(clk_ref)으로 변환하여 상기 지연 수단(20)에 전달한다. 이후 상기 지연 수단(20)은 상기 기준 클럭(clk_ref)을 기 설정된 시간만큼 지연시켜 상기 지연 클럭(clk_dly)으로서 출력한다.
상기 지연 보상 수단(40)에는 상기 위상 변환 수단(80)을 통해 전달된 클럭이 상기 반도체 메모리 장치 외부로 출력되는 경로에 존재하는 지연 요소들의 지연값이 기 계산되어 있다. 따라서 상기 지연 보상 수단(40)은 상기 지연 요소들의 지연값을 보상하기 위한 소정의 지연 시간을 상기 위상 변환 수단(80)을 통해 전달된 클럭에 부여하여 상기 피드백 클럭(clk_fb)을 생성한다. 이후 상기 위상 비교 수 단(50)은 상기 기준 클럭(clk_ref)에 대한 상기 피드백 클럭(clk_fb)의 위상 차이를 감지하여 상기 위상 비교 신호(pcm)를 생성한다. 그리고 상기 지연 제어 수단(60)은 상기 위상 비교 신호(pcm)의 입력에 대응하여 상기 지연 제어 신호(dcl)를 생성한다. 이 때 상기 지연 제어 신호(dcl)는 상기 지연 수단(20)의 푸쉬 지연 또는 풀 지연을 지시한다. 이후 상기 지연 수단(20)은 상기 지연 제어 신호(dcl)의 지시에 따라 상기 기준 클럭(clk_ref)에 양 또는 음의 지연 시간을 부여한다.
상기 위상 비교 신호(pcm)는 상기 위상 변환 제어 수단(70)에도 전달된다. 이 때 상기 위상 비교 신호(pcm)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 중 어느 클럭의 위상이 앞서는지에 대한 정보를 그 전위 레벨에 담고 있다. 상기 위상 변환 제어 수단(70)은 상기 지연 인에이블 신호(den)의 입력에 대응하여 상기 위상 비교 신호(pcm)를 래치 및 구동하여 상기 위상 변환 제어 신호(pcc)로서 출력한다.
이후 상기 위상 변환 수단(80)은 상기 위상 변환 제어 신호(pcc)로부터 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞선다는 정보를 받으면, 상기 지연 클럭(clk_dly)을 반전 구동하여 상기 지연 보상 수단(40)에 전달한다. 반대로, 상기 위상 변환 수단(80)은 상기 위상 변환 제어 신호(pcc)로부터 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞선다는 정보를 받으면, 상기 지연 클럭(clk_dly)을 비반전 구동하여 상기 지연 보상 수단(40)에 전달한다.
도 4는 도 3에 도시한 위상 변환 제어 수단의 내부 구성도이다.
상기 위상 변환 제어 수단(70)은 상기 지연 인에이블 신호(den)의 입력에 대응하여 상기 위상 비교 신호(pcm)를 래치시키는 제 1 래치부(710), 상기 지연 인에이블 신호(den)의 입력에 대응하여 상기 제 1 래치부(710)로부터 전달되는 신호를 래치시키는 제 2 래치부(720) 및 리셋 신호(rst)의 입력에 대응하여 상기 위상 변환 제어 수단(70)의 출력 신호를 초기화시키는 초기화부(730)로 구성된다.
여기에서 상기 제 1 래치부(710)는 상기 지연 인에이블 신호(den)의 제어에 따라 상기 위상 비교 신호(pcm)를 통과시키는 제 1 패스게이트(PG1), 상기 제 1 패스게이트(PG1)를 통과한 신호에 대한 래치 구조로 형성되는 제 1 및 제 2 인버터(IV1, IV2)를 포함한다.
또한 상기 제 2 래치부(720)는 상기 지연 인에이블 신호(den)의 제어에 따라 상기 제 1 래치부(710)로부터 전달되는 신호를 통과시키는 제 2 패스게이트(PG2), 상기 제 2 패스게이트(PG2)를 통과한 신호에 대한 래치 구조로 형성되는 제 3 및 제 4 인버터(IV3, IV4)를 포함한다.
그리고 상기 초기화부(730)는 상기 리셋 신호(rst)의 인에이블 여부에 따라 상기 제 2 래치부(720)의 상기 제 2 패스게이트(PG2)의 출력 신호를 접지시키는 트랜지스터(TR)를 포함한다.
이와 같이 구성된 상기 위상 변환 제어 수단(70)에 입력되는 상기 지연 인에이블 신호(den)가 디스에이블 되면, 상기 제 1 래치부(710)의 상기 제 1 패스게이트(PG1)는 턴 온(Turn On) 되고 상기 제 2 래치부(720)의 상기 제 2 패스게이트(PG2)는 턴 오프(Turn Off) 되어 상기 제 1 및 제 2 인버터(IV1, IV2)가 형성하 는 래치 구조에 상기 위상 비교 신호(pcm)가 저장된다.
그러나 상기 지연 인에이블 신호(den)가 인에이블 되면, 상기 제 1 래치부(710)의 상기 제 1 패스게이트(PG1)는 턴 오프 되고 상기 제 2 래치부(720)의 상기 제 2 패스게이트(PG2)는 턴 온 되어 상기 제 3 및 제 4 인버터(IV3, IV4)가 형성하는 래치 구조에 상기 제 1 래치부(710)로부터 출력되는 신호가 저장된다.
이처럼 상기 제 1 및 제 2 래치부(710)가 상기 지연 인에이블 신호(den)의 제어에 따라 동작하는 것은 상기 위상 비교 신호(pcm)는 그 값이 계속 변화하는 신호이므로, 상기 DLL 회로(100)의 동작 초기의 상기 위상 비교 신호(pcm)의 값에 따라 상기 위상 변환 제어 신호(pcm)를 생성함으로써 상기 위상 변환 제어 신호(pcm)의 잦은 레벨 천이를 방지하여 상기 위상 변환 수단(80)의 동작이 안정적으로 수행되도록 하기 위함이다.
상기 초기화부(730)는 상기 DLL 회로(100)의 초기 동작시 상기 리셋 신호(rst)의 제어에 따라 상기 위상 변환 제어 신호(pcm)를 하이 레벨(High Level)의 신호로 초기화하기 위해 구비된다.
도 5는 도 3에 도시한 위상 변환 수단의 내부 구성도이다.
도시한 상기 위상 변환 수단(80)은 상기 위상 변환 제어 신호(pcm)의 제어에 따라 상기 지연 클럭(clk_dly)을 비반전 구동하여 출력하는 비반전 구동부(810) 및 상기 위상 변환 제어 신호(pcm)의 제어에 따라 상기 지연 클럭(clk_dly)을 반전 구동하여 출력하는 반전 구동부(820)로 구성된다.
여기에서 상기 비반전 구동부(810)는 상기 지연 클럭(clk_dly)을 비반전 구 동하기 위해 짝수 개의 인버터의 직렬 연결 조합으로 구성되는 제 1 인버터 체인(IVC1) 및 상기 위상 변환 제어 신호(pcm)의 제어에 따라 상기 제 1 인버터 체인(IVC1)의 출력 신호를 통과시키는 제 3 패스게이트(PG3)로 구성된다.
또한 상기 반전 구동부(820)는 상기 지연 클럭(clk_dly)을 반전 구동하기 위해 홀수 개의 인버터의 직렬 연결 조합으로 구성되는 제 2 인버터 체인(IVC2) 및 상기 위상 변환 제어 신호(pcm)의 제어에 따라 상기 제 2 인버터 체인(IVC2)의 출력 신호를 통과시키는 제 4 패스게이트(PG4)로 구성된다.
상기 위상 변환 제어 신호(pcc)의 전위 레벨이 하이 레벨이면 상기 비반전 구동부(810)의 상기 제 3 패스게이트(PG3)는 턴 온 되고 상기 반전 구동부(820)의 상기 제 4 패스게이트(PG4)는 턴 오프 되어 상기 위상 변환 수단(80)의 출력 신호는 상기 지연 클럭(clk_dly)과 같은 형태의 클럭이 된다. 그러나 상기 위상 변환 제어 신호(pcc)의 전위 레벨이 로우 레벨이면 상기 비반전 구동부(810)의 상기 제 3 패스게이트(PG3)는 턴 오프 되고 상기 반전 구동부(820)의 상기 제 4 패스게이트(PG4)는 턴 온 되어 상기 위상 변환 수단(80)의 출력 신호는 상기 지연 클럭(clk_dly)이 반전된 형태의 클럭(/clk_dly)이 된다.
즉 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞설 때에는 상기 위상 비교 신호(pcm) 및 상기 위상 변환 제어 신호(pcc)의 전위가 하이 레벨이 되어 상기 위상 변환 수단(80)의 출력 신호는 상기 지연 클럭(clk_dly)과 같은 형태의 클럭이 되고, 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞설 때에는 상기 위상 비교 신호(pmc) 및 상기 위 상 변환 제어 신호(pcc)의 전위가 로우 레벨이 되어 상기 위상 변환 수단(80)의 출력 신호는 상기 지연 클럭(clk_dly)이 반전된 형태의 클럭(/clk_dly)이 되는 것이다.
도 6a 및 도 6b는 도 3에 도시한 DLL 회로의 동작을 설명하기 위한 그래프이다.
도면에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 및 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 라이징 에지 타임이 일치하여 고정된 클럭이 도시되어 있다.
먼저 도 6a에 나타낸 바와 같이, 상기 피드백 클럭(clk_fb)의 위상이 상기 기준 클럭(clk_ref)의 위상에 앞설 때에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 간의 위상차(Trf)가 상기 피드백 클럭(clk_fb)과 상기 고정된 클럭 간의 위상차(Tfl)에 비해 크다. 반면에 도 6b에 나타낸 바와 같이, 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞설 때에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb) 간의 위상차(Trf)가 상기 피드백 클럭(clk_fb)과 상기 고정된 클럭 간의 위상차(Tfl)에 비해 작다. 그러나 이 경우 상기 위상 변환 수단(80)에서는 상기 지연 클럭(clk_dly)이 반전된 형태의 클럭(/clk_dly)이 출력되므로 상기 기준 클럭(clk_ref)과 반전된 피드백 클럭(/clk_fb) 간의 위상차(Trf)가 상기 반전된 피드백 클럭(/clk_fb)과 상기 고정된 클럭 간의 위상차(Tfl)에 비해 커지게 된다.
상술했던 것과 같이, 상기 피드백 클럭(clk_fb)과 상기 고정된 클럭 간의 위 상차(Tfl)는 상기 지연 수단(20)이 상기 기준 클럭(clk_ref)에 부여해야 하는 지연 시간의 양을 의미한다. 종래의 기술에 있어서, 상기 기준 클럭(clk_ref)의 위상이 상기 피드백 클럭(clk_fb)의 위상에 앞서는 경우에는 상기 기준 클럭(clk_ref)에 부여해야 하는 지연 시간의 양이 상대적으로 컸으나, 본 발명에서는 상기 반전된 피드백 클럭(/clk_fb)을 이용하므로 이 경우 상기 기준 클럭(clk_ref)에 부여해야 하는 지연 시간의 양이 줄어들게 된다. 이에 따라 지연 고정 동작에 걸리는 시간이 줄어들게 되고, 상기 지연 수단(20) 내에 구비되어야 하는 지연 소자들의 수를 감소시킬 수 있게 된다.
이와 같이, 본 발명의 DLL 회로에서는 기준 클럭과 피드백 클럭을 일치시켜 고정 클럭을 생성하는 동작 수행시 상기 기준 클럭의 위상이 상기 피드백 클럭의 위상에 앞서는 경우에도 상기 피드백 클럭에 부여해야 하는 지연 시간을 줄일 수 있다. 또한 상기 DLL 회로의 지연 수단에 지연 소자들의 수를 감소시킬 수 있게 되고, 그로 인해 면적 마진이 증가된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 DLL 회로 및 그 제어 방법은 기준 클럭과 피드백 클럭의 위상차에 대응하여 선택적으로 내부 클럭의 위상을 변환시켜 피드백 클럭을 생성함으로써 기준 클럭과 피드백 클럭을 고정시키기 위해 부여되는 지연 시간을 감소시키고 지연 수단에 구비되는 지연 소자들의 수를 감소시켜 면적 마진을 증가시키는 효과가 있다.

Claims (31)

  1. 지연 인에이블 신호의 입력에 대응하여 위상 비교 신호를 래치 및 구동하여 위상 변환 제어 신호로서 출력하는 위상 변환 제어 수단; 및
    상기 위상 변환 제어 신호의 제어에 따라 지연 수단에서 지연된 지연 클럭의 위상을 제어하여 지연 보상 수단에 전달하는 위상 변환 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  2. 제 1 항에 있어서,
    상기 위상 비교 신호는 기준 클럭과 피드백 클럭의 위상 차이에 대한 정보를 담으며, 상기 위상 변환 수단은 상기 위상 비교 신호에 의해 전달되는 정보에 따라 상기 지연 클럭을 선택적으로 반전시켜 출력하는 것을 특징으로 하는 DLL 회로.
  3. 제 1 항에 있어서,
    상기 위상 변환 제어 수단은,
    상기 지연 인에이블 신호의 입력에 대응하여 상기 위상 비교 신호를 래치시키는 제 1 래치부;
    상기 지연 인에이블 신호의 입력에 대응하여 상기 제 1 래치부로부터 전달되는 신호를 래치시키는 제 2 래치부; 및
    리셋 신호의 입력에 대응하여 출력 신호를 초기화시키는 초기화부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 제 1 래치부는,
    상기 지연 인에이블 신호의 제어에 따라 상기 위상 비교 신호를 통과시키는 패스게이트; 및
    상기 패스게이트를 통과한 신호에 대한 래치 구조로 형성되는 제 1 및 제 2 인버터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  5. 제 3 항에 있어서,
    상기 제 2 래치부는,
    상기 지연 인에이블 신호의 제어에 따라 상기 제 2 래치부로부터 전달되는 신호를 통과시키는 패스게이트; 및
    상기 패스게이트를 통과한 신호에 대한 래치 구조로 형성되는 제 1 및 제 2 인버터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  6. 제 5 항에 있어서,
    상기 초기화부는 상기 리셋 신호의 인에이블 여부에 따라 상기 제 2 래치부 의 상기 패스게이트의 출력 신호를 접지시키는 트랜지스터를 포함하는 것을 특징으로 하는 DLL 회로.
  7. 제 1 항에 있어서,
    상기 위상 변환 수단은,
    상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 비반전 구동하여 출력하는 비반전 구동부; 및
    상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 반전 구동하여 출력하는 반전 구동부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  8. 제 7 항에 있어서,
    상기 비반전 구동부는,
    상기 지연 클럭을 비반전 구동하기 위해 짝수 개의 인버터의 직렬 연결 조합으로 구성되는 인버터 체인; 및
    상기 위상 변환 제어 신호의 제어에 따라 상기 인버터 체인의 출력 신호를 통과시키는 패스게이트;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 7 항에 있어서,
    상기 반전 구동부는,
    상기 지연 클럭을 반전 구동하기 위해 홀수 개의 인버터의 직렬 연결 조합으로 구성되는 인버터 체인; 및
    상기 위상 변환 제어 신호의 제어에 따라 상기 인버터 체인의 출력 신호를 통과시키는 패스게이트;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  10. 기준 클럭과 피드백 클럭과의 위상 비교 동작에 의해 생성되는 위상 비교 신호에 따라 지연 수단에서 지연된 지연 클럭을 반전 또는 비반전 구동하여 지연 보상 수단에 전달하는 위상 변환 수단; 및
    위상 비교 수단으로부터 상기 위상 비교 신호를 공급 받아 래치 및 구동하여 상기 위상 변환 수단에 전달하는 위상 변환 제어 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  11. 제 10 항에 있어서,
    상기 위상 비교 신호는 상기 기준 클럭과 상기 피드백 클럭의 위상 차이에 대한 정보를 담으며, 상기 위상 변환 수단은 상기 위상 비교 신호에 의해 전달되는 상기 기준 클럭과 상기 피드백 클럭의 위상 차이에 대한 정보에 따라 상기 지연 클럭을 선택적으로 반전시켜 출력하는 것을 특징으로 하는 DLL 회로.
  12. 제 10 항에 있어서,
    상기 위상 변환 제어 수단은,
    지연 인에이블 신호의 입력에 대응하여 상기 위상 비교 신호를 래치시키는 제 1 래치부;
    상기 지연 인에이블 신호의 입력에 대응하여 상기 제 1 래치부로부터 전달되는 신호를 래치시키는 제 2 래치부; 및
    리셋 신호의 입력에 대응하여 출력 신호를 초기화시키는 초기화부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  13. 제 12 항에 있어서,
    상기 제 1 래치부는,
    상기 지연 인에이블 신호의 제어에 따라 상기 위상 비교 신호를 통과시키는 패스게이트; 및
    상기 패스게이트를 통과한 신호에 대한 래치 구조로 형성되는 제 1 및 제 2 인버터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  14. 제 12 항에 있어서,
    상기 제 2 래치부는,
    상기 지연 인에이블 신호의 제어에 따라 상기 제 2 래치부로부터 전달되는 신호를 통과시키는 패스게이트; 및
    상기 패스게이트를 통과한 신호에 대한 래치 구조로 형성되는 제 1 및 제 2 인버터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  15. 제 14 항에 있어서,
    상기 초기화부는 상기 리셋 신호의 인에이블 여부에 따라 상기 제 2 래치부의 상기 패스게이트의 출력 신호를 접지시키는 트랜지스터를 포함하는 것을 특징으로 하는 DLL 회로.
  16. 제 10 항에 있어서,
    상기 위상 변환 수단은,
    상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 비반전 구동하여 출력하는 비반전 구동부; 및
    상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 반전 구동하여 출력하는 반전 구동부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  17. 제 16 항에 있어서,
    상기 비반전 구동부는,
    상기 지연 클럭을 비반전 구동하기 위해 짝수 개의 인버터의 직렬 연결 조합으로 구성되는 인버터 체인; 및
    상기 위상 변환 제어 신호의 제어에 따라 상기 인버터 체인의 출력 신호를 통과시키는 패스게이트;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  18. 제 16 항에 있어서,
    상기 반전 구동부는,
    상기 지연 클럭을 반전 구동하기 위해 홀수 개의 인버터의 직렬 연결 조합으로 구성되는 인버터 체인; 및
    상기 위상 변환 제어 신호의 제어에 따라 상기 인버터 체인의 출력 신호를 통과시키는 패스게이트;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  19. 제 2 항 또는 제 10 항에 있어서,
    외부 클럭의 진폭을 변환하여 상기 기준 클럭을 생성하는 클럭 버퍼를 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  20. 제 2 항 또는 제 10 항에 있어서,
    상기 지연 수단은 지연 제어 신호의 입력에 대응하여 상기 기준 클럭을 푸쉬 또는 풀 지연시켜 상기 지연 클럭을 생성하는 것을 특징으로 하는 DLL 회로.
  21. 제 2 항 또는 제 10 항에 있어서,
    상기 지연 클럭의 반도체 집적 회로 외부까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 위상 변환 수단으로부터 출력된 클럭을 지연시켜 상기 피드백 클럭을 생성하는 지연 보상 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  22. 제 1 항 또는 제 10 항에 있어서,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 위상 비교 신호를 생성하는 위상 비교 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  23. 제 20 항에 있어서,
    상기 위상 비교 신호의 입력에 대응하여 상기 지연 제어 신호를 생성하여 상기 지연 수단에 전달하는 지연 제어 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  24. a) 지연 인에이블 신호에 대응하여 위상 비교 신호를 래치 및 구동하여 위상 변환 제어 신호로서 출력하는 단계; 및
    b) 상기 위상 변환 제어 신호의 제어에 따라 지연 수단에서 지연된 내부 클 럭의 위상을 제어하여 지연 보상 수단에 전달하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  25. 제 24 항에 있어서,
    상기 위상 비교 신호는 기준 클럭과 피드백 클럭의 위상 차이에 대한 정보를 담으며, 상기 b) 단계는 상기 위상 비교 신호에 의해 전달되는 정보에 따라 상기 지연 클럭을 선택적으로 반전시켜 출력하는 단계인 것을 특징으로 하는 DLL 회로의 제어 방법.
  26. 제 25 항에 있어서,
    상기 a) 단계는,
    a-1) 상기 지연 인에이블 신호의 입력에 대응하여 상기 위상 비교 신호를 래치시키는 단계; 및
    a-2) 상기 지연 인에이블 신호의 입력에 대응하여 상기 제 a-1) 단계로부터 전달되는 신호를 래치시키는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  27. 제 25 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 비반전 구 동하여 출력하는 단계; 및
    b-2) 상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 반전 구동하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  28. a) 기준 클럭과 피드백 클럭과의 위상 비교 동작에 의해 생성되는 위상 비교 신호를 래치 및 구동하는 단계; 및
    b) 상기 a) 단계로부터 전달되는 상기 위상 비교 신호에 따라 지연 수단에서 지연되는 내부 클럭을 반전 또는 비반전 구동하여 지연 보상 수단에 전달하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  29. 제 28 항에 있어서,
    상기 위상 비교 신호는 상기 기준 클럭과 상기 피드백 클럭의 위상 차이에 대한 정보를 담으며, 상기 b) 단계는 상기 위상 비교 신호에 의해 전달되는 상기 기준 클럭과 상기 피드백 클럭의 위상 차이에 대한 정보에 따라 상기 지연 클럭을 선택적으로 반전시켜 출력하는 단계인 것을 특징으로 하는 DLL 회로의 제어 방법.
  30. 제 29 항에 있어서,
    상기 a) 단계는,
    a-1) 지연 인에이블 신호의 입력에 대응하여 상기 위상 비교 신호를 래치시키는 단계; 및
    a-2) 상기 지연 인에이블 신호의 입력에 대응하여 상기 제 a-1) 단계로부터 전달되는 신호를 래치시키는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  31. 제 29 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 비반전 구동하여 출력하는 단계; 및
    b-2) 상기 위상 변환 제어 신호의 제어에 따라 상기 지연 클럭을 반전 구동하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
KR1020060059656A 2006-02-09 2006-06-29 Ｄｌｌ 회로 및 그 제어 방법 KR100738966B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060059656A KR100738966B1 (ko) 2006-06-29 2006-06-29 Ｄｌｌ 회로 및 그 제어 방법
US11/647,379 US7982511B2 (en) 2006-02-09 2006-12-29 DLL circuit and method of controlling the same
US13/152,449 US8564341B2 (en) 2006-02-09 2011-06-03 DLL circuit and method of controlling the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059656A KR100738966B1 (ko) 2006-06-29 2006-06-29 Ｄｌｌ 회로 및 그 제어 방법

Publications (1)

Publication Number Publication Date
KR100738966B1 true KR100738966B1 (ko) 2007-07-12

Family

ID=38504187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059656A KR100738966B1 (ko) 2006-02-09 2006-06-29 Ｄｌｌ 회로 및 그 제어 방법

Country Status (1)

Country Link
KR (1) KR100738966B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768333B2 (en) 2006-08-11 2010-08-03 Hynix Semiconductor Inc. Apparatus and method of generating reference clock for DLL circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900012458A (ko) * 1989-01-27 1990-08-04 원본미기재 2진소스 신호 전송 시스템
KR20010008836A (ko) * 1999-07-05 2001-02-05 윤종용 이동통신시스템의 위상비교기를 이용한 클럭 동기장치
US6333896B1 (en) * 1999-11-01 2001-12-25 Hynix Semiconductor, Inc. Delay locked loop for use in synchronous dynamic random access memory
KR20030078307A (ko) * 2002-03-29 2003-10-08 주식회사 하이닉스반도체 로우 레이턴시 리드를 위한 데이터 스토로브 신호제어부를 포함하는 동기식 메모리장치
JP2005243168A (ja) * 2004-02-27 2005-09-08 Toppan Printing Co Ltd Ｄｌｌ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900012458A (ko) * 1989-01-27 1990-08-04 원본미기재 2진소스 신호 전송 시스템
KR20010008836A (ko) * 1999-07-05 2001-02-05 윤종용 이동통신시스템의 위상비교기를 이용한 클럭 동기장치
US6333896B1 (en) * 1999-11-01 2001-12-25 Hynix Semiconductor, Inc. Delay locked loop for use in synchronous dynamic random access memory
KR20030078307A (ko) * 2002-03-29 2003-10-08 주식회사 하이닉스반도체 로우 레이턴시 리드를 위한 데이터 스토로브 신호제어부를 포함하는 동기식 메모리장치
JP2005243168A (ja) * 2004-02-27 2005-09-08 Toppan Printing Co Ltd Ｄｌｌ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768333B2 (en) 2006-08-11 2010-08-03 Hynix Semiconductor Inc. Apparatus and method of generating reference clock for DLL circuit
US7902899B2 (en) 2006-08-11 2011-03-08 Hynix Semiconductor Inc. Apparatus and method of generating reference clock for DLL circuit

Similar Documents

Publication Publication Date Title
US7605623B2 (en) Semiconductor memory apparatus with a delay locked loop circuit
JP4846501B2 (ja) 遅延固定ループ
JP3549751B2 (ja) 半導体集積回路装置
KR100853462B1 (ko) 반도체 메모리 장치
US7868675B2 (en) Semiconductor device and operating method thereof
US7915934B2 (en) Delay locked loop circuit and operational method thereof
US7710171B2 (en) Delayed locked loop circuit
KR101046227B1 (ko) Ｄｌｌ 회로
JP2007243877A (ja) 遅延同期回路及び半導体集積回路装置
US8139423B2 (en) Write driving device
US8564341B2 (en) DLL circuit and method of controlling the same
JP2000124796A (ja) Ｄｌｌ回路を有する集積回路装置
US7117381B2 (en) Control signal generation circuit and data transmission circuit having the same
US6909314B2 (en) Flip-flop circuit
US8624643B2 (en) Semiconductor memory apparatus
US20100165761A1 (en) Semiconductor memory device and method for driving the same
US6313674B1 (en) Synchronizing circuit for generating internal signal synchronized to external signal
US7872508B2 (en) Delay locked loop circuit
US7902899B2 (en) Apparatus and method of generating reference clock for DLL circuit
KR100738966B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
US6633995B1 (en) System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit
KR100851992B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
US20100091592A1 (en) Clock buffer and a semiconductor memory apparatus using the same
KR100795024B1 (ko) Ｄｌｌ 회로의 동작 모드 설정 장치
KR20110023533A (ko) 카스 레이턴시에 따라 1 분주 방식 또는 2 분주 방식의 레이턴시 신호를 발생하는 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee