KR100735547B1 - 데시벨 선형 특성을 가진 가변 이득 증폭기 - Google Patents

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류종재
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Abstract

자동 이득 제어 장치에 포함되는 가변 이득 증폭기는, 제어 전압의 지수 함수로 표현되는 가변 이득을 각각 제어 전압의 3차 다항식인 분모 및 분자의 비로 근사하였을 때, 분모에 상응하는 분모 전류를 생성하는 분모 전류 생성부와, 분자에 상응하는 분자 전류를 생성하는 분자 전류 생성부와, 분모 전류 및 분자 전류의 비로 표현되는 전압 이득으로 상기 입력 전압을 증폭하여 상기 입력 전압에 대해 데시벨 선형적(dB linear)인 상기 출력 전압을 생성하는 증폭부를 포함한다.

Description

데시벨 선형 특성을 가진 가변 이득 증폭기{DB-LINEAR VARIABLE GAIN AMPLIFIER}
도 1은 종래의 기술에 따른 자동 이득 제어 회로의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 가변 이득 증폭기의 블록도이다.
도 3은 도 2의 분모 전류원의 한 실시예의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 가변 이득 증폭기의 상세한 회로도를 예시한 것이다.
도 5A 및 5B는 종래의 1차 다항식을 이용하여 근사하는 경우와 본 발명의 실시예에 따라 3차 다항식을 이용하여 근사하는 경우에 데시벨 선형성을 비교한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 가변 이득 증폭기 21, 41 : 분모 전류원
25, 45 : 분자 전류원 29, 49 : 차동 증폭부
22, 26, 411, 451 : 역비례 전류 생성부
23, 27, 412, 452 : 제곱 전류 생성부
24, 28, 413, 453 : 상수 전류 생성부
본 발명은 자동 이득 제어 회로에 관한 것으로, 더욱 상세하게는 자동 이득 제어 회로에 포함되는 가변 이득 증폭기에 관한 것이다.
자동 이득 제어(automactic gain control, AGC) 회로는, 어떤 입력 신호의 진폭이 그 입력 신호를 처리하는 신호 처리 회로의 다이내믹 레인지(dynamic range) 안에서 유지되도록 또는 스펙에서 규정하는 소정의 크기를 갖도록 하기 위해 상기 신호 처리 회로의 전단부에서 그 신호의 진폭을 미리 조절해주는 회로이다. 예를 들어, 아날로그 회로에서는 아날로그 음성 또는 영상 신호를 처리할 때, 출력 신호가 포화되지 않도록 입력 신호의 진폭을 조절하는데 사용될 수도 있다. 또는, 디지털 회로에서는 손실이 많은 채널을 통해 입력 디지털 신호가 감쇄되어 입력될 때, 디지털 값에 소정의 스펙에 맞게 입력 디지털 신호를 증폭하는데 사용될 수도 있다.
도 1은 종래의 기술에 따른 자동 이득 제어 회로의 블록도이다.
도 1을 참조하면, 종래의 기술에 따른 자동 이득 제어 회로(10)는 가변 이득 증폭기(11), 신호 세기 검출기(amplitude detector)(12), 기준 신호 비교기(differential amplifier)(13) 및 저역 통과 필터(low pass filter, LPF)(14)를 포함한다.
상기 가변 이득 증폭기(11)는 AGC 제어 신호에 따라 가변하는 이득을 가지고 입력 신호를 증폭한다. 신호 세기 검출기(12)는 상기 가변 이득 증폭기(11)의 출력 신호의 세기를 검출한다. 상기 기준 신호 비교기(13)는 신호 세기 검출기(12)의 출력과 기준 전압(Vref)의 차이를 차동 증폭하여 상기 AGC 신호를 출력하고, 상기 저역 통과 필터(14)는 상기 가변 이득 증폭기(11)가 AGC 신호에 포함되어 있는 고주파 성분을 제거하여 고주파 노이즈로 인해 이득을 가변하지 않도록 한다.
이러한 자동 이득 제어 회로는 내부에 가변 이득 증폭기를 포함함으로써, 입력 신호의 진폭이 낮아지면 증폭기의 이득을 높이고, 입력 신호의 진폭이 커지면 증폭기의 이득을 낮출 수 있다. 이때, 가변 이득 증폭기의 이득이 어떤 값이든, 그 값이 적절한 목표치에 이를 때까지 걸리는 시간, 즉 세틀링 타임(settling time)은 어느 이득값에서도 유지되는 것이 좋다. 왜냐하면, 상기 자동 이득 제어 회로가 사용되는 전체 장치의 성능은 상기 자동 이득 제어 회로가 갖는 가장 긴 세틀링 타임을 염두에 두고 결정되기 때문이다.
상기 세틀링 타임을 일정하게 유지하기 위해서는 가변 이득 증폭기의 이득의 데시벨(dB) 수치가 선형에 가까워야 한다. 즉, 이득이 지수 함수에 가까운 특성을 가져야 한다.
바이폴라 정션 트랜지스터(bipolar junction transistor, BJT)는 컬렉터 전류가 베이스와 이미터 사이의 전압에 대해 지수 함수의 관계를 갖고 있는데, 종래에는 이러한 BJT의 특성을 가변 이득 증폭기에 쉽게 활용하였다.
상보성 금속 산화막 반도체(complementary metal oxide semiconductor, CMOS) 공정으로 가변 이득 증폭기를 설계할 경우에는 MOS 트랜지스터의 특성, 즉 소스 전류가 게이트와 소스 사이의 전압과 문턱 전압의 차 또는 그 제곱과 비례하는 특성 때문에 상술한 데시벨 선형 특성을 구현하기 쉽지 않다.
종래에는 다음 수식 1과 같이 지수 함수를 1차 함수로 이루어진 분수로 근사하고, 모스(MOS) 트랜지스터의 전압-전류 관계가 상기 1차 함수로 표현되는 회로를 이용했다.
[수식 1]
Figure 112006058917965-pat00001
그러나, 모스 트랜지스터는 트라이오드(triode) 모드로 동작할 때에만 수식 1과 같은 분자 및 분모를 1차 다항식으로 표현되는 전압-전류 관계를 갖기 때문에, 넓은 전압 범위에서 지수 함수 특성을 갖기 어려웠다.
본 발명의 목적은 지수 함수를 근사한 3차 다항식을 이용하여 이득을 가변하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 지수 함수를 근사한 3차 다항식을 이용하여 이득을 가변하는 가변 이득 증폭기를 제공하는 것이다.
또한, 본 발명의 또다른 목적은 지수 함수를 근사한 3차 다항식을 이용하여 이득을 가변하는 가변 이득 증폭기를 포함하는 자동 이득 제어 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 가변 이득 증폭 방법은 제어 전압의 지수 함수로 표현되는 가변 이득을 각각 상기 제어 전압의 3차 다항식인 분모 및 분자의 비로 근사하고, 상기 분모 및 분자에 상응하는 분모 전류 및 분자 전류를 생성하는 단계; 및 입력 전압을 상기 분모 전류 및 분자 전류의 비로 표현되는 전압 이득으로 증폭하여, 상기 입력 전압에 대해 데시벨 선형적(dB linear)인 출력 전압을 생성하는 단계를 포함한다.
실시예에 따라, 상기 분모 전류 및 분자 전류를 생성하는 단계는, 상기 분모 및 분자의 3차 다항식을 상기 제어 전압의 역1차항, 2차항 및 1차항을 가지도록 변환하고, 변환 후의 각 항에 상응하는 전류들을 생성하는 단계를 포함할 수 있다. 이때, 상기 분모 전류 및 분자 전류를 생성하는 단계는, 상기 가변 이득을
Figure 112006058917965-pat00002
과 같이 표현되는 분모 및 분자의 비로 근사할 수 있다. a는 비례 계수, Vc는 상기 제어 전압이다. 구체적으로, 상기 분모 전류 및 분자 전류를 생성하는 단계는, 상기 가변 이득의 분모 및 분자의 제1항에 상응하는 제1 및 제2 역비례 전류들을 아날로그 디바이더(analog divider)를 이용하여 각각 생성하는 단계; 상기 분모 및 분자의 제2항에 상응하는 제1 및 제2 제곱 전류들을 모스(MOS) 트랜지스터들을 이용하여 각각 생성하는 단계; 상기 분모 및 분자의 제3항에 상응하는 제1 및 제2 상수 전류들을 전류원들을 이용하여 각각 생성하는 단계; 및 상기 제1 역비례 전류, 제1 제곱 전류 및 제1 상 수 전류를 합성하여 상기 분모 전류를 생성하고, 상기 제2 역비례 전류, 제2 제곱 전류 및 제2 상수 전류를 합성하여 상기 분자 전류를 생성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 입력 전압 및 출력 전압은 차동 신호일 수 있다.
본 발명의 다른 실시예에 따른 가변 이득 증폭기는 분모 전류원, 분자 전류원 및 증폭부를 포함한다. 상기 분모 전류원은 제어 전압의 지수 함수로 표현되는 가변 이득을 각각 상기 제어 전압의 3차 다항식인 분모 및 분자의 비로 근사하였을 때, 상기 분모에 상응하는 분모 전류를 생성한다. 상기 분자 전류원은 상기 분자에 상응하는 분자 전류를 생성한다. 상기 증폭부는 상기 분모 전류 및 분자 전류의 비로 표현되는 전압 이득으로 입력 전압을 증폭하여, 상기 입력 전압에 대해 데시벨 선형적(dB linear)인 출력 전압을 생성한다.
실시예에 따라, 상기 분모 전류원 및 분자 전류원은 상기 분모의 3차 다항식을 상기 제어 전압의 역비례항, 2차항 및 1차항을 가지도록 변환하였을 때, 변환 후의 각 항에 상응하는 전류들을 생성하도록 구성될 수 있다. 이때, 상기 분모 전류원 및 분자 전류원은, 상기 가변 이득을 근사한 다음의 수식
Figure 112006058917965-pat00003
의 분모 및 분자에 상응하는 분모 전류 및 분자 전류를 각각 생성하도록 구성될 수 있다. a는 비례 계수, Vc는 상기 제어 전압이다.
실시예에 따라, 상기 분모 전류원은 상기 수식 1의 분모의 제1항에 상응하는 제1 역비례 전류를 생성하는 제1 역비례 전류 생성부, 상기 수식 1의 분모의 제2항에 상응하는 제1 제곱 전류를 제1 제곱 전류 생성부. 상기 수식 1의 분모의 제3항에 상응하는 제1 상수 전류를 생성하는 제1 상수 전류 생성부 및 상기 제1 역비례 전류, 제1 제곱 전류 및 제1 상수 전류를 합성하여 상기 분모 전류를 생성하는 제1 합성부를 포함할 수 있다. 한편, 상기 제1 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이더(analog divider)를 포함할 수 있다. 상기 제1 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제1 제곱 전류를 출력하는 피모스 트랜지스터를 포함하고, 상기 피모스 트랜지스터는 다음 수식
Figure 112006058917965-pat00004
의 관계를 가지도록 구현될 수 있다. Kp는 상기 피모스 트랜지스터의 공정 파라미터, VTH는 상기 피모스 트랜지스터의 문턱 전압, VDD는 상기 전원 전압, a는 상기 가변 이득의 비례 상수이다.
실시예에 따라, 상기 분자 전류원은 상기 수식 1의 분자의 제1항에 상응하는 제2 역비례 전류를 생성하는 제2 역비례 전류 생성부, 상기 수식 1의 분자의 제2항에 상응하는 제2 제곱 전류를 생성하는 제2 제곱 전류 생성부, 상기 수식 1의 분자의 제3항에 상응하는 제2 상수 전류를 생성하는 제2 상수 전류 생성부 및 상기 제2 역비례 전류, 제2 제곱 전류 및 제2 상수 전류를 합성하여 상기 분자 전류를 생성 하는 제2 합성부를 포함할 수 있다. 상기 제2 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이더(analog divider)를 포함할 수 있다. 상기 제2 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제2 제곱 전류를 출력하는 엔모스 트랜지스터를 포함하고, 상기 엔모스 트랜지스터는 다음 수식
Figure 112006058917965-pat00005
의 관계를 가지도록 구현될 수 있다. Kn는 상기 엔모스 트랜지스터의 공정 파라미터, VTH는 상기 엔모스 트랜지스터의 문턱 전압, VSS는 상기 전원 전압, a는 상기 가변 이득의 비례 상수이다.
실시예에 따라, 상기 입력 전압 및 출력 전압은 차동 신호일 수 있다. 이때, 상기 증폭기는 각각 다이오드 연결되고, 상기 분모 전류로 바이어스되도록 구성된 제1 모스(MOS) 트랜지스터 차동쌍 및 상기 입력 전압을 게이트들에서 차동 입력받고 상기 분자 전류로 바이어스되며, 상기 제1 모스 트랜지스터 차동쌍과 드레인들이 서로 연결되고, 상기 드레인에서 상기 출력 전압을 출력하도록 구성된 제2 모스 트랜지스터 차동쌍을 포함할 수 있다.
본 발명의 다른 실시예에 따른 자동 이득 제어 장치는 제어 전압에 따라 가변하는 가변 이득으로 입력 전압을 증폭한 출력 전압을 생성하는 가변 이득 증폭기, 상기 출력 전압의 세기를 검출하는 신호 세기 검출기 및 상기 검출된 출력 전압의 세기와 기준 신호를 비교하여 제어 전압을 생성하는 기준 신호 비교기를 포함 한다. 이때, 상기 가변 이득 증폭기는 상기 제어 전압의 지수 함수로 표현되는 상기 가변 이득을 각각 상기 제어 전압의 3차 다항식인 분모 및 분자의 비로 근사하였을 때, 상기 분모에 상응하는 분모 전류를 생성하는 분모 전류원, 상기 분자에 상응하는 분자 전류를 생성하는 분자 전류원 및 상기 분모 전류 및 분자 전류의 비로 표현되는 전압 이득으로 상기 입력 전압을 증폭하여, 상기 입력 전압에 대해 데시벨 선형적(dB linear)인 상기 출력 전압을 생성하도록 구성되는 증폭부를 포함한다.
실시예에 따라, 상기 분모 전류원 및 분자 전류원은 상기 분모의 3차 다항식을 상기 제어 전압의 역비례항, 2차항 및 1차항을 가지도록 변환하였을 때, 변환 후의 각 항에 상응하는 전류들을 생성하도록 구성될 수 있다. 이때, 상기 분모 전류원 및 분자 전류원은, 상기 가변 이득을 근사한 다음의 수식
Figure 112006058917965-pat00006
의 분모 및 분자에 상응하는 분모 전류 및 분자 전류를 각각 생성하도록 구성될 수 있다. a는 비례 계수, Vc는 상기 제어 전압이다.
실시예에 따라, 상기 분모 전류원은 상기 수식 1의 분모의 제1항에 상응하는 제1 역비례 전류를 생성하는 제1 역비례 전류 생성부, 상기 수식 1의 분모의 제2항에 상응하는 제1 제곱 전류를 제1 제곱 전류 생성부. 상기 수식 1의 분모의 제3항에 상응하는 제1 상수 전류를 생성하는 제1 상수 전류 생성부 및 상기 제1 역비례 전류, 제1 제곱 전류 및 제1 상수 전류를 합성하여 상기 분모 전류를 생성하는 제1 합성부를 포함할 수 있다. 한편, 상기 제1 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이더(analog divider)를 포함할 수 있다. 상기 제1 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제1 제곱 전류를 출력하는 피모스 트랜지스터를 포함하고, 상기 피모스 트랜지스터는 다음 수식
Figure 112006058917965-pat00007
의 관계를 가지도록 구현될 수 있다. Kp는 상기 피모스 트랜지스터의 공정 파라미터, VTH는 상기 피모스 트랜지스터의 문턱 전압, VDD는 상기 전원 전압, a는 상기 가변 이득의 비례 상수이다.
실시예에 따라, 상기 분자 전류원은 상기 수식 1의 분자의 제1항에 상응하는 제2 역비례 전류를 생성하는 제2 역비례 전류 생성부, 상기 수식 1의 분자의 제2항에 상응하는 제2 제곱 전류를 생성하는 제2 제곱 전류 생성부, 상기 수식 1의 분자의 제3항에 상응하는 제2 상수 전류를 생성하는 제2 상수 전류 생성부 및 상기 제2 역비례 전류, 제2 제곱 전류 및 제2 상수 전류를 합성하여 상기 분자 전류를 생성하는 제2 합성부를 포함할 수 있다. 상기 제2 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이더(analog divider)를 포함할 수 있다. 상기 제2 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제2 제곱 전류를 출력하는 엔모스 트랜지스터를 포함하고, 상기 엔모스 트랜지스터는 다음 수식
Figure 112006058917965-pat00008
의 관계를 가지도록 구현될 수 있다. Kn는 상기 엔모스 트랜지스터의 공정 파라미터, VTH는 상기 엔모스 트랜지스터의 문턱 전압, VSS는 상기 전원 전압, a는 상기 가변 이득의 비례 상수이다.
실시예에 따라, 상기 입력 전압 및 출력 전압은 차동 신호일 수 있다. 이때, 상기 증폭기는 각각 다이오드 연결되고, 상기 분모 전류로 바이어스되도록 구성된 제1 모스(MOS) 트랜지스터 차동쌍 및 상기 입력 전압을 게이트들에서 차동 입력받고 상기 분자 전류로 바이어스되며, 상기 제1 모스 트랜지스터 차동쌍과 드레인들이 서로 연결되고, 상기 드레인에서 상기 출력 전압을 출력하도록 구성된 제2 모스 트랜지스터 차동쌍을 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
일반적으로 가변 이득 증폭기의 이득은 입력 신호의 전압과 출력 신호의 전압의 비이며, 데시벨 선형 특성을 가질 경우, AGC 신호의 전압값의 지수 함수로 나타낼 수 있다. AGC 신호의 전압값을 Vc, 소정의 비례 계수를 2a라고 하면, 이득은 다음 수식 2와 같이 나타낼 수 있다.
[수식 2]
이때, 일반적으로 a는 1보다 작은 수이다.
Vc의 지수 함수는 수식 3과 같이 Vc의 3차 다항식으로 각각 근사할 수 있다.
[수식 3]
Figure 112006058917965-pat00010
수식 3을 수식 2에 적용하면 이득은 수식 4와 같이 근사적으로 표현될 수 있다.
[수식 4]
Figure 112006058917965-pat00011
수식 4의 분자에 나타난 식에서 각각 Vc를 묶어내면 수식 5와 같이 2차 함수의 형태로 쓸 수 있다.
[수식 5]
Figure 112006058917965-pat00012
MOS의 포화 모드(saturation mode) 시 전압-전류 특성을 이용하기 위해 수식 5의 Vc의 2차항을 변형하면 분모는 수식 6과 같이 쓸 수 있다.
[수식 6]
Figure 112006058917965-pat00013
수식 6을 참조하면, 1항의 역비례 항(1/Vc)은 아날로그 디바이더(analog divider)로 구현할 수 있고, 2항은 Vc의 2차항이므로 MOS의 포화 모드전압-전류 특성을 이용하여 구현할 수 있으며, 3항의 상수항은 생성하는 전류 또는 전압값이 고정되어 있는 전압원 또는 전류원을 이용하면 구현할 수 있다.
수식 5의 분자에 나타난 식에 대해서도 수식 6과 동일한 방법을 적용하여 변형하면 수식 7과 같다.
[수식 7]
Figure 112006058917965-pat00014
수식 6과 수식 7을 이용하면 가변 이득 증폭기의 이득은 수식 8과 같이 근사하여 나타낼 수 있다.
[수식 8]
Figure 112006058917965-pat00015
따라서, 수식 8의 각 항에 따라 결정되도록 전류들을 생성하는 전류 생성회로들과, 이 전류들의 비로 나타나는 이득을 가지도록 설계된 증폭기를 이용함으로써 이득이 데시벨 선형으로 가변되는 가변 이득 증폭기와, 이를 포함하는 자동 이득 제어 회로를 구현할 수 있다.
도 2는 본 발명의 일 실시예에 따른 가변 이득 증폭기의 블록도이다. 도 2를 참조하면, 가변 이득 증폭기(20)는 분모 전류원(21), 분자 전류원(25) 및 차동 증 폭기(차동 증폭부)를 포함하여, 입력 신호(Vin)을 인가받고, 제어 전압(Vc)에 데시벨 선형적인 이득을 가지고 상기 입력 신호를 증폭한 신호인 출력 신호(Vout)를 생성한다.
상기 분모 전류원(21)은 상기 수식 6에 나타난 식으로 표현되는 분모 전류(IC1)를 생성하기 위해, 상기 제어 전압(Vc)에 역비례하는 전류를 생성하는 제1 역비례 전류 생성부(22), 상기 제어 전압(Vc)의 제곱 관계에 있는 전류를 생성하는 제1 제곱 전류 생성부(23) 및 제1 상수 전류 생성부(24)를 포함한다.
상기 분자 전류원(25)은 상기 수식 7에 나타난 식으로 표현되는 분자 전류(IC2)를 생성하기 위해, 상기 제어 전압(Vc)에 역비례하는 전류를 제2 역비례 전류 생성부(26), 상기 제어 전압(Vc)의 제곱 관계에 있는 전류를 생성하는 제2 제곱 전류 생성부(27) 및 제2 상수 전류 생성부(28)를 포함한다.
상기 차동 증폭부(29)는 상기 분모 전류(IC1)와 분자 전류(IC2)의 비로 표현되는 이득을 가지고 입력 차동 신호(Vin+, Vin-)를 증폭하여 출력 차동 신호(Vout+, Vout-)로 출력한다.
도 3은 도 2의 분모 전류원의 한 실시예의 블록도이다. 도 3을 참조하면, 상기 분모 전류원(21)은 다음과 같이 동작한다.
상기 제1 역비례 전류 생성부(22)는 아날로그 디바이더(221), 전압-전류 변환기(222) 및 전류 미러(223)를 이용하여 수식 6의 제1항에 해당하는 전류를 생성한다. 상기 아날로그 디바이더(221)는 입력되는 두 전압의 비에 비례하는 출력전압을 생성하는 회로로, 다양한 구조가 알려져 있으므로 그 동작에 관한 구체적인 설 명은 생략한다. 상기 아날로그 디바이더(221)는 기준 전압(Vr)과 제어 전압(Vc)을 입력받아, 기준 전압(Vr)/제어 전압(Vc)의 값을 가지는 전압을 출력한다. 이때 기준 전압(Vr)을 1V로 하면, 상기 전압은 제어 전압(Vc)에 역비례하는 값을 갖는다. 이 역비례 전압(1/Vc)은 상기 전압-전류 변환기(222)에서 전류로 변환되고, 상기 전류 미러(223)를 통해 제1 역비례 전류(Iinv1)로 출력된다. 상기 제1 역비례 전류(Iinv1)상기 제어 전압(Vc)과 반비례하는 관계를 가진다.
상기 제1 제곱 전류 생성부(23)는 모스 트랜지스터를 이용하여 수식 6의 제2항인 제곱항에 해당하는 제곱 전류(Isq1)를 생성할 수 있다. 이를 확인하기 위해 수식 6의 제3항을 다음의 수식 9와 같이 변형하여 본다.
[수식 9]
Figure 112006058917965-pat00016
모스 트랜지스터는 포화 모드(saturation mode)로 동작할 경우 드레인 전류가 게이트-소스 전압과 문턱 전압의 차이의 제곱에 비례하는 전압-전류 관계가 있다. 예를 들어, p형 모스 트랜지스터에서 드레인 전류는 다음의 수식 10과 같이 표현될 수 있다.
[수식 10]
Figure 112006058917965-pat00017
여기서 μp는 정공의 이동도, Cox는 산화막(oxide)의 단위 면적당 커패시턴스, W는 게이트의 너비, L은 게이트의 길이, VG는 게이트 전압, VS는 소스의 전압, VTH는 문턱 전압이며, Kp는 피모스 파라미터이다.
수식 10에서 Kp는 트랜지스터의 크기(W 및 L)에 따라 설계자가 원하는 값으로 정해줄 수 있다.
피모스의 소스가 전원 전위(VDD)에 연결되고 수식 11과 같은 관계에 있다면, 수식 10의 전류는 수식 9와 같이 표현될 수 있다.
[수식 11]
Figure 112006058917965-pat00018
수식 11을 참조하면, a는 드레인 전압과 문턱 전압의 차의 역수와 같고, Kp에 밀접한 관련이 있다. 이와 같이, 주어진 a에 의해 결정된 Kp, VDD 및 VTH를 가지며 제어 전압(Vc)의 2/3에 해당하는 게이트-소스 전압이 공급되는 피모스 트랜지스터를 이용하여, 상기 제1 제곱 전류 생성부(23)는 수식 6의 제2항에 해당하는 전류를 생성할 수 있다. 상기 피모스 트랜지스터가 생성하는 전류는 다음 수식 12와 같이 표현될 수 있다.
[수식 12]
Figure 112006058917965-pat00019
다음으로, 상기 제1 상수 전류 생성부(24)는 수식 6의 제3항에 해당하는 상수 전류(Is1)를 제공한다.
상기 분모 전류원(21)은 상기 제1 역비례 전류 생성부(22), 제1 제곱 전류 생성부(23) 및 제1 상수 전류 생성부(24)가 각각 생성한 제1 역비례 전류(Iinv1), 제1 제곱 전류(Isq1) 및 제1 상수 전류(Is1)를 합성하여 분모 전류(IC1)로 출력한다.
상기 분자 전류원(25)도 상기 분모 전류원(21)과 사실상 동일한 방법을 통해 엔모스 트랜지스터로 구현될 수 있다. 따라서 설명은 생략한다. 다만, 더 정확한 근사를 위해, 분자 전류원(25)을 구성하는 엔모스 트랜지스터는, 그 Kn 값이 상기 Kp와 동일한 값을 갖고, 소스에 연결되는 기준 전위 VSS는 -VDD의 값을 가지며, 문턱 전압의 절대값 크기도 상기 피모스 트랜지스터의 문턱 전압과 같다. 상기 분자 전류원(25)은 상기 제2 역비례 전류 생성부(26), 제2 제곱 전류 생성부(27) 및 제2 상수 전류 생성부(28)가 각각 생성한 전류를 합성하여 분자 전류(IC2)로 출력한다.
도 4는 본 발명의 일 실시예에 따른 가변 이득 증폭기의 상세한 회로도를 예시한 것이다. 도 4를 참조하면, 상기 가변 이득 증폭기(40)는 분모 전류원(41), 분자 전류원(45) 및 차동 증폭부(49)를 포함한다.
상기 분모 전류원(41)은 제1 역비례 전류 생성부(411), 제1 제곱 전류 생성부(412) 및 제1 상수 전류 생성부(413)를 포함한다. 제1 전류 미러(42)는 상기 분모 전류원(41)에서 출력된 전류를 미러링하여 분모 전류(IC1)로 출력한다. 상기 분모 전류(IC1)는 다이오드 연결된 제5 엔모스 트랜지스터(MN5)와 제7 엔모스 트랜지스터(MN7)에 의해 상기 차동 증폭부(49)에 미러링된다.
상기 제1 역비례 전류 생성부(411)는 역비례 전류원(43)에서 출력되는 역비례 전류(Iinv)를 전류 미러링하여 상기 수식 6의 제1항에 해당하는 제1 역비례 전류를 출력한다. 상기 역비례 전류원(43)은 아날로그 디바이더(221)와 전압-전류 변환기(222)를 포함할 수 있다.
상기 제1 제곱 전류 생성부(412)는 제1 피모스 트랜지스터(MP1)를 포함한다. 상기 제1 피모스 트랜지스터(MP1)의 게이트에는 2/3 Vc에 해당하는 전압이 공급되며, 그 드레인에서는 상기 수식 6의 제2항에 해당하는 제1 제곱 전류가 출력된다.
상기 제1 상수 전류 생성부(413)는 상기 수식 6의 제3항에 해당하는 제1 상수 전류를 공급한다.
상기 제1 역비례 전류, 제1 제곱 전류 및 제1 상수 전류는 제1 노드(N1)에서 합성되어 상기 제1 전류 미러(42)에 인가된다.
상기 분자 전류원(45)은 제2 역비례 전류 생성부(451), 제2 제곱 전류 생성부(452) 및 제2 상수 전류 생성부(453)를 포함한다. 제2 전류 미러(46)는 상기 분자 전류원(45)에서 출력된 전류를 미러링하여 분자 전류(IC2)를 출력한다. 상기 분자 전류(IC2)는 다이오드 연결된 제3 엔모스 트랜지스터(MN3)와 제6 엔모스 트랜지 스터(MN6)에 의해 상기 차동 증폭부(49)에 미러링된다.
상기 제2 역비례 전류 생성부(451)는 상기 역비례 전류원(43)에서 출력되는 상기 역비례 전류(Iinv)를 전류 미러링하여 상기 수식 7의 제1항에 해당하는 제2 역비례 전류를 출력한다. 실시예에 따라 상기 제2 역비례 전류 생성부(451)는 상기 제1 역비례 전류 생성부(411)와 역 비례 전류(Iinv)를 공유할 수도 있고, 역비례 전류원을 추가로 두어 별도로 공급받을 수도 있다.
상기 제2 제곱 전류 생성부(452)는 제1 엔모스 트랜지스터(MN1)를 포함한다. 상기 제1 엔모스 트랜지스터(MN1)의 게이트에는 2/3 Vc에 해당하는 전압이 공급되며, 그 드레인에서는 상기 수식 7의 제2항에 해당하는 제2 제곱 전류가 출력된다.
상기 제2 상수 전류 생성부(453)는 상기 수식 7의 제3항에 해당하는 제2 상수 전류를 공급한다.
상기 제2 역비례 전류, 제2 제곱 전류 및 제2 상수 전류는 제2 노드(N2)에서 합성되어 상기 제2 전류 미러(46)에 인가된다.
이런 방법으로 생성된 분자 전류(IC1)과 분모 전류(IC2)는 각각 제5 및 제7 엔모스 트랜지스터(MN5, MN7), 그리고 제 3 및 제6 엔모스 트랜지스터들(MN3, MN6)에 의해 상기 차동 증폭부(49)에 바이어스 전류로써 인가된다.
상기 차동 증폭부(49)는 차동 입력 신호(Vin+, Vin-)를 입력받아 차동 출력 신호(Vout+, Vout-)로 출력한다. 상기 차동 증폭부(49)는 바이어스 전압(VBIAS)에 의해 그 저항 값이 결정되는 능동 부하(MP2, MP3)를 가질 수 있다.
상기 차동 증폭부(49)는 그 전압 이득이 인가되는 바이어스 전류들의 비로 표현되는 구조를 가진다. 예를 들어, 상기 차동 증폭부에서 분자 전류(IC2)는 제8 및 제9 엔모스 트랜지스터들(MN8, MN9)로 이뤄진 차동 쌍을 바이어스하고, 분모 전류(IC1)는 다이오드 연결된 제10 및 제11 엔모스 트랜지스터들(MN10, MN11)에 제공된다. 상기 다이오드 연결된 제10 및 제11 엔모스 트랜지스터들(MN10, MN11)은 각각 출력 저항이 소신호 이득의 역수에 해당하고, 그 크기는 부하인 제6 및 제7 피모스 트랜지스터들(MP6, MP7)에 비해 매우 작다. 따라서 상기 차동 증폭부(49)의 전압 이득은 제8 엔모스 트랜지스터(MN8)의 소신호 이득을 제10 엔모스 트랜지스터(MN10)의 소신호 이득으로 나눈 것과 같다. 그리고, 상기 제8 및 제 10 엔모스 트랜지스터들(MN8, MN10)의 소신호 이득들은 각각 분자 전류(IC2)와 분모 전류(IC1)의 제곱근들에 비례한다. 그렇다면, 상기 차동 증폭부(49)의 전압 이득은 상기 분자 전류(IC2)를 상기 분모 전류(IC1)로 나눈 값의 제곱근, 즉 sqrt(IC2/IC1)에 비례한다. 이때, 제곱근은 지수 함수에서 1/2의 계수로 변경되므로 상기 차동 증폭부(49)로 데시벨 선형 특성을 얻는 데에는 문제가 되지 않는다.
도 5A 및 5B는 종래의 1차 다항식을 이용하여 근사하는 경우와 본 발명의 실시예에 따라 3차 다항식을 이용하여 근사하는 경우에 데시벨 선형성을 비교한 그래프이다.
도 5A를 참조하면, 종래의 1차 다항식을 이용하여 근사할 경우에 낮은 범위의 제어 전압에서는 이득이 선형성을 가지고 변하지만, 제어 전압이 높아지면 이득이 선형성 없이 변한다. 이에 비해, 도 5B의 3차 다항식을 이용하여 근사할 경우에 는 낮은 범위 뿐 아니라 높은 범위의 제어 전압에서도 이득이 선형성을 유지한 상태에서 변한다.
본 발명의 일 실시예에 따른 이득 가변 방법, 가변 이득 증폭기 및 자동 이득 제어 회로는 3차 다항식을 이용하여 지수 함수에 가깝도록 이득을 가변할 수 있다. 본 발명의 일 실시예에서는 지수 함수를 3차 다항식의 비로 근사하고, 이 3차 다항식을 역비례항, 2차항 및 상수항으로 표현함으로써, CMOS 소자들을 이용하여 지수 함수에 근사한 3차 다항식을 구현할 수 있다. 본 발명의 일 실시예에 따른 이득 가변 방법, 가변 이득 증폭기 및 자동 이득 제어 회로는 넓은 범위의 제어 전압에 대해 선형적으로 변하는 이득을 얻을 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 제어 전압의 지수 함수로 표현되는 가변 이득을 각각 상기 제어 전압의 3차 다항식인 분모 및 분자의 비로 근사하고, 상기 분모 및 분자에 상응하는 분모 전류 및 분자 전류를 생성하는 단계; 및
    입력 전압을 상기 분모 전류 및 분자 전류의 비로 표현되는 전압 이득으로 증폭하여, 상기 입력 전압에 대해 데시벨 선형적(dB linear)인 출력 전압을 생성하는 단계를 포함하는 가변 이득 증폭 방법.
  2. 제1항에 있어서, 상기 분모 전류 및 분자 전류를 생성하는 단계는,
    상기 분모 및 분자의 3차 다항식을 상기 제어 전압의 역1차항, 2차항 및 1차항을 가지도록 변환하고, 변환 후의 각 항에 상응하는 전류들을 생성하는 단계를 포함하는 것을 특징으로 하는 가변 이득 증폭 방법.
  3. 제2항에 있어서, 상기 분모 전류 및 분자 전류를 생성하는 단계는,
    상기 가변 이득을 다음의 수식 1과 같이 표현되는 분모 및 분자의 비로 근사하며, 이때 수식 1은
    [수식 1]
    Figure 112006058917965-pat00020
    ,
    a는 비례 계수, Vc는 상기 제어 전압인 것을 특징으로 하는 가변 이득 증폭 방법.
  4. 제3항에 있어서, 상기 분모 전류 및 분자 전류를 생성하는 단계는,
    상기 분모 및 분자의 제1항에 상응하는 제1 및 제2 역비례 전류들을 아날로그 디바이더(analog divider)를 이용하여 각각 생성하는 단계;
    상기 분모 및 분자의 제2항에 상응하는 제1 및 제2 제곱 전류들을 모스(MOS) 트랜지스터들을 이용하여 각각 생성하는 단계;
    상기 분모 및 분자의 제3항에 상응하는 제1 및 제2 상수 전류들을 전류원들을 이용하여 각각 생성하는 단계; 및
    상기 제1 역비례 전류, 제1 제곱 전류 및 제1 상수 전류를 합성하여 상기 분모 전류를 생성하고, 상기 제2 역비례 전류, 제2 제곱 전류 및 제2 상수 전류를 합성하여 상기 분자 전류를 생성하는 단계를 포함하는 것을 특징으로 하는 가변 이득 증폭 방법.
  5. 제1항에 있어서, 상기 입력 전압 및 출력 전압은 차동 신호인 것을 특징으로 하는 가변 이득 증폭 방법.
  6. 제어 전압의 지수 함수로 표현되는 가변 이득을 각각 상기 제어 전압의 3차 다항식인 분모 및 분자의 비로 근사하였을 때, 상기 분모에 상응하는 분모 전류를 생성하는 분모 전류원;
    상기 분자에 상응하는 분자 전류를 생성하는 분자 전류원; 및
    상기 분모 전류 및 분자 전류의 비로 표현되는 전압 이득으로 입력 전압을 증폭하여, 상기 입력 전압에 대해 데시벨 선형적(dB linear)인 출력 전압을 생성하도록 구성되는 증폭부를 포함하는 가변 이득 증폭기.
  7. 제6항에 있어서, 상기 분모의 3차 다항식을 상기 제어 전압의 역비례항, 2차항 및 1차항을 가지도록 변환하였을 때, 상기 분모 전류원 및 분자 전류원은 변환 후의 각 항에 상응하는 전류들을 생성하도록 구성되는 것을 특징으로 하는 가변 이득 증폭기.
  8. 제7항에 있어서, 상기 분모 전류원 및 분자 전류원은,
    상기 가변 이득을 근사한 다음의 수식 1의 분모 및 분자에 상응하는 분모 전류 및 분자 전류를 각각 생성하며, 이때 수식 1은
    [수식 1]
    Figure 112006058917965-pat00021
    ,
    a는 비례 계수, Vc는 상기 제어 전압인 것을 특징으로 하는 가변 이득 증폭기.
  9. 제8항에 있어서, 상기 분모 전류원은
    상기 수식 1의 분모의 제1항에 상응하는 제1 역비례 전류를 생성하는 제1 역비례 전류 생성부;
    상기 수식 1의 분모의 제2항에 상응하는 제1 제곱 전류를 제1 제곱 전류 생성부;
    상기 수식 1의 분모의 제3항에 상응하는 제1 상수 전류를 생성하는 제1 상수 전류 생성부; 및
    상기 제1 역비례 전류, 제1 제곱 전류 및 제1 상수 전류를 합성하여 상기 분모 전류를 생성하는 제1 합성부를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  10. 제9항에 있어서, 상기 제1 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이더(analog divider)를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  11. 제9항에 있어서, 상기 제1 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제1 제곱 전류를 출력하는 피모스 트랜지스터를 포함하고, 상기 피모스 트랜지스터는 다음 수식 2의 관계를 가지도록 구현되며, 이때 수식 2는
    [수식 2]
    Figure 112006058917965-pat00022
    ,
    이고, Kp는 상기 피모스 트랜지스터의 공정 파라미터, VTH는 상기 피모스 트랜지스터의 문턱 전압, VDD는 상기 전원 전압, a는 상기 가변 이득의 비례 상수인 것을 특징으로 하는 가변 이득 증폭기.
  12. 제8항에 있어서, 상기 분자 전류원은
    상기 수식 1의 분자의 제1항에 상응하는 제2 역비례 전류를 생성하는 제2 역비례 전류 생성부;
    상기 수식 1의 분자의 제2항에 상응하는 제2 제곱 전류를 생성하는 제2 제곱 전류 생성부;
    상기 수식 1의 분자의 제3항에 상응하는 제2 상수 전류를 생성하는 제2 상수 전류 생성부; 및
    상기 제2 역비례 전류, 제2 제곱 전류 및 제2 상수 전류를 합성하여 상기 분 자 전류를 생성하는 제2 합성부를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  13. 제12항에 있어서, 상기 제2 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이더(analog divider)를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  14. 제12항에 있어서, 상기 제2 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제2 제곱 전류를 출력하는 엔모스 트랜지스터를 포함하고, 상기 엔모스 트랜지스터는 다음 수식 2의 관계를 가지도록 구현되며, 이때 수식 2는
    [수식 2]
    Figure 112006058917965-pat00023
    ,
    이고, Kn는 상기 엔모스 트랜지스터의 공정 파라미터, VTH는 상기 엔모스 트랜지스터의 문턱 전압, VSS는 상기 전원 전압, a는 상기 가변 이득의 비례 상수인 것을 특징으로 하는 가변 이득 증폭기.
  15. 제6항에 있어서, 상기 입력 전압 및 출력 전압은 차동 신호인 것을 특징으로 하는 가변 이득 증폭기.
  16. 제15항에 있어서, 상기 증폭부는
    각각 다이오드 연결되고, 상기 분모 전류로 바이어스되도록 구성된 제1 모스(MOS) 트랜지스터 차동쌍; 및
    상기 입력 전압을 게이트들에서 차동 입력받고 상기 분자 전류로 바이어스되며, 상기 제1 모스 트랜지스터 차동쌍과 드레인들이 서로 연결되고, 상기 드레인에서 상기 출력 전압을 출력하도록 구성된 제2 모스 트랜지스터 차동쌍을 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  17. 제어 전압에 따라 가변하는 가변 이득으로 입력 전압을 증폭한 출력 전압을 생성하는 가변 이득 증폭기;
    상기 출력 전압의 세기를 검출하는 신호 세기 검출기; 및
    상기 검출된 출력 전압의 세기와 기준 신호를 비교하여 제어 전압을 생성하는 기준 신호 비교기를 포함하는 자동 이득 제어 회로에 있어서,
    상기 가변 이득 증폭기는
    상기 제어 전압의 지수 함수로 표현되는 상기 가변 이득을 각각 상기 제어 전압의 3차 다항식인 분모 및 분자의 비로 근사하였을 때, 상기 분모에 상응하는 분모 전류를 생성하는 분모 전류원;
    상기 분자에 상응하는 분자 전류를 생성하는 분자 전류원; 및
    상기 분모 전류 및 분자 전류의 비로 표현되는 전압 이득으로 상기 입력 전압을 증폭하여, 상기 입력 전압에 대해 데시벨 선형적(dB linear)인 상기 출력 전압을 생성하도록 구성되는 증폭부를 포함하는 자동 이득 제어 장치.
  18. 제17항에 있어서, 상기 분모의 3차 다항식을 상기 제어 전압의 역비례항, 2차항 및 1차항을 가지도록 변환하였을 때, 상기 분모 전류 생성부 및 분자 전류 생성부는 변환 후의 각 항에 상응하는 전류들을 생성하도록 구성되는 것을 특징으로 하는 자동 이득 제어 장치.
  19. 제18항에 있어서, 상기 분모 전류원 및 분자 전류원은,
    상기 가변 이득을 근사한 다음의 수식 1의 분모 및 분자에 상응하는 분모 전류 및 분자 전류를 각각 생성하며, 이때 수식 1은
    [수식 1]
    Figure 112006058917965-pat00024
    ,
    a는 비례 계수, Vc는 상기 제어 전압인 것을 특징으로 하는 자동 이득 제어 장치.
  20. 제19항에 있어서, 상기 분모 전류원은
    상기 수식 1의 분모의 제1항에 상응하는 제1 역비례 전류를 생성하는 제1 역 비례 전류 생성부;
    상기 수식 1의 분모의 제2항에 상응하는 제1 제곱 전류를 제1 제곱 전류 생성부;
    상기 수식 1의 분모의 제3항에 상응하는 제1 상수 전류를 생성하는 제1 상수 전류 생성부; 및
    상기 제1 역비례 전류, 제1 제곱 전류 및 제1 상수 전류를 합성하여 상기 분모 전류를 생성하는 제1 합성부를 포함하는 것을 특징으로 하는 자동 이득 제어 장치.
  21. 제20항에 있어서, 상기 제1 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이더(analog divider)를 포함하는 것을 특징으로 하는 자동 이득 제어 장치.
  22. 제20항에 있어서, 상기 제1 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제1 제곱 전류를 출력하는 피모스 트랜지스터를 포함하고, 상기 피모스 트랜지스터는 다음 수식 2의 관계를 가지도록 구현되며, 이때 수식 2는
    [수식 2]
    Figure 112006058917965-pat00025
    ,
    이고, Kp는 상기 피모스 트랜지스터의 공정 파라미터, VTH는 상기 피모스 트랜지스터의 문턱 전압, VDD는 상기 전원 전압, a는 상기 가변 이득의 비례 상수인 것을 특징으로 하는 자동 이득 제어 장치.
  23. 제19항에 있어서, 상기 분자 전류원은
    상기 수식 1의 분자의 제1항에 상응하는 제2 역비례 전류를 생성하는 제2 역비례 전류 생성부;
    상기 수식 1의 분자의 제2항에 상응하는 제2 제곱 전류를 생성하는 제2 제곱 전류 생성부;
    상기 수식 1의 분자의 제3항에 상응하는 제2 상수 전류를 생성하는 제2 상수 전류 생성부; 및
    상기 제2 역비례 전류, 제2 제곱 전류 및 제2 상수 전류를 합성하여 상기 분자 전류를 생성하는 제2 합성부를 포함하는 것을 특징으로 하는 자동 이득 제어 장치.
  24. 제23항에 있어서, 상기 제2 역비례 전류 생성부는 상기 제어 전압을 인가받아 상기 제어 전압의 역수에 해당하는 값의 전류를 출력하는 아날로그 디바이 더(analog divider)를 포함하는 것을 특징으로 하는 자동 이득 제어 장치.
  25. 제23항에 있어서, 상기 제2 제곱 전류 생성부는 게이트에는 2/3 *Vc의 전압이 인가되고, 소스에는 전원 전압이 인가되며, 드레인에서는 상기 제2 제곱 전류를 출력하는 엔모스 트랜지스터를 포함하고, 상기 엔모스 트랜지스터는 다음 수식 2의 관계를 가지도록 구현되며, 이때 수식 2는
    [수식 2]
    Figure 112006058917965-pat00026
    ,
    이고, Kn는 상기 엔모스 트랜지스터의 공정 파라미터, VTH는 상기 엔모스 트랜지스터의 문턱 전압, VSS는 상기 전원 전압, a는 상기 가변 이득의 비례 상수인 것을 특징으로 하는 자동 이득 제어 장치.
  26. 제17항에 있어서, 상기 입력 전압 및 출력 전압은 차동 신호인 것을 특징으로 하는 자동 이득 제어 장치.
  27. 제26항에 있어서, 상기 증폭부는
    각각 다이오드 연결되고, 상기 분모 전류로 바이어스되도록 구성된 제1 모스(MOS) 트랜지스터 차동쌍; 및
    상기 입력 전압을 게이트들에서 차동 입력받고 상기 분자 전류로 바이어스되며, 상기 제1 모스 트랜지스터 차동쌍과 드레인들이 서로 연결되고, 상기 드레인에서 상기 출력 전압을 출력하도록 구성된 제2 모스 트랜지스터 차동쌍을 포함하는 것을 특징으로 하는 자동 이득 제어 장치.
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