KR100732746B1 - 동기 메모리 소자의 칼럼 리던던시 프리차지 회로 - Google Patents

동기 메모리 소자의 칼럼 리던던시 프리차지 회로 Download PDF

Info

Publication number
KR100732746B1
KR100732746B1 KR1020010038132A KR20010038132A KR100732746B1 KR 100732746 B1 KR100732746 B1 KR 100732746B1 KR 1020010038132 A KR1020010038132 A KR 1020010038132A KR 20010038132 A KR20010038132 A KR 20010038132A KR 100732746 B1 KR100732746 B1 KR 100732746B1
Authority
KR
South Korea
Prior art keywords
signal
precharge
column redundancy
column
circuit
Prior art date
Application number
KR1020010038132A
Other languages
English (en)
Other versions
KR20030002491A (ko
Inventor
김윤생
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010038132A priority Critical patent/KR100732746B1/ko
Publication of KR20030002491A publication Critical patent/KR20030002491A/ko
Application granted granted Critical
Publication of KR100732746B1 publication Critical patent/KR100732746B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 프리차지 코멘드(Precharge Commend)와 액티브 코멘드(Active Commend) 사이의 타임 인터벌(Time Interval)에 관계없이 칼럼 리던던시 블록의 프리차지 동작을 가능하도록 하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로에 관한 것으로, 불량이 발생된 칼럼을 리던던시 블록으로 리페어하기 위하여 사용되는 칼럼 리던던시 블럭을 프리차지 시키기 위한 회로 구성에 있어서, 메모리 셀의 비트 라인을 프리차지 상태로 만들기 위한 제 1 제어 신호의 라이징 에지에서 로우로 천이되며 상기 메모리 셀 중에서 특정 어드레스에 의해 선택되는 매트를 인에이블시키기 위한 제 2 제어 신호의 라이징 에지에서 하이로 천이되는 활성화 신호를 소정의 지연 시간을 갖고 반전하는 딜레이 반전부와, 상기 활성화 신호와 딜레이 반전부의 출력 신호를 논리곱하고 반전하여 상기 칼럼 리던던시 블록의 프리차지 동작을 인에이블시키기 위한 프리차지 인에이블 신호로 출력하는 제 1 논리 회로부와, 상기 제 1 논리 회로부의 출력 신호와 상기 활성화 신호가 하이 값을 갖는 동안에 임의의 매트가 선택되었음을 나타내는 매트 선택 신호를 논리곱하여 상기 활성화 신호가 로우 값을 가질 때 리페어 동작을 하지 않도록 상기 칼럼 리던던시 블록에 제어 신호를 출력하는 제 2 논리 회로부로 구성된다.
리던던시(Redundancy), 프리차지(Precharge)

Description

동기 메모리 소자의 칼럼 리던던시 프리차지 회로{Circuit for Precharging Column Redundancy of Synchronous Memory Device}
도 1은 일반적인 칼럼 리페어 리던던시 블록도
도 2는 종래 기술에 따른 칼럼 리던던시 프리차지 신호 발생 회로부
도 3은 도 2의 각 부분에서의 신호 파형을 나타낸 도면
도 4는 본 발명에 따른 칼럼 리던던시 프리차지 신호 발생 회로부
도 5는 도 4의 각 부분에서의 신호 파형을 나타낸 도면
도면의 주요 부분에 대한 부호 설명
41 : 딜레이 반전부
NAND41, NAND42 : 낸드 게이트
INV46 : 인버터
본 발명은 반도체 회로에 관한 것으로 특히, 액티브 코멘드와 프리차지 코멘드간의 타임 인터벌(Time Interval)에 관계없이 칼럼 리던던시 블록을 프리차지(Precharge)시킬 수 있는 동기 메모리 소자의 칼럼 리던던시 프리차지 회 로에 관한 것이다.
도 1은 일반적인 칼럼 리페어 리던던시 블록도이다.
칼럼 리던던시 블록은 도 1에 도시된 바와 같이, 게이트단에 인가되는 칼럼 리던던시 프리차지 신호(CRP)에 따라서 일단에 연결된 전원전압(VDD)으로 타단 즉, 노드 A(node A)를 프리차지 시키는 피모스(MP1)와, 각 매트(Mat)에 대응하여 상기 노드 A(node A)와 접지단 사이에 연결되는 퓨즈와 엔모스의 직렬 회로를 복수개 구비한 리페어 코딩부(11)와, 상기 노드 A(node A) 신호를 래치(Latch)하는 래치 회로부(12)와, 상기 레치 회로부(12)의 출력 신호를 반전하여 선택된 매트의 리페어 여부를 나타내는 리페어 감지 신호(YRE)를 출력하는 인버터(INV13)로 구성된다.
상기 복수개의 직렬 회로들을 구성하는 퓨즈들(f0 내지 f7)은 각 대응되는 매트(Mat)의 칼럼(Column)이 리페어되는 경우에 컷팅되며, 엔모스들(mn0 내지 mn7)은 그 게이트단에 각각 대응되는 매트(Mat)의 칼럼 리페어 정보를 갖는 신호들(ms0 내지 ms7)이 입력되어 선택적으로 인에이블된다.
그리고, 상기 래치 회로부(12)는 상기 노드 A(node A) 신호를 반전하는 인버터(INV11)와, 상기 인버터(INV11)의 출력 신호를 반전하여 래치(Latch)시키는 인버터(INV12)로 이루어진다.
그리고, 상기 피모스(mp1)의 게이트단에 인가되는 칼럼 리던던시 프리차지 신호(CRP)는 액티브 코멘드(active commend)와 프리차지 코멘드(precharge commend)를 조합하여 형성한 신호이다.
여기서, 상기 액티브 코멘드(active commend)는 지정된 어드레스에 해당되는 매트(Mat)를 인에이블(Enable)하여 리드(Read) 혹은 라이트(Write) 동작이 가능하도록 만드는 명령어이고, 상기 프리차지 코멘드(precharge commend))는 메모리 셀의 비트 라인을 프리차지 상태로 만들기 위한 명령어이다.
그리고, 참고적으로 상기 매트(Mat)라 함은 워드라인(Word Line)과 비트 라인(Bit Line)의 일정한 단위를 의미하며 예를 들어, 512 워드라인(Word line)과 512 비트 라인(Bit line)이면 매트 사이즈(Mat Size)는 256K가 된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 동기 메모리 소자의 칼럼 리던던시 프리차지 회로를 설명하면 다음과 같다.
도 2는 칼럼 리던던시 프리차지 신호 발생 회로부이고, 도 3은 도 2의 각 부분에서의 신호 파형을 나타낸 도면이다.
종래 기술에서는 도 2의 회로를 이용한 상기 액티브 코멘드와 프리차지 코멘드의 조합으로 상기 칼럼 리던던시 프리차지 신호(CRP)를 생성하고 있다.
보다 상세하게 칼럼 리던던시 프리차지 신호(CRP) 발생 회로는 신호 A와 신호 B를 논리합하여 반전하는 노아 게이트(NOR)와, 상기 노아 게이트(NOR)의 출력을 반전하여 상기 칼럼 리던던시 프리차지 신호(CRP)로 출력하는 인버터(INV2)로 이루어진다.
여기서, 상기 신호 A는 상기 프리차지 코멘드가 하이(H)로 인에이블되고 일정 시간 후에 폴링(Falling)하며 상기 액티브 코멘드가 하이(H)로 인에이블되고 나서 일정 시간 후에 라이징(Rising)하는 신호이고, 상기 신호 B는 상기 프리차지 코멘드와 액티브 코멘드의 하이(H) 인에이블 후의 폴링 및 라이징 동작이 상기 신호 A보다 빠른 신호이다.
칼럼 리던던시 프리차지 회로를 이용한 리페어 동작은 우선, 신호 A와 신호 B의 조합하여 칼럼 리던던시 프리차지 신호(CRP)를 생성하고, 상기 칼럼 리던던시 프리차지 신호(CRP)의 로우(Low) 구간 동안 상기 피모스(mp1)를 인에이블시키어 상기 노드 A(node A)를 하이(H)로 프리차지시킨다.
그리고, 칼럼 리페어 정보를 갖는 신호(ms0 내지 ms7)가 하이(High)로 인에이블되어 특정 매트(Mat)를 선택하고 이에 대응되는 퓨즈(f0 내지 f7)가 컷 상태이면 상기 리페어 감지 신호(YRE)가 하이(High) 값으로 출력되어 현재 선택된 매트가 리페어(Repair)됨을 나타내게 된다.
그리고, 선택된 매트에 대응되는 퓨즈(f0 내지 f7)가 노컷(No-Cut) 상태이면 프리차지(Precharge)된 상기 노드 A(node A)의 하이(High) 값이 선택된 매트에 해당하는 퓨즈와 엔모스의 직렬 회로를 통하여 빠져나가게 되어 상기 리페어 감지 신호(YRE)가 로우(Low) 값으로 출력되어 현재 선택된 매트가 리페어되지 않음을 나타내게 된다.
따라서, 상기와 같은 종래 기술에 따른 동기 메모리 소자의 칼럼 리던던시 프리차지 회로는 프리차지 코멘드와 액티브 코멘드 사이의 타임 인터벌이 작아지게 되면 칼럼 리던던시 프리차지 신호(CRP)가 로우(Low) 값을 갖는 구간(L)의 길이가 줄어들게 되며, 더 심할 경우에는 이 구간(L)이 없어져서 상기 피모스(mp1)에 의한 노드 A의 프리차지 동작이 불가능해 지므로 소자의 동작 속도가 저하되고 이로 인 하여 오동작이 유발되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 상기 프리차지 코멘드와 액티브 코멘드간의 타임 인터벌에 관계없이 칼럼 리던던시 블록을 프리차지 할 수 있는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 동기 메모리 소자의 칼럼 리던던시 프리차지 회로는 불량이 발생된 칼럼을 리던던시 블록으로 리페어하기 위하여 사용되는 칼럼 리던던시 블럭을 프리차지 시키기 위한 회로 구성에 있어서, 메모리 셀의 비트 라인을 프리차지 상태로 만들기 위한 제 1 제어 신호의 라이징 에지에서 로우로 천이되며 상기 메모리 셀 중에서 특정 어드레스에 의해 선택되는 매트를 인에이블시키기 위한 제 2 제어 신호의 라이징 에지에서 하이로 천이되는 활성화 신호를 소정의 지연 시간을 갖고 반전하는 딜레이 반전부와, 상기 활성화 신호와 딜레이 반전부의 출력 신호를 논리곱하고 반전하여 상기 칼럼 리던던시 블록의 프리차지 동작을 인에이블시키기 위한 프리차지 인에이블 신호로 출력하는 제 1 논리 회로부와, 상기 제 1 논리 회로부의 출력 신호와 상기 활성화 신호가 하이 값을 갖는 동안에 임의의 매트가 선택되었음을 나타내는 매트 선택 신호를 논리곱하여 상기 활성화 신호가 로우 값을 가질 때 리페어 동작을 하지 않도록 상기 칼럼 리던던시 블록에 제어 신호를 출력하는 제 2 논리 회로부로 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 동기 메모리 소자의 칼럼 리던던시 프리차지 회로를 설명하면 다음과 같다.
도 4는 본 발명에 따른 칼럼 리던던시 프리차지 신호 발생 회로부이고, 도 5는 도 4의 각 부분에서의 신호 파형을 나타낸 도면이다.
본 발명에 따른 칼럼 리던던시 프리차지 신호 발생 회로는 도 4에 도시된 바와 같이, 활성화 신호(active)를 일정 시간 지연시키어 반전하고 이를 노드 B(node B)에 출력하는 딜레이 반전부(41)와, 상기 활성화 신호(active)와 딜레이 반전부(41)의 출력 신호를 논리곱하고 반전하여 상기 칼럼 리던던시 프리차지 신호(CRP)를 생성하고 이를 상기 도 1의 칼럼 리던던시 블록에 출력하는 낸드 게이트(NAND41)와, 상기 칼럼 리던던시 프리차지 신호(CRP)와 매트 선택 신호(xms)를 논리곱하고 반전하는 낸드 게이트(NAND42)와, 상기 낸드 게이트(NAND42)의 출력 신호를 반전하여 상기 칼럼 리던던시 블록에 칼럼 리던던시 정보를 갖는 신호(ms0 내지 ms7, 도 4에서는 ms0를 출력하는 것을 예로 듬.)를 출력하는 인버터(INV46)로 구성된다.
여기서, 상기 딜레이 반전부(41)는 직렬 연결되는 홀수개의 인버터(INV41 내지 INV45)로 구성된다.
그리고, 상기 액티브 신호(active)는 활성화 시 지정된 어드레스에 해당하는 매트를 인에이블하여 리드 또는 라이트 동작을 수행하는 신호로, 프리차지 코멘드(Precharge commend)의 라이징 에지에서 로우로 천이되고 액티브 코멘드(Active commend)의 라이징 에지에서 하이로 천이된다. 상기 매트 선택 신호(xms)는 상기 액티브 신호(active)가 하이(high) 값을 갖는 동안에 임의의 매트가 선택되면 하이(high) 값을 갖게 되어 임의의 매트가 선택되어졌음을 나타내는 신호이다. 즉, 상기 매트 선택 신호(xms)로 어떤 매트가 선택되느냐에 따라 상기 선택된 매트 선택 신호(xms)와 칼럼 리던던시 프리차지 신호(CRP)에 응답하여 칼럼 리던던시 정보를 나타내는 신호 ms0 내지 ms7 중 어느 하나의 신호가 결정된다.
도 5를 참조하여 상기한 구성을 갖는 본 발명에 따른 칼럼 리던던시 프리차지 회로의 동작을 살펴보면, 우선 상기 액티브 신호(active)는 상기 프리차지 코멘드(Precharge commend)의 라이징 에지에서 로우(low)가 되고, 상기 액티브 코멘드(active commend)의 라이징 에지에서 하이(high)가 된다.
그리고, 상기 노드 B(node B)는 딜레이 반전부(41)를 통해 지연 및 반전된 액티브 신호(active)를 갖게 되며, 상기 칼럼 리던던시 프리차지 신호(CRP)는 상기 액티브 신호(active)와 노드 B(node B)가 하이(high)인 구간에서 로우(low)값을 갖게 되어 상기 노 1의 노드 A(node A)를 하이(high)로 프리차지시킨다.
그리고, 상기 칼럼 리페어 정보를 나타내는 신호(YRE)는 도 1 에 도시한 바와 같이 A 노드를 프리차지 시키는 피모스(MP1)의 동작에 따라 결정된다. 여기서 상기 피모스(MP1)는 칼럼 리던던시 프리차지 신호(CRP)에 응답하여 A노드를 프리차지 시키고 있다. 상기 칼럼 리던던시 프리차지 신호(CRP)는 도 4 에 도시한 바와 같이 액티브 신호(active)에 응답하여 그 값이 결정되므로 액티브 신호(active)가 로우(low)이면, 칼럼 리던던시 프리차지 신호(CRP)는 하이(high)가 되고, 피모스(MP1)는 오프되어 A노드를 프리차지 시키지 않는다. 즉, 액티브 신호(active)가 로우(low)인 구간에서는 프리차지 동작을 수행하지 않는다.
상기와 같은 본 발명의 동기 메모리 소자의 칼럼 리던던시 프리차지 회로는 프리차지 코멘드와 액티브 코멘드간의 타임 인터벌에 관계없이 칼럼 리던던시 회로를 프리차지시킬 수 있으므로 리페어 동작의 속도를 향상시킬 수 있고 회로 오동작을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 불량이 발생된 칼럼을 리페어하는 칼럼 리던던시 블럭을 프리차지 시키기 위한 회로 구성에 있어서,
    메모리 셀의 비트 라인을 프리차지 상태로 만들기 위한 제 1 제어 신호의 라이징 에지에서 로우로 천이되며 상기 메모리 셀 중에서 특정 어드레스에 의하여 선택되는 매트를 인에이블시키기 위한 제 2 제어 신호의 라이징 에지에서 하이로 천이되는 활성화 신호를 소정의 지연 시간을 갖고 반전하는 딜레이 반전부와,
    상기 활성화 신호와 딜레이 반전부의 출력 신호를 논리곱하고 반전하여 상기 칼럼 리던던시 블록의 프리차지 동작을 인에이블시키기 위한 프리차지 인에이블 신호로 출력하는 제 1 논리 회로부와,
    상기 제 1 논리 회로부의 출력 신호와 상기 활성화 신호가 하이 값을 갖는 동안에 임의의 매트가 선택되었음을 나타내는 매트 선택 신호를 논리곱하여 상기 활성화 신호가 로우 값을 가질 때 리페어 동작을 하지 않도록 상기 칼럼 리던던시 블록에 제어 신호를 출력하는 제 2 논리 회로부로 구성됨을 특징으로 하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로.
  2. 제 1 항에 있어서, 상기 제 1 논리 회로부는 낸드 게이트로 구성되고, 상기 제 2 논리 회로부는 낸드 게이트와 인버터의 직렬 회로로 구성됨을 특징으로 하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로.
  3. 불량이 발생된 칼럼을 리페어하는 칼럼 리던던시 블럭을 프리차지 시키기 위한 회로 구성에 있어서,
    액티브 신호와 상기 액티브 신호를 일정 구간만큼 지연시킨 신호에 응답하여 칼럼 리던던시 프리차지 신호를 출력하는 프리차지 신호 생성부와;
    상기 프리차지 신호와 매트 선택 신호에 응답하여 칼럼 리던던시 정보 신호를 출력하는 컬럼 리던던시 정보 신호 생성부;
    를 포함하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로.
  4. 제 3 항에 있어서,
    상기 칼럼 리던던시 프리차지 신호는 칼럼 리던던시 블록의 프리차지 동작을 제어하기 위한 신호인 것을 특징으로 하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로.
  5. 제 3 항에 있어서,
    상기 컬럼 리던던시 정보 신호는 액티브 신호가 비활성화 일 때, 칼럼 리던던시 블록이 리페어 동작을 수행하지 않도록 제어하기 위한 신호인 것을 특징으로 하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로.
  6. 제 3 항에 있어서,
    상기 프리차지 신호 생성부는
    홀수개의 직렬 연결된 인버터로 구성되어, 상기 액티브 신호를 일정 지연 시간을 갖고 지연시키는 딜레이 반전부와;
    상기 액티브 신호와 상기 딜레이 반전부의 출력신호를 부정 논리곱 연산하여 출력하는 제 1 논리 회로부;
    를 포함하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로.
  7. 제 3 항에 있어서,
    상기 컬럼 리던던시 정보 신호 생성부는
    상기 프리차지 신호와 매트 선택 신호를 논리곱 연산하여 출력하는 제 2 논리 회로부;를 포함하는 동기 메모리 소자의 칼럼 리던던시 프리차지 회로.
KR1020010038132A 2001-06-29 2001-06-29 동기 메모리 소자의 칼럼 리던던시 프리차지 회로 KR100732746B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010038132A KR100732746B1 (ko) 2001-06-29 2001-06-29 동기 메모리 소자의 칼럼 리던던시 프리차지 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010038132A KR100732746B1 (ko) 2001-06-29 2001-06-29 동기 메모리 소자의 칼럼 리던던시 프리차지 회로

Publications (2)

Publication Number Publication Date
KR20030002491A KR20030002491A (ko) 2003-01-09
KR100732746B1 true KR100732746B1 (ko) 2007-06-27

Family

ID=27712211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010038132A KR100732746B1 (ko) 2001-06-29 2001-06-29 동기 메모리 소자의 칼럼 리던던시 프리차지 회로

Country Status (1)

Country Link
KR (1) KR100732746B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06111597A (ja) * 1992-09-24 1994-04-22 Nec Corp 半導体メモリ装置
KR19990002557A (ko) * 1997-06-20 1999-01-15 김영환 반도체 메모리 소자의 리페어 장치
JP2000011683A (ja) * 1998-06-19 2000-01-14 Sanyo Electric Co Ltd 半導体記憶装置の冗長回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06111597A (ja) * 1992-09-24 1994-04-22 Nec Corp 半導体メモリ装置
KR19990002557A (ko) * 1997-06-20 1999-01-15 김영환 반도체 메모리 소자의 리페어 장치
JP2000011683A (ja) * 1998-06-19 2000-01-14 Sanyo Electric Co Ltd 半導体記憶装置の冗長回路

Also Published As

Publication number Publication date
KR20030002491A (ko) 2003-01-09

Similar Documents

Publication Publication Date Title
KR100507379B1 (ko) 워드라인 구동 회로
US20060245279A1 (en) Redundancy circuit in semiconductor memory device
KR100304195B1 (ko) 외부클럭신호를가지는동기형반도체메모리장치
KR100207512B1 (ko) 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로
JP3691655B2 (ja) メモリ集積回路の冗長メモリセルの制御方法とその回路、及びメモリ集積回路
CN117501369A (zh) 对列冗余逻辑和多路复用进行扫描链测试的存储器
TW519656B (en) Integrated circuit memory devices having efficient multi-row address test capability and methods of operating same
KR20140139265A (ko) 블록 선택 회로 및 이를 포함하는 반도체 장치
WO2005091934A2 (en) Sense amplifier systems and methods
KR100287019B1 (ko) 트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치
US6757852B1 (en) Self resetting high speed redundancy circuit and method thereof
KR100732746B1 (ko) 동기 메모리 소자의 칼럼 리던던시 프리차지 회로
JP3857697B2 (ja) 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法
KR100402388B1 (ko) 칩선택 출력 시간이 단축된 반도체 메모리 장치
JPH06176568A (ja) 半導体記憶装置
JP2006185582A (ja) 半導体装置
KR100752645B1 (ko) 누설 전류 패스를 차단할 수 있는 퓨즈 회로
US6850460B1 (en) High performance programmable array local clock generator
JPH06338189A (ja) カラムアドレス遷移検出回路
JPH0684399A (ja) 半導体記憶回路
JPH05128866A (ja) ランダムアクセスメモリの書き込み、読出し制御回路
KR100271806B1 (ko) 반도체 메모리의 라이트 리커버리 시간 제어회로 및 제어방법
JPH04346000A (ja) 半導体メモリ装置
KR100271625B1 (ko) 어드레스 천이 합성회로
KR100358151B1 (ko) 테스트 모드시 다수 셀에 대한 쓰기 동작 수행 방법 및 그를위한 반도체메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee