KR100729081B1 - 반도체패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 제조 공정중 액상의 봉지재가 인쇄회로기판의 볼랜드 또는 원하지 않는 영역까지 흘러가지 않토록 하면에 다수의 입출력 패드가 형성된 반도체칩과; 상기 반도체칩 하면중 입출력패드를 제외한 면에 접착된 접착수단과; 상기 접착수단과 대응되는 영역에 솔더마스크가 접착되어 있고, 상기 솔더마스크 하면에는 다수의 볼랜드를 갖는 배선패턴이 형성되어 있으며, 상기 배선패턴의 하부에는 수지층이 형성되어 있고, 상기 입출력 패드에 인접한 수지층 하면에는 본드핑거가 형성된 동시에, 상기 본드핑거는 상기 배선패턴과 도전성 비아홀로 연결되어 있고, 상기 본드핑거와 볼랜드 사이의 수지층에는 일체의 봉지재 흐름 방지링이 형성된 인쇄회로기판과; 상기 반도체칩의 입출력패드와 인쇄회로기판의 본드핑거를 상호 전기적으로 접속시키는 도전성와이어와; 상기 반도체칩의 입출력패드, 도전성와이어 및 인쇄회로기판의 본드핑거가 봉지재로 봉지되어 형성된 봉지부와; 상기 인쇄회로기판의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 봉지 방법{Semiconductor package and its Encapsulation method}
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a는 본 발명에 의한 반도체패키지를 도시한 단면도이고, 도2b는 도2a의 A부분에 대한 확대 단면도이며, 도2c는 도2a에서 봉지부가 형성되기 전의 일부 상태를 도시한 저면도이다.
도3은 본 발명에 의한 다른 반도체패키지를 도시한 단면도이다.
도4는 본 발명에 의한 또다른 반도체패키지를 도시한 단면도이다.
도5a 내지 도5e는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101,102,103; 본 발명에 의한 반도체패키지
1; 반도체칩 1a; 입출력패드
2; 접착수단 10; 인쇄회로기판
11; 솔더마스크 11a; 요철
12; 배선패턴 12a; 볼랜드
13; 본드핑거 14; 도전성 비아홀
15; 수지층 16; 솔더마스크
28; 봉지재 흐름 방지링 30; 도전성와이어
40; 도전성볼
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 봉지재가 볼랜드 영역 또는 원하지 않는 영역에 침범하지 않토록 한 칩스케일(Chip Scale) 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 칩스케일 반도체패키지는 박층 구조의 인쇄회로기판과 볼 배열(Ball Array) 방식을 이용하여 패키지의 크기를 반도체칩의 크기게 가깝게 만든 것을 말한다. 이러한 칩스케일 반도체패키지는 빠른 속도로 동작하면서도 실장에 필요한 면적에 대해서는 최소의 면적만을 필요로 하고, 또한 공간과 속도의 조건을 만족시켜야 하는 통신기기, 셀룰러 폰, 노트북, 무선 시스템 등의 요구를 충족시키게 적합함으로써, 최근 급속하게 이용되고 있는 추세이다.
이러한 칩스케일 반도체패키지(100')(이하, 단순히 반도체패키지(100')로 칭함')가 도1에 도시되어 있으며, 이를 참조하여 종래의 구조를 간단히 설명하기로 한다.
먼저, 하면의 둘레 주변에는 다수의 입출력패드(1a')가 형성된 반도체칩(1')이 구비되어 있다. 이러한 반도체칩(1')을 엣지패드(Edge Pad)형 반도체칩이라고도 한다.
상기 반도체칩(1')의 하면 즉, 입출력패드(1a')의 내측으로는 일정두께의 접착수단(2')이 접착되어 있고, 상기 접착수단(2') 하면에는 통상의 인쇄회로기판(10')이 접착되어 있다. 즉, 표면에 미세하고 복잡한 도전성 배선패턴(12')이 형성되어 있고, 상기 배선패턴(12')은 솔더마스크(11')에 의해 코팅되어 있다. 여기서, 상기 배선패턴(12')은 하기할 도전성와이어(30')에 의해 연결되는 본드핑거(13')와, 하기할 도전성볼(40')이 융착되는 볼랜드(12a')로 구분할 수 있다. 즉, 상기 반도체칩(1')의 입출력패드(1a')를 향하는 둘레에는 다수의 본드핑거(13')가 형성되어 있고, 이 본드핑거(13')는 각각의 볼랜드(12a')에 모두 연결되어 있다. 또한, 상기 볼랜드(12a')는 상기 솔더마스크(11')에 의해 오픈되어 있다.
한편, 상술한 바와 같이 상기 반도체칩(1')의 입출력패드(1a')와 인쇄회로기판(10')의 본드핑거(13')는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(30')로 상호 접속되어 있으며, 상기 반도체칩(1')의 측면 및 하면의 일정 영역, 상기 도전성와이어(30'), 상기 인쇄회로기판(10')의 본드핑거(13') 등은 봉지재로 봉지되어 일정 형상의 봉지부(50')가 형성되어 있다.
또한, 상기 인쇄회로기판(10')의 볼랜드(12a')에는 모두 솔더볼과 같은 도전성볼(40')이 각각 융착되어 차후 마더보드에 실장 가능한 상태로 되어 있다.
따라서, 상기와 같은 반도체패키지(100')는 반도체칩(1')의 신호가 입출력패드(1a'), 도전성와이어(30'), 배선패턴(12')의 본드핑거(13') 및 볼랜드(12a'), 도 전성볼(40')을 통하여 마더보드로 전달되며, 마더보드의 전기적 신호는 그 역으로 전달된다.
한편, 상기와 같은 반도체패키지(100')의 제조 공정중 봉지부(50')를 형성하는 단계는 통상 액상의 봉지재를 프린팅(Printing')하는 방법을 이용하거나 또는 디스펜서(Dispenser)로 액상 봉지재를 도포한 후, 상온 또는 일정 온도에서 큐어(Cure)하여 경화된 봉지부(50')를 형성하고 있다. 즉, 액상 봉지재를 상기 반도체칩(1')의 입출력패드(1a'), 도전성와이어(30') 및 인쇄회로기판(10')의 본드핑거(13')에 일정량 프린팅하거나 도포함으로써, 상기 액상의 봉지재가 자연스럽게 일정영역까지 흘러 소정 형상의 봉지부가 형성되도록 유도하고 있다.
그러나, 상기와 같은 프린팅 방식 또는 도포 방식은 봉지 영역과 인쇄회로기판의 볼랜드 사이의 거리가 매우 가깝게 되어 있음으로써, 액상의 봉지재가 볼랜드까지 흘러가서 차후 도전성볼이 볼랜드에 융착되지 못하는 단점이 있다. 즉, 봉지재가 볼랜드 표면을 덮음으로써, 도전성볼이 볼랜드에 전기적으로 연결되지 못한다.
따라서, 사용할 수 있는 액상의 봉지재 선정에도 그 선택의 폭이 대단히 작을 수 밖에 없다.
또한, 상기와 같이 하여, 선택된 액상 봉지재는 점도가 상당히 높은 것을 선택할 수 밖에 없음으로, 봉지 공정상 필연적으로 발생하는 보이드(Void)를 제거하기가 상당히 어렵다.
더불어, 점도가 낮은 액상 봉지재를 사용하게 되면, 상기 보이드로 인한 문 제를 줄일 수는 있지만, 상기와 같이 액상 봉지재가 볼랜드 또는 원하지 않는 영역까지 흘러가는 문제가 수반된다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 제조 공정중 액상의 봉지재가 인쇄회로기판의 볼랜드 또는 원하지 않는 영역까지 흘러가지 않토록 할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 반도체칩을 필름 또는 액상의 접착수단을 이용하여 인쇄회로기판에 부착시 필름 또는 액상의 접착수단이 외측으로 빠져나가지 못하게 함과 동시에 수분 흡수율을 최소화시킬 수 있는 반도체패키지의 제공에 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 하면에 다수의 입출력 패드가 형성된 반도체칩과; 상기 반도체칩 하면중 입출력패드를 제외한 면에 접착된 접착수단과; 상기 접착수단과 대응되는 영역에 솔더마스크가 접착되어 있고, 상기 솔더마스크 하면에는 다수의 볼랜드를 갖는 배선패턴이 형성되어 있으며, 상기 배선패턴의 하부에는 수지층이 형성되어 있고, 상기 입출력 패드에 인접한 수지층 하면에는 본드핑거가 형성된 동시에, 상기 본드핑거는 상기 배선패턴과 도전성 비아홀로 연결되어 있고, 상기 본드핑거와 볼랜드 사이의 수지층에는 일체의 봉지재 흐름 방지링이 형성된 인쇄회로기판과; 상기 반도체칩의 입출력패드와 인쇄회로기판의 본드핑거를 상호 전기적으로 접속시키는 도전성와이어와; 상기 반도체칩의 입출력패드, 도전성와이어 및 인쇄회로기판의 본드핑거가 봉지재로 봉지 되어 형성된 봉지부와; 상기 인쇄회로기판의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 봉지재 흐름 방지링은 금 또는 금이 도금된 구리중 어느 하나를 이용함이 바람직하다.
또한, 상기 접착수단과 접착된 솔더마스크는 그 접착계면에 단면상 다수의 요홈을 형성함이 바람직하다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 하면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 상면에 접착수단으로 접착되어 있되, 상기 반도체칩과 접착되는 면에는 단면상 다수의 요철이 형성된 인쇄회로기판과; 상기 반도체칩의 입출력패드와 인쇄회로기판 사이에 접속된 도전성와이어와; 상기 반도체칩 및 도전성와이어를 봉지하여 형성된 봉지부와; 상기 인쇄회로기판에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 요철은 솔더마스크 또는 금(Au) 중 어느 하나에 의해 형성될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 하면에 다수의 입출력 패드가 형성되고, 상기 입출력패드를 제외한 면에 접착수단이 접착된 반도체칩을 제공하는 단계와; 솔더마스크가 형성되어 있고, 상기 솔더마스크 하면에는 다수의 볼랜드를 갖는 배선패턴이 형성되어 있으며, 상기 배선패턴의 하부에는 수지층이 형성되어 있고, 상기 수지층의 하면 둘레에는 다수의 본드핑거가 형성된 동시에, 상기 본드핑거는 상기 배선패턴과 도전성 비아홀로 연결 되어 있고, 상기 본드핑거와 볼랜드 사이의 수지층 하면에는 일체의 봉지재 흐름 방지링이 형성된 인쇄회로기판을 상기 접착수단 하면에 접착하는 단계와; 상기 반도체칩의 입출력패드와 인쇄회로기판의 본드핑거를 도전성와이어로 본딩하는 단계와; 상기 반도체칩의 입출력패드, 도전성와이어 및 인쇄회로기판의 본드핑거를 액상의 봉지재로 봉지하는 단계와; 상기 인쇄회로기판의 볼랜드에 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 봉지재 흐름 방지링은 금 또는 금이 도금된 구리를 이용하여 형성함이 바람직하다.
또한, 상기 요철은 솔더마스크를 2회 프린팅하여 형성할 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 인쇄회로기판의 본드핑거와 볼랜드 사이에 봉지재 흐름 방지링을 형성함으로써, 봉지 공정중 액상의 봉지재가 상기 볼랜드까지 흘러가지 못하는 장점이 있다. 즉, 상기 봉지재 흐름 방지링을 상기 액상의 봉지재와 결합력이 낮은 금, 또는 금이 도금된 구리로 형성함으로써, 상기 액상의 봉지재가 상기 봉지재 흐름 방지링 앞에서 그 흐름을 멈추게 된다.
또한, 접착수단과 접착되는 솔더마스크에는 다수의 요철이 형성됨으로써, 결국 인쇄회로기판과 상기 접착수단 사이에 접착력이 증대된다.
더불어, 반도체칩의 일면이 인쇄회로기판에 접착수단으로 접착된 구조에서는, 상기 인쇄회로기판의 접착면에 다수의 요철을 형성함으로써, 상기 접착수단이 외측으로 빠져나가지 못하게 함은 물론, 수분의 침투경로를 길게 하여 그 수분 흡 수량이 최소화되는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명에 의한 반도체패키지(101)를 도시한 단면도이고, 도2b는 도2a의 A부분에 대한 확대 단면도이며, 도2c는 도2a에서 봉지부(50)가 형성되기 전의 일부 상태를 도시한 저면도이다.
도시된 바와 같이 하면의 둘레에 다수의 입출력패드(1a)가 형성된 반도체칩(1)이 구비되어 있다.
상기 반도체칩(1)의 하면중 상기 입출력패드(1a)를 제외한 면에는 일정두께의 접착수단(2)(예를 들면, 양면 접착테이프 또는 일레스토머(Elastomer))이 접착되어 있다.
상기 접착수단(2)과 대응되는 영역에는 인쇄회로기판(10)이 접착되어 있다. 상기 인쇄회로기판(10)은 상기 접착수단(2)과 대응되는 영역에 솔더마스크(11)가 접착되어 있고, 상기 솔더마스크(11) 하면에는 다수의 볼랜드(12a)를 갖는 배선패턴(12)이 형성되어 있다. 상기 배선패턴(12)의 하면에는 수지층(15)이 형성되어 있고, 상기 입출력패드(1a)와 인접한 수지층(15) 하면에는 다수의 본드핑거(13)가 형성되어 있다. 여기서, 상기 본드핑거(13)는 상기 배선패턴(12)과 도전성 비아홀(14)을 통하여 연결되어 있다. 다른 말로, 상기 비아홀(14)은 수지층(15)을 관통하여 상면의 배선패턴(12)과 하면의 본드핑거(13)가 상호 전기적으로 도통되도 록 한다. 한편, 상기 본드핑거(13)와 볼랜드(12a) 사이의 수지층(15)에는 일체의 봉지재 흐름 방지링(28)이 형성되어 있다.
여기서, 상기 봉지재 흐름 방지링(28)은 금(Au) 또는 금(Au)이 도금된 구리(Cu)로 형성할 수 있으며, 이밖에도 봉지재와 결합력이 낮은 모든 종류의 물질을 사용할 수 있다. 또한, 상기 접착수단(2)과 접착되는 솔더마스크(11)의 접착면에는 다수의 요철(11a)을 형성함으써, 상기 솔더마스크(11)와 접착수단(2) 사이의 결합력이 강화되도록 하였다.
물론, 상기 수지층(15) 하면에는 상기 볼랜드(12a)만이 외부로 오픈되도록 또다른 솔더마스크(16)가 코팅되어 있으며, 이때 상기 봉지재 흐름 방지링(28)과 본드핑거(13) 하면에는 상기 솔더마스크(16)가 코팅되어 있지 않다.
계속해서, 상기 반도체칩(1)의 입출력패드(1a)와 인쇄회로기판(10)의 본드핑거(13)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(30)에 의해 상호 본딩되어 있다.
또한, 상기 반도체칩(1)의 측면 및 하면중 일정 영역, 입출력패드(1a), 도전성와이어(30) 및 인쇄회로기판(10)의 본드핑거(13)는 액상의 봉지재로 봉지된 후 경화되어, 일정 형상의 봉지부(50)가 형성되어 있다.
마지막으로, 상기 인쇄회로기판(10)의 각 볼랜드(12a)에는 솔더볼과 같은 도전성볼(40)이 각각 융착되어 있다.
한편, 도3은 본 발명에 의한 다른 반도체패키지(102)를 도시한 단면도이며, 이는 도2a와 다르게 입출력패드(1a)가 중앙에 형성된 센터패드형 반도체칩(1)이 이 용된 것으로서, 나머지 구조는 모두 상기 도2a와 같으므로, 그 설명을 생략하기로 한다.
계속해서, 도4는 본 발명에 의한 또 다른 반도체패키지(103)를 도시한 단면도이다.
도시된 바와 같이 하면에 다수의 입출력패드(1a)가 형성된 반도체칩(1)이 구비되어 있고, 상기 반도체칩(1)의 상면에는 접착수단(2)으로 접착되어 있되, 상기 반도체칩(1)과 접착되는 면에는 단면상 다수의 요철(11a)이 형성된 인쇄회로기판(10)이 구비되어 있다.
상기 반도체칩(1)의 입출력패드(1a)와 인쇄회로기판(10) 사이에는 도전성와이어(30)가 본딩되어 있고, 상기 반도체칩(1) 및 도전성와이어(30)는 봉지재로 봉지되어 소정 형상의 봉지부(50)가 형성되어 있다. 또한, 상기 인쇄회로기판(10)에는 다수의 도전성볼(40)이 융착되어 차후 마더보드에 실장 가능한 형태로 되어 있다.
여기서, 상기 인쇄회로기판(10)에 형성되는 요철(11a)은 솔더마스크 또는 금(Au) 중 어느 하나를 이용하여 형성할 수 있다. 또한 상기 솔더마스크를 이용한 경우에는 상기 솔더마스크를 적어도 2회 이상 프린팅하여 형성할 수 있다.
다음으로, 도5a 내지 도5e를 참조하여 본 발명에 의한 반도체패키지(101)의 제조 방법을 순차적으로 설명하면 다음과 같다.
1. 반도체칩 제공 단계로서, 하면에 다수의 입출력패드(1a)가 형성되어 있고, 상기 입출력패드(1a)를 제외한 하면에 일정두께의 접착수단(2)(예를 들면, 양 면 접착테이프 또는 일레스토머 등등)을 접착한 반도체칩(1)을 제공한다.(도5a 참조)
2. 인쇄회로기판 접착 단계로서, 상기 접착수단(2)과 대응되는 크기를 갖는 인쇄회로기판(10)을 상기 접착수단(2) 하면에 접착시킨다.(도5b 참조)
상기 인쇄회로기판(10)은 상기 접착수단(2)에 직접적으로 접착되는 솔더마스크(11)가 형성되어 있고, 상기 솔더마스크(11) 하면에는 다수의 볼랜드(12a)를 갖는 배선패턴(12)이 형성되어 있으며, 상기 배선패턴(12)의 하면에는 수지층(15)이 형성되어 있고, 상기 수지층(15)의 하면 둘레에는 다수의 본드핑거(13)가 형성된 동시에, 상기 본드핑거(13)는 상기 배선패턴(12)과 도전성 비아홀(14)로 연결되어 있고, 상기 본드핑거(13)와 볼랜드(12a) 사이의 수지층(15) 하면에는 일체의 봉지재 흐름 방지링(28)이 형성되어 있다.
여기서, 상기 접착수단(2)에 직접 접착되는 솔더마스크(11)에는 다수의 요철(11a)이 형성되어 그 접착력이 강화되도록 함이 바람직하다. 또한, 상기 봉지재 흐름 방지링(28)은 상기 액상의 봉지재와 결합력이 낮은 물질, 예를 들면 금, 금이 도금된 구리 등을 이용함이 바람직하다.
3. 와이어 본딩 단계로서, 상기 반도체칩(1)의 입출력패드(1a)와 인쇄회로기판(10)의 본드핑거(13)를 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(30)를 이용하여 상호 본딩한다.(도5c 참조)
4. 봉지 단계로서, 상기 반도체칩(1)의 입출력패드(1a), 도전성와이어(30) 및 인쇄회로기판(10)의 본드핑거(13) 영역에 액상 봉지재를 프린팅하거나 또는 디 스펜서에 담겨 있는 액상 봉지재를 도포하여 일정 형상의 봉지부를 형성한다.(도5d 참조)
5. 도전성볼 융착 단계로서, 상기 인쇄회로기판(10)의 각 볼랜드(12a)에 플럭스(Flux)를 돗팅(Dotting)하고, 그 위에 도전성볼(40)을 올려 놓은 다음, 고온의 분위기에서 상기 도전성볼(40)이 상기 볼랜드(12a)에 융착되도록 한다.(도5e 참조)
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 인쇄회로기판의 본드핑거와 볼랜드 사이에 봉지재 흐름 방지링을 형성함으로써, 봉지 공정중 액상의 봉지재가 상기 볼랜드까지 흘러가지 못하게 하는 효과가 있다. 즉, 상기 봉지재 흐름 방지링을 상기 액상의 봉지재와 결합력이 낮은 금, 또는 금이 도금된 구리로 형성함으로써, 상기 액상의 봉지재가 상기 봉지재 흐름 방지링 앞에서 그 흐름을 멈추게 된다.
또한, 접착수단과 접착되는 솔더마스크에는 다수의 요철이 형성됨으로써, 결국 인쇄회로기판과 상기 접착수단 사이에 접착력이 증대되는 효과가 있다.
더불어, 반도체칩의 일면이 인쇄회로기판에 접착수단으로 접착된 구조에서는, 상기 인쇄회로기판의 접착면에 다수의 요철을 형성함으로써, 상기 접착수단이 외측으로 빠져나가지 못하게 함은 물론, 수분의 침투경로를 길게 하여 그 수분 흡 수량이 최소화되는 효과가 있다.

Claims (8)

  1. 삭제
  2. 하면에 다수의 입출력 패드가 형성된 반도체칩과, 상기 반도체칩 하면중 입출력패드를 제외한 면에 접착된 접착수단과, 상기 접착수단과 대응되는 영역에 솔더마스크가 접착되어 있고, 상기 솔더마스크 하면에는 다수의 볼랜드를 갖는 배선패턴이 형성되어 있으며, 상기 배선패턴의 하부에는 수지층이 형성되어 있고, 상기 입출력 패드에 인접한 수지층 하면에는 본드핑거가 형성된 동시에, 상기 본드핑거는 상기 배선패턴과 도전성 비아홀로 연결되어 있고, 상기 본드핑거와 볼랜드 사이의 수지층에는 일체의 봉지재 흐름 방지링이 형성된 인쇄회로기판과, 상기 반도체칩의 입출력패드와 인쇄회로기판의 본드핑거를 상호 전기적으로 접속시키는 도전성와이어와, 상기 반도체칩의 입출력패드, 도전성와이어 및 인쇄회로기판의 본드핑거가 봉지재로 봉지되어 형성된 봉지부와, 상기 인쇄회로기판의 볼랜드에 융착된 다수의 도전성볼을 포함하고,
    상기 봉지재 흐름 방지링은 금 또는 금이 도금된 구리중 어느 하나인 것을 특징으로 하는 반도체패키지.
  3. 제2항에 있어서, 상기 접착수단과 접착된 솔더마스크는 그 접착계면에 단면상 다수의 요철이 형성된 것을 특징으로 하는 반도체패키지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 하면에 다수의 입출력 패드가 형성되고, 상기 입출력패드를 제외한 면에 접착수단이 접착된 반도체칩을 제공하는 단계와, 솔더마스크가 형성되어 있고, 상기 솔더마스크 하면에는 다수의 볼랜드를 갖는 배선패턴이 형성되어 있으며, 상기 배선패턴의 하부에는 수지층이 형성되어 있고, 상기 수지층의 하면 둘레에는 다수의 본드핑거가 형성된 동시에, 상기 본드핑거는 상기 배선패턴과 도전성 비아홀로 연결되어 있고, 상기 본드핑거와 볼랜드 사이의 수지층 하면에는 일체의 봉지재 흐름 방지링이 형성된 인쇄회로기판을 상기 접착수단 하면에 접착하는 단계와, 상기 반도체칩의 입출력패드와 인쇄회로기판의 본드핑거를 도전성와이어로 본딩하는 단계와, 상기 반도체칩의 입출력패드, 도전성와이어 및 인쇄회로기판의 본드핑거를 액상의 봉지재로 봉지하는 단계와, 상기 인쇄회로기판의 볼랜드에 도전성볼을 융착하는 단계를 포함하고,
    상기 봉지재 흐름 방지링은 금 또는 금이 도금된 구리를 이용하여 형성함을 특징으로 하는 반도체패키지의 제조 방법.
  8. 삭제
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
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KR20000015580A (ko) * 1998-08-31 2000-03-15 김규현 반도체 패키지용 써킷테이프
KR20000028368A (ko) * 1998-10-31 2000-05-25 김규현 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
KR19990025705A (ko) * 1997-09-13 1999-04-06 윤종용 고전력 칩 스케일 패키지 및 그 제조방법
KR20000000737U (ko) * 1998-06-15 2000-01-15 김영환 반도체 비지에이 패키지의 몰딩구조
KR20000015580A (ko) * 1998-08-31 2000-03-15 김규현 반도체 패키지용 써킷테이프
KR20000028368A (ko) * 1998-10-31 2000-05-25 김규현 반도체 장치 및 그 제조 방법

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