KR100728990B1 - Method of manufacturing semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 90
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 40
- 239000010409 thin film Substances 0.000 claims abstract description 31
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 29
- 239000010937 tungsten Substances 0.000 claims abstract description 29
- 238000000206 photolithography Methods 0.000 claims abstract description 21
- 230000007717 exclusion Effects 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 92
- 238000005530 etching Methods 0.000 claims description 11
- 239000010410 layer Substances 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims description 8
- 239000011324 bead Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 23
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 14
- 235000012431 wafers Nutrition 0.000 description 64
- 238000009413 insulation Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
- G03F7/2026—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure for the removal of unwanted material, e.g. image or background correction
- G03F7/2028—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure for the removal of unwanted material, e.g. image or background correction of an edge bead on wafers
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
Description
도 1 내지 도 3은 종래의 문제점을 나타낸 웨이퍼 평면도 및 단면도.1 to 3 are a plan view and a sectional view of a wafer showing a conventional problem.
도 4 및 도 5는 본 발명의 실시예에 따른 포토리소그라피의 EBR 공정 및 WEE 공정을 나타낸 웨이퍼 평면도.4 and 5 are wafer plan views showing an EBR process and a WEE process of photolithography according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 웨이퍼 110: 몰드절연막100: wafer 110: mold insulating film
120: 플레이트 IMD: 층간절연막120: plate IMD: interlayer insulating film
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 금속배선용 CVD 텅스텐 박막의 필링(peeling)을 방지하기 위한 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for preventing peeling of a CVD tungsten thin film for metallization.
반도체 소자의 고집적화에 따라 낮은 저항과 높은 열적 안정성의 특성을 갖는 텅스텐 박막(W film)이 금속배선의 재료로 사용되고 있으며, 아울러, 우수한 스텝 커버리지(step coverage) 특성을 나타내는 CVD(Chemical Vapor Deposition) 공정을 이용해서 높은 종횡비(aspect ratio)를 가지는 콘택홀 및 비아홀을 채우는 재료로 사용되고 있다. According to the high integration of semiconductor devices, a tungsten thin film (W film) having low resistance and high thermal stability is used as a material for metal wiring, and a chemical vapor deposition (CVD) process showing excellent step coverage characteristics. It is used as a material for filling contact holes and via holes having a high aspect ratio.
그러나, 반도체 제조 공정시 여러 종류의 박막들의 적층이 어떻게 이루어지는가에 따라 텅스텐 박막이 받는 스트레스가 달라지게 되면서 텅스텐 박막의 접착력이 가장 약한 부분에서부터 텅스텐 박막이 필링(peeling)되는 현상이 발생하게 된다.However, as the stress of the tungsten thin film is changed depending on how various kinds of thin films are stacked in the semiconductor manufacturing process, the tungsten thin film is peeled from the weakest adhesive force of the tungsten thin film.
이와 같은, 텅스텐 박막의 필링 현상은, 도 1에 나타낸 바와 같이, 웨이퍼 가장자리의 플랫 존(flat zone, 이하, F 영역)과 라운드(round) 지역(이하, R영역)에서 발생하고 있는데, 이러한 현상의 원인은, 웨이퍼 F영역 및 R영역에서는 스토리지 노드를 형성하기 위한 몰드절연막이 웨이퍼의 다른 영역보다 대략 20000Å 만큼 낮게 단차지도록 형성된데다 자체 스트레스가 큰 캐패시터의 상부전극인 플레이트 전극이 그대로 형성되기 때문에 텅스텐 박막의 필링 현상을 유발시킨다.Such a peeling phenomenon of the tungsten thin film occurs in the flat zone (hereinafter referred to as F region) and round region (hereinafter referred to as R region) of the wafer edge as shown in FIG. The reason for this is that in the wafer F region and the R region, the mold insulating film for forming the storage node is formed to be stepped as low as about 20,000 [mu] s lower than other regions of the wafer, and the tungsten is formed as the plate electrode, which is the upper electrode of the capacitor having high self stress. It causes the peeling phenomenon of the thin film.
자세하게는, 도 2에 나타낸 바와 같이, 웨이퍼(1) 상에 스토리지 노드를 한정하는 홀을 형성하기 위한 몰드절연막(10)의 포토리소그라피 공정에서, 웨이퍼 F영역 및 R영역의 감광막을 제거하는 WEE(Wafer Edge Exclusion)공정시 웨이퍼의 가장자리에서 웨이퍼 안쪽으로 3.5mm의(이하, WEE 라인) 감광막(PR)을 제거하게 된다. 이에, 후속 몰드절연막 식각공정시 웨이퍼 가장자리에서 WEE 라인까지 몰드절연막(10)이 식각되면서, 웨이퍼 F영역 및 R영역에서는 웨이퍼의 다른 영역 보다 대략 20000Å 만큼 식각되어 스트레스의 버퍼 역할을 하는 몰드절연막의 두께가 다른 영역보다 얇아지게 된다. In detail, as shown in FIG. 2, in the photolithography process of the
그리고, 상기 플레이트용 금속막의 포토리소그라피 공정에서는 WEE 공정을 수행하지 않기 때문에, 웨이퍼 F영역 및 R영역의 모든 영역에서 플레이트용 금속 막(11)이 형성하게 되는데, 이처럼, 상기 WEE 공정으로 인해 얇게 형성된 몰드절연막(10) 상에 플레이트용 금속막이 형성하게 되면, 텅스텐 박막은 후속 공정에서 약간의 공정 변화에도 견디지 못하고 필링 현상을 발생하게 된다.In addition, since the WEE process is not performed in the photolithography process of the plate metal film, the
그 이유는, 상기 WEE 공정으로 인해 스트레스 버퍼의 역할을 하는 몰드절연막(10)이 얇은 두께를 가진데다, 상기 얇은 두께의 몰드절연막(10) 상에 자체 스트레스가 큰 플레이트용 금속막(11)이 형성되기 때문이다. The reason is that the
여기서, 텅스텐 박막의 필링은 웨이퍼 F영역(도 1에서의 유형.1)에서 크게 나타나게 된다.Here, the filling of the tungsten thin film is large in the wafer F region (type. 1 in FIG. 1).
또한, 도 3에 나타낸 바와 같이, 플레이트용 금속막(11)과 텅스텐 박막과의 콘택을 위한 층간절연막(12)의 형성시, 상기 층간절연막의 CMP 공정으로 인해, 웨이퍼 가장자리의 형성된 플레이트용 금속막(11)이 노출하게 되는데, 이렇게 노출된 플레이트용 금속막(11)은 층간절연막(12)의 CMP 공정의 일부인 세정 공정에서 노출된 플레이트용 금속막은 모두 소실하게 된다. In addition, as shown in FIG. 3, when forming the
이처럼, 상기 소실된 플레이트용 금속막 상에 텅스텐 박막을 증착하게 되면, 텅스텐 박막의 불안정으로 인해 텅스텐 박막의 필링 현상이 발생하게 된다. As such, when the tungsten thin film is deposited on the lost plate metal film, peeling of the tungsten thin film occurs due to instability of the tungsten thin film.
여기서, 텅스텐 박막의 필링은 웨이퍼 R영역에서 웨이퍼 가장자리의 WEE 라인에서 웨이퍼 안쪽으로 0.5∼1.0mm 부분에서 집중적으로 발생한다.(도 1에서의 유형.2) Here, the filling of the tungsten thin film occurs intensively at the 0.5-1.0 mm portion inside the wafer in the WEE line at the wafer edge in the wafer R region (type in FIG. 2).
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로써, 금속배선용 CVD 텅스텐 박막의 필링 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing the phenomena of peeling of the CVD tungsten thin film for metallization.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 몰드절연막을 식각하여 스토리지 노드 형성 영역을 한정하는 포토리소그라피 공정에서의 EBR 공정, 금속막을 식각하여 플레이트를 형성하는 포토리소그라피 공정에서의 WEE 공정, 및 층간절연막에 형성된 금속배선용 콘택홀을 매립하는 CVD 텅스텐 박막의 증착 공정을 포함하는 반도체 소자의 제조방법에 있어서, 상기 웨이퍼의 가장자리가 라운드 지역과 플랫 존으로 구분되며, 상기 EBR 공정은 상기 라운드 지역에 대해서 수행하고, 상기 WEE 공정은 상기 라운드 지역 및 상기 플랫 존에 대해서 수행하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention provides an EBR process in a photolithography process for etching a mold insulating film to define a storage node formation region, a WEE process in a photolithography process for etching a metal film to form a plate, and A method of manufacturing a semiconductor device comprising a deposition process of a CVD tungsten thin film filling a contact hole for metal wiring formed in an interlayer insulating film, wherein the edge of the wafer is divided into a round zone and a flat zone, and the EBR process is performed in the round zone. For example, the WEE process provides a method of manufacturing a semiconductor device for the round zone and the flat zone.
여기서, 상기 EBR 공정은 상기 웨이퍼의 가장자리로부터 안쪽으로 1.0∼4.0㎜의 감광막이 제거되도록 수행하는 것을 특징으로 한다.Here, the EBR process is characterized in that the photosensitive film of 1.0 to 4.0mm is removed inward from the edge of the wafer.
상기 WEE 공정은 상기 웨이퍼의 가장자리로부터 안쪽으로 2.0∼5.0㎜의 감광막이 제거되도록 수행하는 것을 특징으로 한다.The WEE process may be performed such that a photosensitive film having a thickness of 2.0 to 5.0 mm is removed from an edge of the wafer.
상기 WEE 공정은 상기 EBR 공정보다 상기 웨이퍼 안쪽으로 0.3∼1.5㎜의 감광막이 더 제거되도록 수행하는 것을 특징으로 한다.The WEE process is characterized in that to further remove the photosensitive film of 0.3 ~ 1.5mm into the wafer than the EBR process.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 스토리지 노드용 몰드절연막과 플레이트용 금속막의 제조 공정에서 포토리소그라피(Photolithography) 공정의 EBR(Edge Bead Removal) 및 WEE(Wafer Edge Exclusion)를 조절함으로서, CVD(Chemical Vapor Deposition) 텅스텐 박막으로 금속배선 형성시 발생하는 필링 현상을 방지하는 것이다.First, the technical principle of the present invention, the present invention by controlling the Edge Bead Removal (EBR) and Wafer Edge Exclusion (WEE) of the photolithography process in the manufacturing process of the mold insulating film for the storage node and the metal film for the plate Chemical Vapor Deposition (CVD) Tungsten thin film prevents the peeling phenomenon that occurs when forming metal wiring.
일반적으로 포토리소그라피 공정은, 식각 대상층 상에 감광성 중합체(이하, 감광막이라 칭함)를 도포하는 공정과, 도포된 감광막을 임의의 노광 마스크를 이용하여 선택적으로 노광하는 공정 및 소정의 화학용액을 사용하여 노광시키거나, 또는, 노광되지 않은 감광막 부분을 제거하고, 이를 통해, 소정 형상의 감광막 패턴을 형성하는 현상 공정으로 이루어진다.In general, a photolithography process is performed by applying a photosensitive polymer (hereinafter referred to as a photoresist film) on an object to be etched, selectively exposing the applied photoresist film using an arbitrary exposure mask, and using a predetermined chemical solution. An exposure process or an unexposed portion of the photoresist film is removed, thereby forming a photoresist pattern having a predetermined shape.
한편, 감광막을 도포하고 나서, 웨이퍼의 가장자리 부분에 불필요하게 도포된 감광막을 제거하기 위한 EBR(Edge Bead Removal) 공정을 수행하고 있다. 상기 EBR 공정은, 고속 회전하는 웨이퍼의 가장자리에 씨너(thinner)를 분사하면서 웨이퍼의 가장자리 부분에 도포된 감광막을 제거하는 방식으로 수행된다.On the other hand, after the photosensitive film is applied, an Edge Bead Removal (EBR) process is performed to remove the photosensitive film unnecessarily applied to the edge portion of the wafer. The EBR process is performed by removing a photosensitive film applied to the edge portion of the wafer while spraying thinner on the edge of the wafer which rotates at high speed.
그러나, 웨이퍼의 형태로 인해, EBR 공정은 웨이퍼 라운드(Round) 지역(이하, R영역)의 감광막에 대해서는 제거가 가능하나, 웨이퍼 가장자리의 플랫 존(Flat Zone, 이하, F영역)에 대해서는 감광막의 제거가 불가능하다. However, due to the shape of the wafer, the EBR process can remove the photoresist in the wafer round region (hereinafter referred to as R region), but the photoresist can be removed for the flat zone (hereinafter referred to as F region) at the wafer edge. It is impossible to remove.
이에, 상기 웨이퍼 F영역에 불필요하게 도포된 감광막을 제거하기 위한 WEE(Wafer Edge Exclusion) 공정을 수행하고 있다. 상기 WEE 공정은, 노광 공정을 진행하고 나서, 트랙 장비에 노광 단위(unit)를 갖는 슬릿(slit)을 설치하고, 이를 이용하여 빛으로 노광하면서 웨이퍼 F영역에 도포된 감광막을 제거하는 방식으로 수행된다.Accordingly, a wafer edge exclusion (WEE) process is performed to remove the photoresist film unnecessarily applied to the wafer F region. The WEE process is performed by installing a slit having an exposure unit on the track equipment after the exposure process and removing the photosensitive film applied to the wafer F region while exposing it with light. do.
자세하게, 도 5a 및 도 5b는 본 발명의 실시예에 따른 포토리소그라피 공정에서의 EBR 공정 및 WEE 공정을 이용한 반도체 소자의 제조방법으로서, 이를 설명하면 다음과 같다. 5A and 5B illustrate a method of manufacturing a semiconductor device using an EBR process and a WEE process in a photolithography process according to an embodiment of the present invention.
도 5a를 참조하면, 웨이퍼(100) 상에 몰드절연막(110) 증착한 후, 상기 몰드절연막(100)에 대해 포토리소그라피 공정을 수행해서 상기 몰드절연막(110)을 식각하여 스토리지 노드를 한정하는 홀(미도시)을 형성한다.Referring to FIG. 5A, after a mold insulating layer 110 is deposited on a wafer 100, a hole for defining a storage node is etched by performing a photolithography process on the mold insulating layer 100 to etch the mold insulating layer 110. (Not shown) is formed.
여기서, 상기 몰드절연막을 식각하기 위한 포토리소그라피 공정 순서는, 먼저, 상기 몰드절연막(110) 상에 감광막을 도포하고 나서, 상기 웨이퍼 R영역에 도포된 감광막을 제거하기 위한 EBR 공정을 수행한다. 이때, 상기 EBR 공정은, 도 4a에 도시된 바와 같이, 상기 웨이퍼 R영역에서만 웨이퍼 가장자리로부터 안쪽으로 1.0∼4.0mm 만큼, 바람직하게는 2.0mm 만큼 수행하여 감광막(PR)을 제거한다. Here, in the photolithography process sequence for etching the mold insulating film, first, by applying a photosensitive film on the mold insulating film 110, an EBR process for removing the photosensitive film applied to the wafer R region is performed. In this case, as shown in FIG. 4A, the EBR process is performed by 1.0 to 4.0 mm, preferably 2.0 mm, inward from the wafer edge only in the wafer R region to remove the photoresist film PR.
그런다음, 상기 웨이퍼 R영역 부분을 제외한 상기 몰드절연막 상에 도포된 감광막을 노광 및 현상 공정을 진행하여 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 이용하여 상기 몰드절연막(110)을 식각한다. 이때, 상기 웨이퍼 R영역에 형성된 몰드절연막 부분도 식각된다.Thereafter, a photoresist film coated on the mold insulation film except for the wafer R region is exposed and developed to form a photoresist pattern (not shown), and then the mold insulation film (using the photoresist pattern as an etching mask) is formed. Etch 110). At this time, the mold insulating film portion formed in the wafer R region is also etched.
전술한 바와 같이, 상기 웨이퍼 R영역의 감광막이 제거된 상태에서 상기 몰드절연막(110)의 식각을 진행하게 되면, 상기 웨이퍼 R영역의 가장자리 부분에는 감광막(PR)이 존재하지 않게 때문에, 상기 웨이퍼 R영역에 형성된 몰드절연막(110) 은 웨이퍼 가장자리로부터 감광막이 제거된 부분만큼, 즉, 웨이퍼 가장자리로부터 안쪽으로 1.0∼4.0mm 만큼, 바람직하게는 2.0mm 만큼 식각된다. 반면, 웨이퍼의 F영역에는 감광막(PR)이 제거되지 않고 존재함으로서 F영역에 형성된 몰드절연막(110)은 식각되지 않고 그대로 남아있게 된다.As described above, when the mold insulating film 110 is etched while the photoresist film of the wafer R region is removed, the photoresist film PR does not exist at an edge portion of the wafer R region. The mold insulating film 110 formed in the region is etched by the portion where the photoresist film is removed from the wafer edge, that is, by 1.0 to 4.0 mm, preferably 2.0 mm, inward from the wafer edge. On the other hand, since the photoresist film PR is not removed in the F region of the wafer, the mold insulating layer 110 formed in the F region is not etched and remains as it is.
여기서, 본 발명은 상기 몰드절연막의 포토리소그라피 공정시 EBR 공정을 웨이퍼 R영역에만 수행함으로서, 웨이퍼 F영역에 형성된 몰드절연막(110)은 식각되지 않으므로 웨이퍼의 다른 영역(S영역)에 형성된 몰드절연막과의 단차가 발생되지 않는다. 이로 인해, 도 1에 나타낸 바와 같이, 종래의 공정에서 웨이퍼 F영역에 단차진 몰드절연막으로 인해 발생하는 텅스텐 박막의 필링 현상(유형.1)을 방지할 수 있다.In the present invention, since the EBR process is performed only in the wafer R region during the photolithography process of the mold insulating film, the mold insulating film 110 formed in the wafer F region is not etched and thus the mold insulating film formed in another region (S region) of the wafer. No step occurs. For this reason, as shown in FIG. 1, the peeling phenomenon (type. 1) of the tungsten thin film which arises by the mold insulation film stepped in the wafer F area | region in the conventional process can be prevented.
도 5b를 참조하면, 상기 홀을 포함한 기판 전면 상에 스토리지 노드(미도시)를 형성한 후, 상기 스토리지 노드를 포함한 기판 전면 상에 유전체절연막(미도시), 그리고, 플레이트용 금속막을 차례로 증착한다. 여기서, 상기 플레이트용 금속막은 CVD TiN, PYD TiN, Poly Si, PVD W막의 적층막으로 이루어진다.Referring to FIG. 5B, after forming a storage node (not shown) on the front surface of the substrate including the holes, a dielectric insulating film (not shown) and a plate metal film are sequentially deposited on the front surface of the substrate including the storage node. . Here, the plate metal film is made of a laminated film of CVD TiN, PYD TiN, Poly Si, PVD W film.
다음으로, 상기 플레이트용 금속막에 대해 포토리소그파리 공정을 수행해서 상기 플레이트용 금속막을 식각하여 플레이트(120)를 형성함과 아울러 MIM(Metal Insulator Metal) 캐패시터를 형성한다.Next, a photolithography process is performed on the plate metal film to etch the plate metal film to form a plate 120, and to form a metal insulator metal (MIM) capacitor.
여기서, 상기 플레이트용 금속막을 식각하기 위한 포토리소그라피 공정 순서는, 먼저, 상기 플레이트용 금속막 상에 감광막을 도포하고 나서, 상기 감광막을 노광시킨다. 그런다음, 상기 웨이퍼 R영역 및 F영역의 노광처리된 감광막을 제거하 기 위한 WEE 공정을 수행한다. 이때, 상기 WEE 공정은, 도 4b에 도시된 바와 같이, 상기 웨이퍼의 F영역 및 R영역에서 웨이퍼 가장자리로부터 안쪽으로 2.0∼5.0mm 만큼, 바람직하게는 3.0mm 만큼 수행하여 감광막(PR)을 제거한다. Here, in the photolithography process procedure for etching the plate metal film, first, a photosensitive film is coated on the plate metal film, and then the photosensitive film is exposed. Then, a WEE process is performed to remove the exposed photoresist of the wafers R region and F region. In this case, as shown in FIG. 4B, the WEE process is performed by 2.0 to 5.0 mm, preferably 3.0 mm, inward from the edge of the wafer in the F region and the R region of the wafer to remove the photoresist film PR. .
이때, 상기 WEE 공정은 상기 몰드절연막의 EBR 공정 보다 웨이퍼 안쪽으로 0.3∼1.5mm 만큼, 바람직하게는, 1mm만큼 더 수행하게 되어, 상기 몰드절연막의 EBR 공정 보다 웨이퍼 R영역에서는 웨이퍼 안쪽으로 1mm의 감광막(PR)이 더 제거된다.In this case, the WEE process is performed by 0.3 to 1.5mm into the wafer, preferably by 1mm more than the EBR process of the mold insulating film, and 1mm photosensitive film inside the wafer in the wafer R region than the EBR process of the mold insulating film. (PR) is further removed.
그런다음, 상기 웨이퍼 F영역 및 R영역 부분을 제외한 상기 플레이트용 금속막 상에 노광처리된 감광막을 현상 공정을 진행하여 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 이용하여 상기 플레이트용 금속막을 식각하여 플레이트(120)를 형성함과 아울러 MIM 캐패시터를 형성한다.Then, a photoresist film exposed on the plate metal film except for the wafer F region and R region portion is developed to form a photoresist pattern (not shown), and then the photoresist pattern is used as an etching mask. The plate metal film is etched to form a plate 120 and a MIM capacitor.
이때, 상기 웨이퍼 F영역 및 R영역에 형성된 플레이트용 금속막 부분도 식각된다.At this time, the plate metal film portion formed in the wafer F region and R region is also etched.
여기서, 본 발명은, 상기 플레이트용 금속막의 포토리소그라피 공정시 웨이퍼 F영역 및 R영역에 형성된 감광막(PR)을 WEE 공정으로 인해 웨이퍼 가장자리로부터 안쪽으로 2.0∼5.0mm 만큼, 바람직하게는 3.0mm 만큼 제거함으로서, 상기 플레이트용 금속막 식각시, 상기 플레이트용 금속막도 웨이퍼 F영역 및 R영역의 가장자리로부터 안쪽으로 2.0∼5.0mm 만큼, 바람직하게는 3.0mm 만큼 식각된다.Here, in the photolithography process of the plate metal film, the present invention removes the photoresist film PR formed in the wafer F region and the R region by 2.0 to 5.0 mm, preferably 3.0 mm, inward from the wafer edge due to the WEE process. Thus, during the etching of the plate metal film, the plate metal film is also etched inward from the edges of the wafer F region and the R region by 2.0 to 5.0 mm, preferably by 3.0 mm.
따라서, 상기 MIM 캐패시터와 후속 금속배선간을 콘택하는 층간절연막(IMD)의 CMP 공정시 플레이트(120)가 노출되지 않게 됨으로서, 상기 플레이트(120) 상에 후속 공정인 CVD 텅스텐 박막 증착시 텅스텐 박막의 필링 현상을 방지할 수 있다.Accordingly, the plate 120 is not exposed during the CMP process of the interlayer insulating layer (IMD) contacting the MIM capacitor and the subsequent metal wiring, so that the deposition of the CVD tungsten thin film, which is a subsequent process on the plate 120, of the tungsten thin film is performed. Peeling phenomenon can be prevented.
다시말하면, 종래의 공정에서는 MIM 캐패시터와 금속배선간을 콘택하는 층간절연막(IMD)의 CMP 공정시, 웨이퍼 R영역에서 플레이트의 일부분이 노출 되면서, 상기 노출된 플레이트는 상기 층간절연막의 CMP 공정 중에서 일부분인 세정공정으로 인해 소실하게 되는데, 이는, 상기 노출된 플레이트 상에 CVD 텅스텐 박막 증착시 텅스텐 박막의 필링 현상(유형.2)이 발생하게 되었다. 이러한, 상기 텅스텐 박막의 필링 현상은 도 1에 도시된 바와 같이, WEE 라인 안쪽으로 0.5∼1.0mm 부분에서 집중적으로 발생하였다. In other words, in the conventional process, during the CMP process of the interlayer dielectric layer (IMD) contacting the MIM capacitor and the metal wiring, a portion of the plate is exposed in the wafer R region, and the exposed plate is part of the CMP process of the interlayer dielectric layer. It is lost due to the phosphorus cleaning process, which causes a peeling phenomenon (type. 2) of the tungsten thin film when the CVD tungsten thin film is deposited on the exposed plate. As shown in FIG. 1, the filling phenomenon of the tungsten thin film was concentrated at 0.5 to 1.0 mm in the WEE line.
이에, 본 발명에서는 상기 플레이트용 금속막의 포토리소그라피 공정시 WEE 공정을 웨이퍼 F영역 및 R영역에서 웨이퍼 가장자리로부터 안쪽으로 바람직하게 3.0mm 만큼 수행함에 따라, 상기 플레이트용 금속막(120)이 웨이퍼 F영역 및 R영역에서 웨이퍼 가장자리로부터 안쪽으로 바람직하게 3.0mm 만큼 식각되어, 후속 층간절연막(IMD)의 CMP 공정시 플레이트가 어택(attack)을 받지 않게 된다. Accordingly, in the present invention, the WEE process is preferably performed inward from the edge of the wafer in the wafer F region and the R region in the photolithography process of the plate metal film, so that the plate metal film 120 is in the wafer F region. And preferably 3.0 mm inward from the wafer edge in the R region so that the plate is not attacked during the CMP process of the subsequent interlayer insulating film IMD.
이후, 도시하지는 않았으나, 상기 플레이트(120) 상에 금속배선용 CVD 텅스텐 박막을 증착하고 나서, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다. Subsequently, although not shown, the CVD tungsten thin film for metallization is deposited on the plate 120, and then a series of well-known subsequent processes are sequentially performed to manufacture a semiconductor device according to an exemplary embodiment of the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 몰드절연막과 플레이트용 금속막의 포토리소그라피(Photolithography) 공정의 EBR(Edge Bead Removal) 및 WEE(Wafer Edge Exclusion)를 조절함으로서, CVD 텅스텐 박막으로 형성하는 금속배선의 필링 현상을 방지할 수 있어, 소자의 수율 향상을 기대할 수 있다.As described above, the present invention adjusts the edge bead removal (EBR) and wafer edge exclusion (WEE) of the photolithography process of the mold insulating film and the plate metal film, thereby peeling the metal wire formed of the CVD tungsten thin film. Can be prevented, and the yield improvement of an element can be expected.
따라서, 본 발명은 상기 몰드절연막의 포토리소그라피 공정시 EBR 공정 및 플레이트용 금속막의 포토리소그라피 공정시 WEE 공정을 적절히 조절하여 CVD 텅스텐 박막으로 금속배선 형성시 텅스텐 박막의 필링 현상을 방지할 수 있다.Accordingly, the present invention can properly prevent the peeling phenomenon of the tungsten thin film when the metal wiring is formed by the CVD tungsten thin film by appropriately adjusting the EBR process during the photolithography process of the mold insulating film and the WEE process during the photolithography process of the metal film for plate.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060061532A KR100728990B1 (en) | 2006-06-30 | 2006-06-30 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060061532A KR100728990B1 (en) | 2006-06-30 | 2006-06-30 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
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| KR100728990B1 true KR100728990B1 (en) | 2007-06-15 |
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ID=38359614
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| KR1020060061532A KR100728990B1 (en) | 2006-06-30 | 2006-06-30 | Method of manufacturing semiconductor device |
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| KR (1) | KR100728990B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10008389B2 (en) | 2016-05-09 | 2018-06-26 | Samsung Electronics Co., Ltd. | Methods of manufacturing vertical memory devices at an edge region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058601A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for preventing film lifting at wafer edge |
-
2006
- 2006-06-30 KR KR1020060061532A patent/KR100728990B1/en not_active IP Right Cessation
Patent Citations (1)
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|---|---|---|---|---|
| US10008389B2 (en) | 2016-05-09 | 2018-06-26 | Samsung Electronics Co., Ltd. | Methods of manufacturing vertical memory devices at an edge region |
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