KR100460718B1

KR100460718B1 - Method for manufacturing metal insulator metal capacitor

Info

Publication number: KR100460718B1
Application number: KR10-2002-0053912A
Authority: KR
Inventors: 오상훈
Original assignee: 아남반도체 주식회사
Priority date: 2002-09-06
Filing date: 2002-09-06
Publication date: 2004-12-08
Also published as: KR20040022080A

Abstract

본 발명은 반도체 소자에 있어서 금속 절연체 금속(MIM) 캐패시터 제조 방법에 관한 것으로, 층간 절연막 위에 제 1 금속, 절연체, TEOS(Tetra Ethyl Ortho Silicate)를 차례로 적층하고, TEOS 표면에 캐패시터의 상부 금속 영역을 오픈하는 제 1 포토 레지스트 패턴을 형성하고, 제 1 포토 레지스트 패턴 이외의 TEOS를 제거하고, 제 1 포토 레지스트를 제거하고, 전표면에 제 2 금속을 형성하고, 제 2 금속 표면을 TEOS 표면까지 평탄화하여 캐패시터의 상부 금속을 형성하고, 제 2 금속 상부 및 TEOS 표면 일부를 덮는 제 2 포토 레지스트 패턴을 형성하고, 제 2 포토 레지스트 패턴 이외의 TEOS 및 절연체를 제거한 후에 제 2 포토 레지스트 패턴을 제거한다.The present invention relates to a method of manufacturing a metal insulator metal (MIM) capacitor in a semiconductor device. Forming an open first photoresist pattern, removing TEOS other than the first photoresist pattern, removing the first photoresist, forming a second metal on the entire surface, and planarizing the second metal surface to the TEOS surface To form the upper metal of the capacitor, form a second photoresist pattern covering the upper part of the second metal and the TEOS surface, and remove the second photoresist pattern after removing the TEOS and the insulator other than the second photoresist pattern.

Description

금속 절연체 금속 캐패시터 제조 방법{METHOD FOR MANUFACTURING METAL INSULATOR METAL CAPACITOR}METHOD FOR MANUFACTURING METAL INSULATOR METAL CAPACITOR

본 발명은 캐패시터(capacitor) 제조 방법에 관한 것으로, 특히, 반도체 소자에 있어서 금속 절연체 금속(Metal Insulator Metal, 이하 MIM이라 칭함) 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor, and more particularly, to a method of manufacturing a capacitor, which is a metal insulator metal (hereinafter referred to as MIM) in a semiconductor device.

디바이스(device)의 집적화가 이루어지면서 DUV를 사용하는 미세 선폭 금속 공정에서도 MIM 캐패시터 제조 공정이 도입되고 있다.As devices are integrated, MIM capacitor manufacturing processes have been introduced in fine line width metal processes using DUV.

종래 MIM 캐패시터 제조 공정에 있어서는 단순히 식각 시간(etch time)을 조절함으로써 캐패시터 머티리얼(capacitor material)로서 캐패시터 절연체(예컨대 SiN)의 잔존(remain)량을 콘트롤(control)할 수 있었다.In the conventional MIM capacitor manufacturing process, the remaining amount of the capacitor insulator (eg, SiN) as a capacitor material can be controlled by simply adjusting the etch time.

하지만 웨이퍼 레벨(wafer level)에서는 잔존하는 SiN을 균일하게 콘트롤하는데 어려움이 있었다. 이로 인해 캐패시터 절연체인 SiN가 불균일한 막 두께를 갖기때문에 SiN의 두께(thickness)에 따라 이후 하부 금속을 패터닝하는데 어려움이 있었다.이러한 문제를 해결하기 위해 잔존하는 캐패시터 절연체인 SiN을 최소화하는 경우에도 식각 공정에 의한 SiN의 어택(attack) 등으로 인해 리키지(leakage) 문제를 야기시킨다.또한, 종래 기술에 의한 MIM 캐패시터 제조 공정은 상부 금속 및 절연체를 패터닝하기때문에 금속 폴리머(metallic polymer) 생성으로 인해 리키지 문제를 발생시켜 디바이스의 신뢰성을 저하시키는 문제점이 있었다.However, it was difficult to uniformly control the remaining SiN at the wafer level. Because of this, SiN, which is a capacitor insulator, has a non-uniform film thickness, which makes it difficult to later pattern the underlying metal according to the thickness of SiN.Even when minimizing the remaining capacitor insulator, SiN, etching is performed. The attack of SiN by the process causes leakage problems. Also, the MIM capacitor manufacturing process according to the prior art is patterned on the upper metal and the insulator, and thus due to the generation of the metallic polymer. There was a problem that caused the problem of the degradation of the device reliability.

본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, MIM 캐패시터 제조 공정시 임의의 패턴 사이에 상부 금속을 형성하고 그 표면을 평탄화한 후에 캐패시터 절연체를 균일한 두께를 갖게끔 식각함으로써 캐패시터의 리키지 문제를 해결할 수 있는 MIM 캐패시터 제조 방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described drawbacks. In the manufacturing process of a MIM capacitor, a capacitor is formed by forming an upper metal between arbitrary patterns and flattening the surface thereof, and then etching the capacitor insulator to have a uniform thickness. The purpose is to provide a method of manufacturing a MIM capacitor that can solve the problem.

이와 같은 목적을 달성하기 위한 본 발명은, 층간 절연막 위에 제 1 금속, 절연체, TEOS(Tetra Ethyl Ortho Silicate)를 차례로 적층하는 제 1 단계와, TEOS 표면에 캐패시터의 상부 금속 영역을 오픈하는 제 1 포토 레지스트 패턴을 형성하는 제 2 단계와, 제 1 포토 레지스트 패턴 이외의 TEOS를 제거하는 제 3 단계와, 제 1 포토 레지스트를 제거하는 제 4 단계와, 전표면에 제 2 금속을 형성하는 제 5 단계와, 제 2 금속 표면을 TEOS 표면까지 평탄화하여 캐패시터의 상부 금속을 형성하는 제 6 단계와, 제 2 금속 상부 및 TEOS 표면 일부를 덮는 제 2 포토 레지스트 패턴을 형성하는 제 7 단계와, 제 2 포토 레지스트 패턴 이외의 TEOS 및 절연체를 제거하고 제 2 포토 레지스트 패턴을 제거하는 제 8 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a first step of sequentially stacking a first metal, an insulator, and a tetra ethyl ortho silicate (TEOS) on an interlayer insulating film, and a first photo for opening an upper metal region of a capacitor on the TEOS surface. A second step of forming a resist pattern, a third step of removing TEOS other than the first photoresist pattern, a fourth step of removing the first photoresist, and a fifth step of forming a second metal on the entire surface And a sixth step of forming a top metal of the capacitor by planarizing the second metal surface to the TEOS surface, and a seventh step of forming a second photoresist pattern covering the second metal top and a portion of the TEOS surface, and a second photo. And an eighth step of removing the TEOS and insulator other than the resist pattern and removing the second photoresist pattern.

도 1a 내지 도 1g는 본 발명에 따른 금속 절연체 금속 캐패시터 제조 방법을 공정 단계별로 나타낸 단면도.1A to 1G are cross-sectional views illustrating a method of manufacturing a metal insulator metal capacitor according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1g는 본 발명에 따른 금속 절연체 금속 캐패시터 제조 방법을 공정 단계별로 나타낸 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a metal insulator metal capacitor according to the present invention.

먼저, 도 1a와 같이 층간 절연막(10) 위에 제 1 금속(12), 절연체(14), TEOS(16)를 차례로 적층한다.First, as shown in FIG. 1A, a first metal 12, an insulator 14, and a TEOS 16 are sequentially stacked on the interlayer insulating layer 10.

도 1b와 같이 TEOS(16) 표면에 캐패시터의 상부 금속 영역을 오픈하는 제 1 포토 레지스트 패턴(18)을 형성한다.As shown in FIG. 1B, the first photoresist pattern 18 is formed on the surface of the TEOS 16 to open the upper metal region of the capacitor.

도 1c와 같이 제 1 포토 레지스트 패턴 이외의 TEOS(16)를 제거한다. 그리고 제 1 포토 레지스트 패턴을 제거한다.As shown in FIG. 1C, the TEOS 16 other than the first photoresist pattern is removed. Then, the first photoresist pattern is removed.

도 1d와 같이 전표면에 제 2 금속(TiN 또는 Al)(20)을 증착한다.As illustrated in FIG. 1D, a second metal (TiN or Al) 20 is deposited on the entire surface.

도 1e와 같이 제 2 금속(20) 표면을 TEOS(16) 표면까지 에치 백 공정(etch back process)이나 화학적 기계적 연마 공정(Chemical Mechanical Polishing process)을 사용하여 평탄화하여 캐패시터의 상부 금속을 형성한다.As shown in FIG. 1E, the surface of the second metal 20 is planarized to the surface of the TEOS 16 by using an etch back process or a chemical mechanical polishing process to form the upper metal of the capacitor.

도 1f와 같이 제 2 금속(20) 상부 및 TEOS(16) 표면 일부를 덮는 제 2 포토 레지스트 패턴(22)을 형성한다.도 1g와 같이 제 2 포토 레지스트 패턴 이외의 TEOS(16) 및 절연체(14)를 제거하여 MIM 캐패시터의 절연체를 패터닝한다. 그리고 제 2 포토 레지스트 패턴을 제거한다.As shown in FIG. 1F, the second photoresist pattern 22 covering the upper portion of the second metal 20 and a part of the surface of the TEOS 16 is formed. As illustrated in FIG. 1G, the TEOS 16 and the insulator ( 14) are removed to pattern the insulator of the MIM capacitor. Then, the second photoresist pattern is removed.

여기서, MIM 캐패시터의 제 2 금속(20)은 상부 금속으로 사용되며 상부 금속의 측면에 형성된 TEOS(16)는 상기 절연체(14) 패터닝시 측면을 보호하여 금속 폴리머 생성을 막는다. 또한 MIM 캐패시터의 절연체(14)는 캐패시터 머티리얼로 사용되고, MIM 캐패시터의 제 1 금속(12)은 하부 금속으로 사용된다.Here, the second metal 20 of the MIM capacitor is used as the upper metal, and the TEOS 16 formed on the side of the upper metal protects the side when patterning the insulator 14 to prevent metal polymer generation. Also, the insulator 14 of the MIM capacitor is used as the capacitor material, and the first metal 12 of the MIM capacitor is used as the bottom metal.

이상에서 설명한 바와 같이, 본 발명은 TEOS 패턴 사이의 공간에 캐패시터의 상부 금속인 제 2 금속을 형성하고 그 표면을 평탄화한 후에 TEOS와 캐패시터 절연체를 패터닝함으로써 상부 금속 측면에 있는 TEOS 막에 의해 캐패시터 절연체가 균일한 두께를 갖게 됨으로써 캐패시터의 리키지 문제를 해결할 수 있다.또한 본 발명은 캐패시터 절연체 패터닝시 상부 금속이 TEOS에 의해 보호되기때문에 식각으로 인한 금속 폴리머 생성을 막아 디바이스의 신뢰성을 향상시킬 수 있다.As described above, the present invention provides the capacitor insulator by the TEOS film on the side of the upper metal by forming the second metal, which is the upper metal of the capacitor, in the space between the TEOS patterns and flattening the surface thereof, and then patterning the TEOS and the capacitor insulator. By having a uniform thickness, the solution of the capacitor can be solved. In addition, since the upper metal is protected by TEOS during the capacitor insulator patterning, it is possible to prevent the formation of metal polymers due to etching, thereby improving the reliability of the device. .

Claims

층간 절연막 위에 제 1 금속, 절연체, TEOS를 차례로 적층하는 제 1 단계;A first step of sequentially stacking a first metal, an insulator, and a TEOS on the interlayer insulating film;

상기 TEOS 표면에 캐패시터의 상부 금속 영역을 오픈하는 제 1 포토 레지스트 패턴을 형성하는 제 2 단계;Forming a first photoresist pattern on the surface of the TEOS to open the upper metal region of the capacitor;

상기 제 1 포토 레지스트 패턴 이외의 상기 TEOS를 제거하는 제 3 단계;A third step of removing the TEOS other than the first photoresist pattern;

상기 제 1 포토 레지스트를 제거하는 제 4 단계;A fourth step of removing the first photoresist;

전표면에 제 2 금속을 형성하는 제 5 단계;A fifth step of forming a second metal on the entire surface;

상기 제 2 금속 표면을 상기 TEOS 표면까지 평탄화하여 상기 캐패시터의 상부 금속을 형성하는 제 6 단계;A sixth step of planarizing the second metal surface to the TEOS surface to form an upper metal of the capacitor;

상기 제 2 금속 상부 및 상기 TEOS 표면 일부를 덮는 제 2 포토 레지스트 패턴을 형성하는 제 7 단계; 및A seventh step of forming a second photoresist pattern covering the second metal upper portion and a part of the TEOS surface; And

상기 제 2 포토 레지스트 패턴 이외의 상기 TEOS 및 상기 절연체를 제거하고 상기 제 2 포토 레지스트 패턴을 제거하는 제 8 단계를 포함하는 금속 절연체 금속 캐패시터 제조 방법.And an eighth step of removing the TEOS and the insulator other than the second photoresist pattern, and removing the second photoresist pattern.

제 1 항에 있어서, 상기 제 2 금속은 TiN인 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.The method of claim 1, wherein the second metal is TiN.

제 1 항에 있어서, 상기 제 2 금속은 Al인 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.The method of claim 1, wherein the second metal is Al.

제 1 항에 있어서, 상기 평탄화는 에치 백 공정을 실시하여 수행되는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.The method of claim 1, wherein the planarization is performed by performing an etch back process.

제 1 항에 있어서, 상기 평탄화는 화학적 기계적 연마 공정을 실시하여 수행되는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.The method of claim 1, wherein the planarization is performed by performing a chemical mechanical polishing process.