KR100728986B1 - 내부 클럭 듀티 체크 회로 - Google Patents

내부 클럭 듀티 체크 회로 Download PDF

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Abstract

본 발명은 내부 클럭 듀티 체크 회로에 관한 것으로, 외부에서 입력되는 클럭 신호를 버퍼링하여 라이징 에지에 동기된 제 1 내부 클럭 신호를 생성하는 제 1 클럭 퍼버부와, 테스트 모드 신호에 의해 인에이블되고 클럭 신호를 버퍼링하여 폴링 에지에 동기된 제 2 내부 클럭 신호를 생성하는 제 2 클럭 퍼버부, 및 테스트 모드 신호가 인에이블된 상태에서 제 1 내부 클럭 신호와 제 2 내부 클럭 신호의 듀티를 비교하고 그에 해당하는 결과를 출력하는 클럭 듀티 감지부를 구비하고, 제 1 내부 클럭 신호와 제 2 내부 클럭 신호를 감지하여 제 1 내부 클럭 듀티의 틀어진 방향과 크기를 검출하여 데이터 핀으로 결과를 출력함으로써 고속의 메모리를 구현하는 설계 및 프로세스 변화에 대응할 수 있는 내부 클럭 듀티 체크 회로를 제공하는 효과가 있다.

Description

내부 클럭 듀티 체크 회로{A duty checking circuit of internal clock}
도 1은 반도체 내부에서 생성되는 내부 클럭의 상태를 나타내는 도면.
도 2는 본 발명의 실시예에 따른 내부 클럭 듀티를 체크하는 블록 회로도.
도 3은 도 2의 클럭 듀티 감지부의 회로도.
도 4a는 내부 클럭의 하이 펄스 위스와 로우 펄스 위스가 같은 경우 나타나는 파형도.
도 4b는 내부 클럭의 하이 펄스 위스가 로우 펄스 위스 보다 넓은 경우 나타나는 파형도.
도 4c는 내부 클럭의 하이 펄스 위스가 로우 펄스 위스 보다 짧은 경우 나타나는 파형도.
본 발명은 내부 클럭 듀티 체크 회로에 관한 것으로, 특히 테스트 모드를 이용하여 반도체 장치 내부에서 생성되는 클럭 듀티의 틀어진 방향과 크기를 체크하고 그 결과를 데이터 핀으로 출력함으로써 고속 동작을 구현하는 설계 및 프로세스 변화에 효율적으로 대응할 수 있는 클럭 듀티 체크 회로에 관한 것이다.
도 1은 반도체 내부에서 생성되는 내부 클럭의 상태를 나타내는 도면이다.
도 1과 같이, 반도체 내부에서 생성된 클럭의 상태는 크게 3가지로 구분될 수 있다. 외부로부터 하이 펄스 위스(High pulse width)와 로우 펄스 위스(Low pulse width)가 50 대 50인 클럭이 입력되었다고 가정할 때, 클럭 버퍼를 통과한 내부 클럭은, 하이 펄스 위스와 로우 펄스 위스가 정확히 50 대 50으로 출력되는 가장 이상적인 경우(case1)와, 하이 펄스 위스가 로우 펄스 위스 보다 넓은 경우(case2), 및 하이 펄스 위스가 로우 펄스 위스 보다 짧은 경우(case3)로 나타날 수 있다.
그러나, 외부에서 이상적인 클럭 듀티 비, 즉, 50 대 50의 클럭 듀티 비를 갖는 클럭이 입력되더라도 내부 클럭 생성 버퍼의 사이즈에 의하여 내부 클럭 듀티비가 어긋나거나, 외부에서 어긋난 클럭 듀티 비를 갖는 클럭이 입력되어 내부 클럭 듀티 비가 어긋나는 경우와 같이, 내부 클럭 듀티가 어긋날 경우, 반도체의 오동작을 발생시키며, 고속 동작을 제한하는 원인이 된다.
그러나, 내부적으로 생성된 클럭의 듀티를 확인하는 방법이 구체적으로 제시되지 못하는 문제점이 있었다.
따라서, 본 발명의 목적은, 테스트 모드를 이용하여 반도체 장치 내부에서 생성되는 클럭 듀티의 틀어진 방향과 크기를 체크하고 그 결과를 데이터 핀으로 출력함으로써 고속 동작을 구현하는 설계 및 프로세스 변화에 효율적으로 대응할 수 있는 클럭 듀티 체크 회로를 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위한, 본 발명의 내부 클럭 듀티 체크 회로는, 외부에서 입력되는 클럭 신호를 버퍼링하여 라이징 에지에 동기된 제 1 내부 클럭 신호를 생성하는 제 1 클럭 퍼버부와, 테스트 모드 신호에 의해 인에이블되고, 상기 클럭 신호를 버퍼링하여 폴링 에지에 동기된 제 2 내부 클럭 신호를 생성하는 제 2 클럭 퍼버부, 및 상기 테스트 모드 신호가 인에이블된 상태에서, 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호의 듀티를 비교하고, 그에 해당하는 결과를 출력하는 클럭 듀티 감지부를 구비하는 것을 특징으로 한다.
여기서, 상기 제 2 클럭 버퍼부는 상기 제 1 클럭 버퍼부와 동일하게 구성되며, 상기 제 1 클럭 버퍼부와 상반되게 상기 클럭 신호를 입력받는다.
그리고, 상기 클럭 듀티 감지부는, 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 제 1 레벨 상태로 동일하게 유지되는 구간이 존재하는지 판단하여 그에 대응되는 제 1 감지 신호를 출력하는 제 1 비교부, 및 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 제 2 레벨 상태로 동일하게 유지되는 구간이 존재하는지 판단하여 그에 대응되는 제 2 감지신호를 출력하는 제 2 비교부를 구비하는 것을 특징으로 한다.
상기 클럭 듀티 감지부는 상기 제 1 감지 신호와 상기 제 2 감지 신호를 데이터 핀으로 출력한다.
상기 제 1 레벨은 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 하이 상태로 유지되는 구간이고, 상기 제 1 감지신호는 상기 제 1 레벨에서 하이 상태로 출력되는 신호이다.
상기 제 2 레벨은 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 로우 상태로 유지되는 구간이고, 상기 제 2 감지신호는 상기 제 2 레벨에서 하이 상태로 출력되는 신호이다.
상기 제 1 비교부는, 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호를 논리 조합하는 낸드게이트와, 상기 낸드게이트의 출력을 반전하는 인버터와, 상기 인버터의 출력을 반전하는 제 1 CMOS 인버터, 및 상기 제 2 CMOS 인버터의 출력을 래치하는 제 1 래치부를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 CMOS 인버터는, 전원전압과 접지전압 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되고 상기 PMOS 트랜지스터의 게이트로 테스트 모드 신호를 인가받고 상기 NMOS 트랜지스터의 게이트로 상기 인버터의 출력을 인가받는다.
상기 제 2 비교부는, 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호를 논리 조합하는 노아게이트와, 상기 노아게이트의 출력을 반전하는 제 2 CMOS 인버터, 및 상기 제 2 CMOS 인버터의 출력을 래치하는 제 2 래치부를 포함하는 것을 특징으로 한다.
상기 제 2 CMOS 인버터는, 전원전압과 접지전압 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되고 상기 PMOS 트랜지스터의 게이트로 테스트 모드 신호를 인가받고 상기 NMOS 트랜지스터의 게이트로 상기 노아게이트의 출력을 인가받는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 동일한 부재에 대하여 가능한 한 동일한 번호를 부여한다.
도 2는 본 발명의 실시예에 따른 내부 클럭 듀티를 체크하는 블록 회로도이다.
도 2와 같이, 내부 클럭 듀티 체크 회로는, 제 1 클럭 버퍼부(10), 제 2 클럭 버퍼부(20), 및 클럭 듀티 감지부(30)로 구성된다.
제 1 클럭 버퍼부(10)는 외부에서 입력되는 클럭 신호(clk)와 클럭바 신호(clkb)를 입력부(A,B)로 입력받아 버퍼링하여 반도체 내부 회로에 적용되는 제 1 내부 클럭 신호(Clk_out1)를 생성한다.
제 2 클럭 버퍼부(20)는 제 1 클럭 버퍼부(10)와 동일한 구성을 갖는다. 반면, 입력부(A,B)로 입력되는 클럭 신호가 제 1 클럭 버퍼부(10)와 상반된다. 즉, 입력부(A)로 클럭바 신호(clkb)가 입력되고, 입력부(B)로 클럭 신호(clk)가 입력되된다. 그리고, 테스트 모드 신호(Test mode)에 의해 내부 클럭(Clk_out1)과 비교되는 제 2 내부 클럭 신호(Clk_out2)를 생성한다.
제 1 클럭 버퍼부(10)와 제 2 클럭 버퍼부(20)는 그 구성은 동일하지만 입력되는 신호가 서로 상반되므로, 제 1 내부 클럭 신호(Clk_out1)는 외부 클럭 신호(clk)의 라이징 에지(riging edge)에 동기되어 출력되고, 제 2 내부 클럭 신호(Clk_out2)는 외부 클럭(clk)의 폴링 에지(falling edge)에 동기되어 출력된다.
클럭 듀티 감지부(30)는 테스트 모드 신호(Test mode)가 인에이블된 상태에서 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)를 비교하여 그 결과를 데이터 핀(DQ1 pin, DQ2 pin)으로 출력한다.
여기서, 테스트 모드 신호(Test mode)는 초기에 로우 상태로 있다가 클럭 듀티를 체크할 때 하이 상태로 인에이블된다.
도 3은 도 2의 클럭 듀티 감지부의 회로도이다.
도 3의 클럭 듀티 감지부는, 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)를 논리 조합하여 제 1 내부 클럭 신호(Clk_out1)의 하이 펄스 위스를 체크하여 결과를 데이터 핀(DQ1 pin)으로 출력하는 제 1 비교부(33)와, 제 1 내부 클럭 신호(Clk_out1)의 로우 펄스 위스를 체크하여 결과를 데이터 핀(DQ2 pin)으로 출력하는 제 2 비교부(36)를 포함하여 구성된다.
제 1 비교부(33)는 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)를 논리 조합하는 낸드게이트(NAND1)와, 이 낸드게이트(NAND1)의 출력을 반전하는 인버터(INV1)와, 인버터(INV1)의 출력과 테스트 모드 신호를 인가받은 제1 CMOS 인버터(31) 및 제 1 CMOS 인버터(31)의 출력을 래치하여 데이터 핀(DQ1 pin)으로 출력하는 제 1 래치부(32)를 포함하여 구성된다.
여기서,제 1 CMOS 인버터((31)는 전원전압(VDD)과 접지전압(VSS) 사이에 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)가 직렬로 연결된다. 그리고, 상기 PMOS 트랜지스터(P1)의 게이트로 테스트 모드 신호가 인가되고, 상기 NMOS 트랜지스터(N1)의 게이트로 인버터(INV1)의 출력이 인가된다.
제 2 비교부(36)는 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)를 논리 조합하는 노아게이트(NOR1)와 제 2 CMOS 인버터(34) 및 제 2 CMOS 인버터(34)의 출력을 래치하여 데이터 핀(DQ2 pin)으로 출력하는 제 2 래치부(35)를 포함하여 구성된다.
여기서, 제 2 CMOS 인버터(34)는 상기 제 1 CMOS 인버터(31)과 동일하게 구성된다. 즉, 전압(VDD)과 접지전압(VSS) 사이에 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)가 직렬로 연결된다. 그리고, 상기 PMOS 트랜지스터(P2)의 게이트로 테스트 모드 신호가 인가되고, 상기 NMOS 트랜지스터(N2)의 게이트로 노아게이트(NOR1)의 출력이 인가된다.
그리고, 제 1 및 제 2 래치부(32, 35) 각각은, 두 개의 인버터(INV2, INV3; INV4, INV5)를 포함한다.
도 4a 내지 도 4c는 클럭 듀티 감지부에서 출력되는 내부 클럭 신호의 파형도이다.
여기서, 노드 A는 데이터 핀(DQ1 pin)으로 출력되는 제 1 내부 클럭 신호(Clk_out1)의 하이 펄스 위스를 체크한 파형이고, 노드 B는 데이터 핀(DQ2 pin)으로 출력되는 제 1 내부 클럭 신호(Clk_out1)의 로우 펄스 위스를 체크한 파형이다.
우선, 테스트 모드 신호(Test mode)는 초기에 로우 상태이다. 따라서 초기의 노드 A와 노드 B는 로우 상태이다. 이후 테스트 모드 신호(Test mode)는 하이 상태를 유지한다.
도 4a는 제 1 내부 클럭 신호(Clk_out1)의 하이 펄스 위스와 로우 펄스 위스가 50 대 50으로 같은 경우이다.
이 경우, 제 2 내부 클럭 신호(Clk_out2)는 외부 클럭 신호(clk)의 폴링 에지에 동기되어 하이 펄스 위스와 로우 펄스 위스를 50 대 50으로 출력한다.
제 1 비교부(33)는 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)가 동시에 하이 상태인 구간이 없으므로 낸드게이트(NAND1)의 출력은 항상 하이 상태가 되며, 인버터(INV1)를 통해 반전되어 로우 상태가 된다. 그 결과, 제 1 CMOS 인버터(31)의 NMOS 트랜지스터(N1)는 턴오프되므로 제 1 CMOS 인버터(31)의 출력은 하이 상태가 되고, 제 1 래치부(32)에서 반전되어 노드 A, 즉 데이터 핀(DQ1 pin)은 로우 상태가 출력된다.
제 2 비교부(36)는 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)가 동시에 로우 상태인 구간이 없으므로 노아게이트(NOR1)의 출력은 로우 상태가 된다. 그 결과, 제 2 CMOS 인버터(34)의 NMOS 트랜지스터(N2)는 턴오프되므로 제 2 CMOS 인버터(34)의 출력은 하이 상태가 되고, 제 2 래치부(35)에서 반전되어 노드 B, 즉 데이터 핀(DQ2 pin)은 로우 상태가 출력된다.
따라서, 노드 A와 노드 B가 모두 로우 상태로 출력되는 경우는 제 1 내부 클럭 신호의 듀티 비가 50 대 50임을 알 수 있다.
도 4b는 제 1 내부 클럭 신호(Clk_out1)의 하이 펄스 위스가 로우 펄스 위스 보다 넓은 경우이다.
이 경우, 제 2 내부 클럭 신호(Clk_out2)는 외부 클럭의 폴링 에지에 동기되어 제 1 내부 클럭 신호와 동일하게 하이 펄스 위스가 로우 펄스 위스 보다 넓게 출력된다.
제 1 비교부(34)는 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)가 동시에 하이 상태가 되는 구간이 발생하므로, 이 구간에 의해 낸드게이트(NAND1)의 출력이 로우 상태가 되고, 인버터(INV1)를 통해 반전되어 하이 상태가 된다. 그 결과, 제 1 CMOS 인버터(31)의 NMOS 트랜지스터(N1)는 턴온되므로, 제 1 CMOS 인버터(31)의 출력은 로우 상태가 되고 제 1 래치부(32)에서 반전되어 노드 A는 하이 상태로 천이된다.
제 2 비교부(36)는 내부 클럭 신호(Clk_out1)와 비교 클럭 신호(Clk_out2)가 동시에 로우 상태인 구간이 없으므로 노드 B로 로우 상태를 출력시킨다.
따라서, 노드 A가 하이 상태로 천이되고, 노드 B가 로우 상태를 유지하는 경우는 제 1 내부 클럭 신호의 듀티가 어긋났으며, 하이 펄스 위스가 로우 펄스 위스보다 넓음을 알 수 있다. .
도 4b와 반대로, 도 4c는 제 1 내부 클럭(Clk_out1)의 하이 펄스 위스가 로우 펄스 위스 보다 짧은 경우이다.
이 경우, 비교 클럭 신호(Clk_out2)는 외부 클럭(clk)의 폴링 에지에 동기되어 제 1 내부 클럭Clk_out1)과 동일하게 하이 펄스 위스가 로우 펄스 위스 보다 짧게 출력된다.
제 1 비교부(34)는 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신호(Clk_out2)가 동시에 하이 상태인 구간이 없으므로 노드 A로 로우 상태를 출력시킨다.
제 2 비교부(36)는 제 1 내부 클럭 신호(Clk_out1)와 제 2 내부 클럭 신 호(Clk_out2)가 동시에 로우 상태가 되는 구간이 발생하므로, 이 구간에 의해 노아게이트(NOR1)의 출력이 하이 상태가 된다. 그 결과, 제 2 CMOS 인버터(34)의 NMOS 트랜지스터(N2)가 턴온되므로, 제 2 CMOS 인버터(34)의 출력은 로우 상태가 되고 제 2 래치부(35)에서 반전되어 노드 B는 하이 상태로 천이된다.
따라서, 노드 A가 로우 상태이고, 노드 B가 하이 상태로 천이하는 경우는 제 1 내부 클럭 신호의 듀티가 어긋났으며, 하이 펄스가 위스 로우 펄스 위스 보다 좁음을 알 수 있다
따라서, 본 발명에 의하면, 테스트 모드 신호를 이용하여 제 1 내부 클럭 신호와 제 2 내부 클럭 신호를 감지하여 내부 클럭 듀티의 틀어진 방향과 크기를 검출하여 결과를 데이터 핀으로 출력함으로써 고속의 메모리를 구현하는 설계 및 프로세스 변화에 대응할 수 있는 내부 클럭 듀티 체크 회로를 제공하는 효과가 있다.

Claims (12)

  1. 외부에서 입력되는 클럭 신호를 버퍼링하여 라이징 에지에 동기된 제 1 내부 클럭 신호를 생성하는 제 1 클럭 퍼버부;
    테스트 모드 신호에 의해 인에이블되고, 상기 클럭 신호를 버퍼링하여 폴링 에지에 동기된 제 2 내부 클럭 신호를 생성하는 제 2 클럭 퍼버부; 및
    상기 테스트 모드 신호가 인에이블된 상태에서, 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호의 듀티를 비교하고, 그에 해당하는 결과를 출력하는 클럭 듀티 감지부;
    를 구비하는 것을 특징으로 하는 클럭 듀티 체크 회로.
  2. 제 1 항에 있어서,
    상기 제 2 클럭 버퍼부는 상기 제 1 클럭 버퍼부와 동일하게 구성되며, 상기 제 1 클럭 버퍼부와 상반되게 상기 클럭 신호를 입력받는 것을 특징으로 하는 클럭 듀티 체크 회로.
  3. 제 1 항에 있어서,
    상기 클럭 듀티 감지부는,
    상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 제 1 레벨 상태로 동일하게 유지되는 구간이 존재하는지 판단하여 그에 대응되는 제 1 감지 신호를 출력하는 제 1 비교부; 및
    상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 제 2 레벨 상태로 동일하게 유지되는 구간이 존재하는지 판단하여 그에 대응되는 제 2 감지신호를 출력하는 제 2 비교부;
    를 구비하는 것을 특징으로 하는 클럭 듀티 체크 회로.
  4. 제 3 항에 있어서,
    상기 클럭 듀티 감지부는 상기 제 1 감지 신호와 상기 제 2 감지 신호를 데이터 핀으로 출력하는 것을 특징으로 하는 클럭 듀티 체크 회로.
  5. 제 3 항에 있어서,
    상기 제 1 레벨은 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 하이 상태로 유지되는 구간임을 특징으로 하는 클럭 듀티 체크 회로.
  6. 제 3 항에 있어서,
    상기 제 1 감지신호는 상기 제 1 레벨에서 하이 상태로 출력되는 신호임을 특징으로 하는 클럭 듀티 체크 회로.
  7. 제 3 항에 있어서,
    상기 제 2 레벨은 상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호가 동시에 로우 상태로 유지되는 구간임을 특징으로 하는 클럭 듀티 체크 회로.
  8. 제 3 항에 있어서,
    상기 제 2 감지신호는 상기 제 2 레벨에서 하이 상태로 출력되는 신호임을 특징으로 하는 클럭 듀티 체크 회로.
  9. 제 3 항에 있어서,
    상기 제 1 비교부는,
    상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호를 논리 조합하는 낸드게이트;
    상기 낸드게이트의 출력을 반전하는 인버터;
    상기 인버터의 출력을 반전하는 제 1 CMOS 인버터; 및
    상기 제 2 CMOS 인버터의 출력을 래치하는 제 1 래치부;
    를 포함하는 것을 특징으로 하는 클럭 듀티 체크 회로.
  10. 제 9 항에 있어서,
    상기 제 1 CMOS 인버터는,
    전원전압과 접지전압 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되고 상기 PMOS 트랜지스터의 게이트로 테스트 모드 신호를 인가받고 상기 NMOS 트랜지스터의 게이트로 상기 인버터의 출력을 인가받는 것을 특징으로 하는 클럭 듀티 체크 회로.
  11. 제 3 항에 있어서,
    상기 제 2 비교부는,
    상기 제 1 내부 클럭 신호와 상기 제 2 내부 클럭 신호를 논리 조합하는 노아게이트;
    상기 노아게이트의 출력을 반전하는 제 2 CMOS 인버터; 및
    상기 제 2 CMOS 인버터의 출력을 래치하는 제 2 래치부;
    를 포함하는 것을 특징으로 하는 듀티 체크 회로.
  12. 제 11 항에 있어서,
    상기 제 2 CMOS 인버터는,
    전원전압과 접지전압 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되고 상기 PMOS 트랜지스터의 게이트로 테스트 모드 신호를 인가받고 상기 NMOS 트랜지스터의 게이트로 상기 노아게이트의 출력을 인가받은 것을 특징으로 하는 클럭 듀티 체크 회로.
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Citations (4)

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