KR100727687B1 - 정보 기록 장치 - Google Patents

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이밍크알버트에이치제이
디크만스아이스씨
맥코르마크제임스제이에이
슬렌터안드레지제이
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 정보를 정보 캐리어(1)에 기록하기 위한 장치로서 정보 신호(SINFO)의 심벌을 제어 신호(STR) 내의 펄스 시퀀스로 변환하기 위한 변환 수단(7)을 포함한다. 장치는 제어 신호(STR)에 응답하여 정보 캐리어(1) 상에 물리적으로 검출가능한 패턴을 생성시키기 위한 트랜스듀서(10)를 더 포함한다. 변환 수단(7)은 펄스 시퀀스의 특성을 정보 신호(SINFO) 내의 심벌에 할당하기 위한 할당 수단(702) 포함한다. 이들 특성은 펄스 시퀀스 내의 펄스의 주기 및 진폭을 포함한다. 변환 수단(7)은 소정 시간 간격 후에 카운트 신호(TC1)를 제공하기 위한 적어도 하나의 카운터(711)를 포함하는데, 그 카운터는 할당 수단(702)에 접속된다. 변환 수단(7)은 카운트 신호(TC1)를 지연시키기 위한 적어도 하나의 카운터(711) 및 할당 수단(702)에 접속된 제어 가능 지연 라인(761)을 더 포함한다.

Description

정보 기록 장치{DEVICE FOR WRITING INFORMATION ONTO AN INFORMATION CARRIER}
본 발명은 정보를 정보 캐리어상에 기록하기 위한 장치에 관한 것이다.
정보를 열자기형(thermomagnetic type)의 정보 캐리어상에 기록하기 위한 장치는 미국 특허 제 5,126,985 호에 개시되어 있다. 개시된 장치는 정보 캐리어 내에서 물리적으로 검출할 수 있는 패턴을 생성하기 위한 트랜스듀서를 갖는다. 트랜스듀서는 광학 기록 헤드(an optical write head) 및 자기 기록 헤드(a magnetic write head)를 포함한다. 장치는 정보 신호로부터 광학 및 자기 기록 헤드를 위한 제어 신호를 도출하기 위한 동기 회로를 포함한다. 동기 회로는 정보 신호로부터 클럭 신호를 도출하는 위상 동기 루프(phase-locked loop) 및 지연 클럭 신호를 기록 신호로서 공급하는 지연 소자를 포함한다. 보다 높은 정보 밀도 및 기록 속도가 요구됨에 따라, 기록 신호의 발생의 시점(the instants of occurrence)과 변화의 길이(the length of variations)를 더 정확하게 제어하는 것이 필요하다. 이들 파라미터의 정확성은 회로가 동기되는 클럭 주파수를 증가시킴으로써 어느 정도 개선될 수 있다. 그러나, 최대 허용 클럭 주파수는 제한된다.
발명의 개요
본 발명의 목적은 클럭 주파수를 상승시키지 않고도 전술한 파라미터의 정확성을 더 개선시키는 것이다. 이 목적을 위해서, 본 발명은 정보를 정보 캐리어상에 기록하기 위한 장치를 제공하는데, 그 장치는 정보 신호 내의 심벌을 제어 신호 내의 펄스 시퀀스로 변환하기 위한 변환 수단과, 제어 신호에 응답하여 정보 캐리어 상에 물리적으로 검출 가능한 패턴을 생성하기 위한 트랜스듀서를 포함한다. 변환 수단은 펄스 시퀀스의 특성을 정보 신호 내의 심벌에 할당하기 위한 수단을 포함하는데, 이때 그 특성은 펄스 시퀀스 내의 펄스의 주기와 진폭을 포함한다. 변환 수단은 소정 시간 간격의 만료 후에 카운트 신호를 제공하는 적어도 하나의 카운터를 더 포함하고, 카운터는 할당 수단에 접속된다. 변환 수단은 적어도 하나의 카운터 및 할당 수단에 접속되어 카운트 신호를 지연시키는 제어 가능 지연 라인을 더 포함한다.
본 발명에 따른 장치에 있어서, 변환 수단은 기록될 정보의 심벌, 가령, EFM 인코딩된 정보를 주기 및 진폭을 갖는 펄스 시퀀스로 변환한다. 카운터에 의해 펄스의 주기를 어느 정도 제어할 수 있지만, 그것은 카운터가 동기되는 최대 클럭 주파수에 의해 제한된다. 그러나, 제어 가능 지연 라인은 클럭 신호의 시간 분해능(time resolution)보다 훨씬 더 정확한 시간 분해능으로 카운팅 신호를 지연시킬 수 있으며, 그에 의해 생성될 펄스의 전술한 파라미터 정확도를 더욱 증가시킬 수 있게 된다.
본 발명에 따른 장치의 전술한 측면 및 다른 측면들은 도면을 참조하여 기술될 것이다.
도 1은 본 발명에 따른 장치를 도식적으로 도시한 도면,
도 2는 장치의 일부를 더 상세하게 도시한 도면,
도 2a는 도 2의 IIA 방향에서의 장치의 일부를 더 상세히 도시한 도면,
도 3은 도 1에 도시된 장치의 다른 일부를 도시한 도면,
도 4는 도 3에 도시된 부분에 속하는 예시적인 메모리 수단의 콘텐츠를 도시한 도면,
도 5는 도 3에 도시된 부분에 나타나는 예시적인 신호를 도시한 도면,
도 6은 도 3에 도시된 부분중 회로 부분을 도시한 도면,
도 7은 도 6에 도시된 회로 부분의 세부를 도시한 도면,
도 8은 도 3에 도시된 부분중 또 다른 회로 부분을 도시한 도면.
도 1은 정보를 정보 캐리어(1)상에 기록하기 위한 장치를 도시하고 있다. 본 발명의 경우에 있어서, 장치는 정보를 정보 캐리어에 기록하기 위한 제 1 동작 모드 및 정보 캐리어로부터 정보를 판독하기 위한 제 2 동작 모드를 갖는다. 예컨대, 정보 캐리어(1)는 1회 기록형으로서, 예를 들어, 제거 가능형 정보 캐리어이다. 이와 달리, 정보 캐리어는 재 기록 가능형으로서, 예를 들어, 정보 층을 연속적으로 가열하고 냉각시킴으로써 결정 구조로 국부적으로 변환될 수 있는 비결정 구조를 갖는 재료로 된 정보 층을 가진 정보 캐리어일 수 있다. 예컨대, 그러한 재료로는 Te, Se 및 Sb의 합금이 있다. 그러한 재료에 대한 개관은 브리스톨의 아담 힐거 사(Adam Hilger Ltd.)에 의해 1985년에 간행된 219페이지 내지 255페이지에 있는, 지. 바우휘스(G. Bouwhuis), 제이.브래트(J. Braat), 에이. 휴서(A. Huyser), 제이, 파스만(J. Pasman), 지. 밴 로스말렌(G. van Rosmalen) 및 케이. 슈하머 이민크(K. Shouhamer Immink) 등에 의한 "Principles of Optical Disk Systems"에 제시되어 있다. 이와 달리, 정보 캐리어는 예를 들어 자기 광학형(magneto-optical type)일 수 있다. 이들 정보 캐리어는 자기화 가능 재료로 된 정보 층을 갖는다. 자기화는 정보 층을, 예를 들어, 레이저 빔으로 퀴리 온도 이상의 온도로 국부 가열함과 동시에 자계를 인가함으로써 유도된다.
에러 정정 인코딩 수단(8)을 이용하여, 입력 신호 SIN을 에러 정정 코딩한다. 입력 신호 SIN은 가령, 비디오 데이터, 오디오 데이터 또는 컴퓨터 데이터의 스트림을 나타낸다. 후속하여, 채널 인코딩 수단(9)을 이용한 채널 인코딩에 의해 인코딩된 신호로부터 정보 신호 SINFO가 생성된다. 채널 인코딩 수단(9)은 예를 들면, EFM 또는 EFM+ 채널 인코딩 수단이다. 정보 신호 SINFO는 신호가 일정한 로직 값을 갖게 되는 간격의 형태의 심벌을 포함한다.
본 장치는 정보 신호 SINFO 내의 심벌을 제어 신호 STR로 변환하기 위한 제어 유닛(7)에 의해 형성된 변환 수단을 포함한다. 본 발명의 경우, 제어 신호 STR는 고체 상태 레이저와 같은 방출 소스(11)에 전압을 가하기 위한 공급 전류이다.
방출 소스(11)는 제 1 동작 모드에서 제어 신호 STR에 응답하여 정보 캐리어(1)의 정보 층(2)에 물리적으로 검출 가능한 패턴을 생성하는 트랜스듀서(10)의 일부를 형성한다.
본 장치의 실시예에서, 또한 트랜스듀서(10)는 제 2 동작 모드에서 정보 캐리어 내의 물리적으로 검출가능한 패턴에 응답하여 판독 신호 SLS를 생성할 수 있다. 제 2 동작 모드에서, 또한 트랜스듀서(10)는 제어 유닛(7)으로부터 제어 신호 STR을 수신하며, 그에 따라 방출 소스(11)에 전력이 공급된다. 제 2 동작 모드에서, 공급 전류 STR은 불변일 수 있다. 그러나, 만일 이 동작 모드에서 공급 전류가 고주파 변조되어도 바람직할 것이다. 그러한 변조는 RIN(relative intensity noise)을 억제시킬 것이다.
본 발명의 실시예에서, 장치는 디스크형 정보 캐리어(1)로부터/로 정보를 판독 및 기록하는데 적합하다. 이를 위해서 장치는 정보 캐리어(1)를 회전시키기 위한 모터(13) 및 모터(13)를 제어하기 위한 제어 유닛(14)을 갖는다. 트랜스듀서(10)의 반경 방향 위치는 서보 시스템(15)에 의해 결정된다. 서보 시스템(15)과 제어 유닛(14)은 마이크로프로세서(16)에 의해 제어된다. 모터(14), 서보 시스템(15) 및 마이크로프로세서(16)는 통상적인 유형이다. 본 장치는 마이크로프로세서(16)에 의해 제어되는 조정 유닛(17)을 포함한다. 조정 유닛(17)은 하나 이상의 센서로부터 신호 SFS, SLS를 수신하고, 이들 신호에 응답하여 직렬 버스(18)를 통해 제어 유닛(17)의 파라미터를 적합하게 한다. 따라서, 방출 소스(radiation source)(11)에 의해 방출되는 전력이 방출 소스(11)의 노화(aging) 및/또는 가열에 의해 영향받지 않게 될 수 있다. 또한, 방출 소스(11)에 인가된 전력이 정보 캐리어(1)의 상태에 적합하게 될 수 있게 되고, 그 결과, 예를 들어, 정보 캐리어(1)상에 손자국(fingermarks)이 있는 경우에도, 기록 신호를 신뢰성있게 기록할 수 있게 된다.
본 실시예에서, 장치는 스위치(19)를 갖는다. 이 스위치(19)에 의해 사용자는 장치를 제 1 또는 제 2 동작 모드로 설정할 수 있다. 제 2 동작 모드에서, 정보 신호 SINFO의 값은 장치가 제 1 동작 모드를 취할 때까지 유지된다.
본 실시예에서, 트랜스듀서(10)는 정보를 정보 캐리어상에 기록하고 정보 캐리어로부터 정보를 판독하는 데 사용된다. 이와 달리, 정보를 판독 및 기록하는 데에 다른 트랜스듀서가 사용될 수 있다. 트랜스듀서(10)는 도 2에 더 상세하게 도시되어 있다. 방출 소스(11) 외에도, 트랜스듀서는 광학 시스템, 제 1 검출기(20) 및 제 2 검출기를 포함한다. 광학 시스템은 제 1 빔 스플리터(22), 렌즈(23), 제 2 빔 스플리터(24), 초점 대물렌즈(25) 및 비점수차 소자(an astigmatic element)(26)를 포함한다. 제 2 검출기(21)는 서브 검출기들(21a 내지 21d)로 분할되어 있다(도 2a 참조). 제 1 동작 모드에서, 방출 소스(11)는 제어 신호 STR에 응답하여 방출 빔을 생성한다. 제 1 빔 스플리터(22)는 방출 빔 내의 방출선 일부를 제 1 검출기(20)로 투사한다. 제 1 검출기(20)에 의해 제공되는 출력 신호 SFS는 방출 소스에 제공된 전력이 제공된 전력에 대한 방출 소스(11)의 응답에 적합하게 되도록 하기 위해 조정 수단(17)에 인가된다. 더욱이, 방출 빔은 렌즈(23), 빔 스플리터(24), 초점 대물렌즈(25)에 의해서 정보 캐리어(1)의 정보 층에 결상되고, 물리적 검출가능 효과, 즉, 본 발명의 경우에서는 이 층 내에서 광학적 검출가능 효과를 생성한다. 또한, 본 장치의 제 2 동작 모드에 있어서, 방출 소스(11)는 방출 빔을 생성한다. 제 1 동작 모드에서와 같은 방법으로, 방출 빔은 정보 층(2)상에 결상된다. 정보 층(2)으로부터 반사된 방출량은 광학적 검출가능 효과에 따라 달라진다. 반사된 방출선은 초점 대물렌즈(25), 빔 스플리터(24) 및 비점수차 소자(26)를 경유하여 검출기(21) 상에 결상된다. 입사 방출선에 응답하여, 검출기(21)는 소정의 신호, 본 발명의 경우에 있어서는 4중 신호(quadruple signal)를 생성한다. 전처리기는 4중 신호로부터 신호 FE, 신호 RE 및 판독 신호 SLS를 도출한다. 서보 시스템(15)은 정보 캐리어(1) 상의 방출 빔의 초점 제어를 위해 신호 FE를 사용한다. 서보 시스템(15)은 트랜스듀서(10)의 반경 방향 위치 결정을 위해 신호 RE를 사용한다.
채널 디코딩 수단(30) 및 에러 정정 디코딩 수단(31)은 판독 신호 SLS로부터 출력 신호 SOUT을 도출한다.
변환 수단(7)은 도 3에 보다 상세히 도시되어 있다. 변환 수단(7)은 펄스 시퀀스의 특성을 정보 신호 SINFO 내의 심벌에 할당하는 수단(702)을 포함한다. 예컨대, 그 할당 수단은 소정 알고리즘에 의해 할당될 특성을 계산하는 마이크로프로세서의 형태를 취한다. 본 실시예에서, 할당 수단은 기록될 각각의 심벌에 대해 일련의 정보 유닛이 생성될 펄스 시퀀스와 관련하여 저장되는 메모리 수단(702)에 의해 형성된다. 각각의 정보 유닛은 방출 소스(11)의 정지 전류(quiescent current) 설정을 나타내는 제 1 파라미터 SEL1과 차분 전류를 나타내는 파라미터 SEL2를 포함하는데, 방출 소스(11)에 제공된 전체 전류 STR은 정지 전류와 차분 전류의 합과 같다. 정보 유닛은 LVL1과 LVL2에 의해 세트된 전류 STR가 유지되는 시간 간격을 결정하는 제 1 파라미터 TIM1 및 제 2 파라미터 TIM2를 더 포함한다. 이 시간 간격이 경과했을 때, 전류 STR의 세팅은 다음 정보 유닛에 의해 결정된다. 정보 유닛은 파라미터 MOD를 더 포함하는데, 그것은 부가적인 변조가 방출 소스를 통해 전류에 추가될지 여부를 결정한다. 그러한 변조는 장치가 제 2 동작 모드일 때 바람직하다. 그것은 소위 RIN(relative intensity noise)을 억제한다. 메모리 수단(702)은 선입선출 레지스터(FIFO resistor)(703)에 접속된다. FIFO 레지스터는 어드레스 생성기(704)에 의해 어드레싱되며, 어드레스 생성기(704)는 상태 머신(705)에 의해 제어된다. 이를 위해서, 어드레스 생성기는 기록 어드레스 FW 및 판독 어드레스 FR을 FIFO 레지스터(703)에 제공한다. 어드레스 생성기는 카운터(701)로부터 출력 신호를 추가 수신하며, 카운터(701)는 심벌이 기록될 시간을 결정한다. 상태 머신(705)은 디멀티플렉서(709)에 선택 신호 Cs를 공급한다.
변환 수단(7) 각각은 제 1 및 제 2 펄스 제어 유닛(A, B)을 가진다. 펄스 제어 유닛 각각은 제 1 파라미터 TIM1에 의해 정의된 시간 간격의 만료시에 신호 TC1, TC2를 제공하는 제 1 및 제 2 카운터(711, 712)를 포함한다. 카운터(711, 712) 각각은 제 1 입력 "Start", 클럭 입력 "CL", 시작 값을 로딩하기 위한 입력 "Load" - TIM1에 의해 표시됨 - 및 카운팅 범위의 끝에 도달한 때를 나타내는 카운트 신호 TC1, TC2를 제공하는 출력 "TC"를 갖는다. 카운터의(711, 712) Load 입력은 디멀티플렉서(709) 및 FIFO 레지스터(703)를 경유하여 메모리 수단(702)에 접속된다. 카운터가 Start 입력을 통해 활성화되자마자 카운터는 Load 입력을 통해 로드된 값으로부터 카운트다운을 시작하고 카운트다운이 종료될 때 신호 TC1, TC2를 제공한다. 카운터의 클럭 입력은 정보 신호 SINFO로부터 도출된 기준 신호 CL을 수신한다. 제 1 및 제 2 카운터의 출력 TC는 제 2 및 제 1 카운터의 Start 입력에 각각 접속된다. 카운터(711, 712) 각각은 카운트 신호 TC1, TC2를 지연시키기 위한 제어가능 지연 라인(761, 762)에 접속된다. 지연 라인(761, 762)은 파라미터 TIM2를 나타내는 신호에 의해 제어가능하다. 지연 라인(761, 762)은 이 파라미터의 저장을 위한 각각의 레지스터(731, 732) 및 디멀티플렉서(709)와 FIFO 레지스터(703)를 통해 메모리 수단(702)에 접속된다. 지연 라인(761, 762)의 각각은 OR 게이트(707)의 개별적 입력단에 접속된 출력을 가진다. OR 게이트(707)는 DA 변환기(706)의 트리거 입력단에 접속되는 출력단을 갖는다. 파라미터 LVL1 및 LVL2의 저장을 위한 레지스터(741)는 카운터(711)에 대응한다. 전술한 파라미터를 위한 다른 레지스터는 카운터(712)에 대응한다. 레지스터(741, 742)는 3상태 버퍼(751, 752)를 경유하여 DA 변환기(706)의 또 다른 입력단에 접속된다. OR 게이트(707)로부터 트리거 신호를 수신하면, DA 변환기(706)는 또 다른 입력단에서의 값을 샘플링하고 대응하는 전류 STR을 고체 상태 방출 소스(11)에 제공한다. 변환 수단(7)은 캘리브레이션 신호 I를 지연 라인(761, 762)에 제공하기 위한 캘리브레이션 회로(calibration circuit)(770)를 더 포함한다. 이는 지연 라인에서의 지연이 온도 변화 또는 노화 효과에 영향을 받지 않도록 하는 이점을 갖는다. 더욱이, 그로 인해 지연 라인(761, 762)이 주어진 파라미터 TIM2의 값에 대해 실질적으로 동일 양만큼 카운트 신호 TC1, TC2를 지연시키는 것이 달성된다.
변환 수단의 동작은 도 4 및 도 5를 참조하여 설명될 것이다. 도 4는 메모리 수단의 콘텐츠의 일부를 예시적으로 도시하고 있다. 도 5는 도 3에 도시된 변환 수단에서 나타난 몇몇 신호 파형들을 도시하고 있다. 디코딩 수단(701)은 정보 신호 SINFO로부터 기록될 심벌의 길이를 나타내는 심벌 표시 Ⅱ를 도출한다. 심벌 표시 Ⅱ는 이 심벌에 대한 제 1 정보 유닛이 위치하는 시작 어드레스(702)에 대응한다. 도 4는 EFM 내에서 I6으로 지칭되는 심벌에 대한 메모리 콘텐츠를 예시적으로 도시하고 있다. 이 심벌은 정보 신호가 6 클럭 사이클 동안 일정 값을 갖는 간격을 나타낸다. AI6로 표시되는 어드레스에 있는 제 1 정보 유닛은 어드레스 생성기(704)로부터의 신호 FW에 의해 정의된 어드레스에 있는 FIFO 레지스터 내에 로드된다. 후속하여, 정보 유닛은 FIFO 레지스터(703)로부터 신호 CS의해 선택된 카운터, 예를 들어, 카운터(711)와 디멀티플렉서(709)를 경유한 연관 레지스터(731, 741) 내에 로드된다. 시점 t0에서 선택된 카운터(711)는 제 1 정보 유닛에 속하는 시작 값 TIM1으로부터 카운트다운을 시작한다. 카운트다운하는 동안 상태 머신(705)의 선택 신호 CS는 로직 값 "0"을 취하고, 그 결과 제 2 정보 유닛(어드레스 AI6+1)은 펄스 제어 유닛(B)에 로드될 수 있다. 카운터(711)의 카운트다운이 시점 t1에서 종료되면, 이 카운터는 신호 TC1을 제공한다. 이 신호는 제 2 정보 유닛의 시작값 TM1으로 로드되어 있던 카운터(712)를 개시시킨다. 시점 t1'에서 지연 라인(761)은 신호 TC1에 대해 레지스터(731) 내의 TIM2의 값에 의해 정의되는 지연을 갖는 신호 TC1'를 제공한다. 신호 TC1'에 응답하여 트리거 펄스 TR은 OR 게이트(707)의 출력단에 나타난다. 전술한 시점 t1'에서 제 2 펄스 제어 유닛(B)의 3상태 버퍼(752)는 오픈 상태(PS2 = "1")에 있고, 그 결과, 레지스터(742)의 출력단에서의 값은 DA 변환기(706)에 의해 샘플링된다. 시점 t1'에서 신호 STR은 제 2 정보 유닛의 LVL1 및 LVL2의 값 - 본 발명의 경우 예열 펄스 P(a pre-heat pulse P) - 에 의해 표시된 값을 취한다. 펄스 제어 유닛(B)의 카운터(712)의 카운트다운 동안, 제 3 정보 유닛(어드레스 AI6+2)이 펄스 제어 유닛(A)에 로드된다. 카운터(712)의 카운트다운이 시점 t2에서 종료되면, 이 카운터는 신호 TC2를 제공하고, 그 결과 제 1 펄스 제어 유닛(A)의 카운터(711)가 시작된다. 후속하여, 지연 라인(762)은 시점 t2'에서 신호TC2'를 제공하는데, 그 신호는 신호 TC2에 대해 레지스터(732) 내의 TIM2의 값에 의해 정의된 지연을 갖는다. 신호 TC2'에 응답하여 OR 게이트(707)는 트리거 펄스 TR을 제공한다. 따라서, 레지스터(741)에 로드되었던 제 3 정보 유닛의 LVL1 및 LVL2의 값은 전술한 시점 t2'에서 DA 변환기에 의해 샘플링되고, 그 결과 예열 펄스 P는 종료되고 기록 펄스 W(LVL1=2, LVL2=5)는 개시된다. 기록 펄스 뒤에는 바이어스 펄스(B)(LVL1=2, LVL2=2)가 발생한다. 마찬가지로, 기록 펄스 및 바이어스 펄스는 번갈아 네 번 연속하여 생성되고, 그 후에 냉각 펄스(LVL1=2, LVL2=3) 및 삭제 펄스(LVL1=2, LVL2=4)가 뒤따른다.
본 실시예에서, 변환 수단은 두 개의 펄스 제어 유닛(A, B)을 갖는데, 그 중 하나는 다른 펄스 제어 유닛이 활성화 상태일 동안 로드된다. 만일 제어 신호에서 매우 짧은 펄스 주기가 요구된다면, 변환 수단이 수많은 펄스 제어 유닛, 가령 8개의 제어 유닛을 가지며, 복수개, 가령 두 개의 펄스 제어 수단이 동시에 로드되는 다른 실시예가 바람직하다. 따라서, 펄스 제어 유닛을 로드하는데 더 많은 시간이 사용가능하다.
지연 라인(761) 중 하나가 도 6에 상세히 도시되어 있다. 다른 지연 라인(762)도 그와 동일하다. 도시된 지연 라인(761)은 지연 소자 체인(62, 63, 64 ...)을 포함한다. 지연 소자(62, 63, 64 ..)의 출력단과 지연 라인의 입력단도 멀티플렉서(61) 각각의 입력단에 접속된다. 멀티플렉서(61)는 레지스터(731)에 접속된 제어 입력단을 더 가지며, 레지스터(731)는 파라미터 TIM2의 값을 저장한다. 제어 입력단에서의 신호 TIM2에 의해 지연 라인의 입력 신호 TC1 또는 지연 소자(62, 63, 64)의 출력 신호 중 하나가 선택될 수 있고, 그것에 의해 신호 TC1의 지연이 기준 클럭 CL의 클럭 싸이클의 주기의 일부와 같은 스텝 사이즈를 가진 스텝으로 제어될 수 있게 된다. 스텝 사이즈는 캘리브레이션 신호 I - 본 발명의 경우에서는 바이어스 전류 - 에 의해 결정된다. 전류 미러(60)는 바이어스 전류 I와 동일한 전류를 지연 소자(62, ..) 각각에 제공한다. 지연 소자(62, ..)는 바이어스 전류 I가 더 커짐에 따라 더 짧아지는 지연을 갖는다. 지연 라인(761, 762)들의 지연 소자는 동일한 바이러스 전류 I를 수신하기 때문에, 주어진 파라미터 TIM2의 값에 대해 동일한 지연을 생성한다.
지연 라인(761)의 지연 소자(62) 중 하나가 도 7에 보다 상세히 도시되어 있다. 다른 지연 소자는 그것과 동일하다. 지연 소자는 제 1 및 제 2 인버터(621, 622)를 포함한다. 각각의 인버터는 입력단(623, 624), 출력단(625, 626), 제 1 공급 라인(627, 628) 및 제 2 공급 라인(629, 630)을 갖는다. 제 1 인버터(621)의 입력단(621)은 지연 소자(62)의 입력단을 형성한다. 제 1 인버터(621)는 제 2 인버터(622)의 입력단(624)에 접속된 출력단(625)을 갖는다. 제 2 인버터(622)의 출력단은 지연 소자(62)의 출력단을 형성한다. 제 1 인버터(621)의 제 1 공급 라인(627) 및 제 2 공급 라인(629)은 제 1 전류 공급 전류 소스(631)로부터 공급 전류 I를 수신하고, 동일 크기이지만 극성이 다른 공급 전류 I를 전류 유도 전류 소스(a current-draining source)(60)로부터 수신한다. 제 2 인버터(622)의 공급 라인(628, 630)은 전압 소스 V+, V-에 의해 전압이 공급된다. 공급 전류 I는 바이어스 전류와 같고 캘리브레이션 신호로써 작용한다. 또한, 전류 미러(60)는 지연 라인(62) 내의 후속 지연 소자(63, ..)에 대한 전류 유도 전류 소스를 형성한다.
지연 소자의 입력단(623)에서 신호 TC1의 값이 변경되면, 제 1 인버터(621)의 출력단(625)에서의 값도 변경되지만, 이러한 변경은 바이어스 전류 I에 실질적으로 역비례하는 시정수를 가지고 이루어진다. 제 2 인버터(622)는 전압 소스 V+, V-로부터 실질적으로 더 큰 전류를 유입할 수 있기 때문에 제 1 인버터(621)와 비교할 때 임의의 상당한 지연을 생성하지 않는다. 제 2 인버터(622)는 제 1 인버터(621)에 의한 반전을 보상하고 , 그 결과 입력 신호 TC1은 단지 지연되기만 한다.
도 8은 캘리브레이션 회로(770)를 도시하고 있다. 캘리브레이션 회로(770)는 위상 비교 수단(71), 저역 통과 필터의 형태인 루프 필터(72) 및 지연 라인(74)을 포함한다. 지연 라인은 도 7을 참조하여 기술된 지연 소자(62)와 동일한 지연 소자(77, 78, 79)를 갖는다. 지연 라인(74)은 인버팅 소자(76)를 경유하여 상호 접속된 입력단 및 출력단을 갖는다. 이에 따라, 지연 라인(74)은 링 오실레이터(ring oscillator)로서 동작한다. 전류 미러(75)는 전류 미러(70)에 의해 제공된 전류 I를 유입한다. 이 전류 미러(70)는 전류 유입 전류 소스(73)에 의해 구동되며, 그 소스(73)는 루프 필터(72)의 출력에 의해 제어된다. 링 오실레이터(74, 76)는 위상 비교 수단(71)의 입력단에 접속되는 출력단을 갖는다. 위상 비교 수단(71)은 기준 클럭 CL에 접속된 입력단을 더 갖는다. 지연 소자(77, ..)에서의 지연 및 그에 따른 링 오실레이터(74, 76)에 의해 생성된 주파수는 바이어스 전류 I에 의존한다. 위상 비교 수단(71), 루프 필터(72), 제어 가능 전류 소스(73), 전류 미러(70) 및 링 오실레이터(74, 76)에 의해 형성된 루프는 위상 동기 루프로서 동작하고, 그 결과 링 오실레이터는 기준 신호 CL과 동일한 주파수 및 실질적으로 동일한 위상으로 발진한다. 이것은 전류 I에 대해 지연 소자(77, 78, ..) 각각이 T/2N과 같은 지연 τ를 생성하는 식으로 바이어스된다는 것을 의미하는데, 여기서 T는 기준 신호의 한 사이클의 주기이고 N은 지연 라인(74) 내의 지연 소자들의 수이다. 지연 라인(74)이 5개의 지연 소자를 갖는 경우, 지연 τ는 0.1T이다. 바람직하게, 지연 라인(761, 762)은 캘리브레이션 회로(770)의 지연 라인보다 두 배 많은 지연 소자를 갖는다. 이에 따라, 0 에서 T까지의 전 범위에서 변하는 시간 간격 nτ만큼 지연 라인(761, 762)의 신호 TC1, TC2 지연이 가능하게 된다. 위상 비교 수단(71) 대신에 주파수 비교 수단이 사용될 수 있다는 것을 주의해야 한다.
비록 본 발명이 바람직한 실시예를 참조하여 기술되었다 할지라도, 본 발명은 그에 한정되지 않는다. 따라서, 당업자는 이 청구항에서 규정된 본 발명의 사상의 범위 내에서 다양한 변형을 생각해 낼 수 있다. 장치 내에서 구현되는 한 본 발명은 소프트웨어 수단뿐만 아니라 하드웨어 수단에 의해 구현될 수 있고, 다른 "수단"도 동일한 하드웨어 아이템에 의해 구현될 수 있다. "포함하다"라는 용어의 사용은 청구항에서 언급것 외의 소자의 존재를 배제하지 않는다. "하나의" 소자는 복수개의 그러한 소자의 존재를 배제하지 않는다. 본 발명은 임의의 새로운 특성 또는 형상의 특성을 포함한다.

Claims (6)

  1. 정보를 정보 캐리어(1) 상에 기록하기 위한 장치에 있어서,
    정보 신호(SINFO) 내의 심벌을 제어 신호(STR) 내의 펄스 시퀀스로 변환하기 위한 변환 수단(conversion means)(7)과,
    상기 제어 신호(STR)에 응답하여 상기 정보 캐리어(1) 상에 물리적으로 검출 가능한 패턴을 생성시키기 위한 트랜스듀서(transducer)(10)를 포함하되,
    상기 변환 수단(7)은 상기 펄스 시퀀스의 특성을 상기 정보 신호(SINFO) 내의 심벌에 할당하기 위한 할당 수단(702)을 포함하며,
    상기 특성은 상기 펄스 시퀀스 내의 펄스의 주기 및 진폭을 포함하고,
    상기 변환 수단(7)은 소정 시간 간격 만료 후에 카운트 신호(TCi)를 제공하기 위한 적어도 하나의 카운터(711)를 더 포함하고,
    상기 카운터(711)는 상기 할당 수단(702)에 접속되며,
    상기 변환 수단(7)은 상기 카운트 신호(TC)를 지연시키기 위해 상기 적어도 하나의 카운터(711)에 접속된 제어 가능 지연 라인(761)을 더 포함하고,
    상기 제어 가능 지연 라인(761)은 파라미터(TIM2)를 수신하기 위해 상기 할당 수단(702)에 접속되는 추가 입력을 구비하며,
    상기 파라미터(TIM2)는 상기 클록 신호(CL)보다 더 정확한 시간 분해능으로 상기 카운트 신호(TC1)의 지연 양을 나타내는
    정보 기록 장치.
  2. 제 1 항에 있어서,
    상기 할당 수단(702)은 메모리 수단에 의해 형성되는 것을 특징으로 하는
    정보 기록 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 지연 라인(761)은 지연 소자 체인(62, 63, 64) 및 멀티플렉서(61)를 포함하고,
    상기 멀티플렉서(61)는 각각이 상기 지연 소자의 출력단 중 각각의 하나에 접속되는 신호 입력단을 갖는 것을 특징으로 하는
    정보 기록 장치.
  4. 제 3 항에 있어서,
    상기 비교 수단(7)은 지연 소자들(77, 78, 79)의 체인(74)을 포함하는 링 오실레이터(74, 76)를 포함하는 캘리브레이션 회로(770)를 더 포함하고,
    상기 지연 라인(761)과 상기 링 오실레이터의 체인(74)의 지연 소자는 캘리브레이션 신호(I)에 의해 제어가능한 지연을 가지며,
    상기 캘리브레이션 회로는 상기 링 오실레이터의 출력 신호 및 기준 신호(CL)로부터 에러 신호를 생성하기 위한 에러 신호 생성 수단(71)과,
    상기 에러 신호로부터 상기 캘리브레이션 신호(I)를 생성하기 위한 수단(72)을 더 포함하는
    정보 기록 장치.
  5. 제 4 항에 있어서,
    상기 변환 수단(7)은 하나 이상의 또 다른 카운터(712) 및 이에 접속된 또 다른 지연 라인(726)을 포함하고, 상기 지연 라인(761, 762) 각각은 상기 캘리브레이션 신호(I)에 의해 제어되는 것을 특징으로 하는
    정보 기록 장치.
  6. 제 4 항에 있어서,
    상기 지연 소자(62)는 제 1 및 제 2 인버터(621, 622)를 포함하고,
    상기 인버터 각각은 입력단(623, 624), 출력단(625, 626), 제 1 공급 라인(627, 628) 및 제 2 공급 라인(629, 630)을 구비하며,
    상기 제 1 인버터(621)의 상기 입력단(623)은 상기 지연 소자(62)의 입력단을 형성하고,
    상기 제 1 인버터(621)는 상기 출력단(625)을 상기 제 2 인버터(622)의 상기 입력단(624)에 접속시키고 상기 제 2 인버터(622)의 상기 출력단(626)은 상기 지연 소자의 출력단을 형성하며,
    상기 제 1 인버터(621)의 상기 제 1 공급 라인(627) 및 상기 제 2 공급 라인(629) 각각은 제 1 전류 공급 전류 소스(631)로부터 공급 전류를 수신하고 전류 유입 전류 소스(60)로부터 동일한 크기와 반대 극성의 공급 전류를 수신하고,
    상기 제 2 인버터(622)의 상기 공급 라인(628, 630)은 전압 소스(V+, V-)로부터 전압이 가해지고,
    상기 공급 전류(I)는 상기 캘리브레이션 신호로서 작용하는 것
    을 특징으로 하는 정보 기록 장치.
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