KR100722624B1 - Manufacturing method of PCB for embedded chip - Google Patents

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Abstract

본 발명은 칩 내장형 인쇄회로기판의 제조방법에 관한 것으로, 보다 상세하게는 내장된 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀을 화학적 에칭 또는 플라즈마 에칭 공정으로 칩 전극의 손상 없이 형성하고 동도금을 함으로써, 열을 가해도 제품의 신뢰성에 영향을 주지 않는 칩 내장형 인쇄회로기판의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a chip embedded printed circuit board, and more particularly, to form a blind via hole that electrically connects an embedded chip and a circuit pattern by chemical etching or plasma etching without damaging the chip electrode and copper plating. The present invention relates to a method for manufacturing a chip embedded printed circuit board which does not affect the reliability of the product even when heat is applied.

화학적 에칭, 플라즈마 에칭, 칩 내장형, 블라인드 비아홀, 도금층 Chemical Etching, Plasma Etching, Chip Embedded, Blind Via Hole, Plating Layer

Description

칩 내장형 인쇄회로기판의 제조방법{Manufacturing method of PCB for embedded chip}Manufacturing method of chip embedded PCB {Manufacturing method of PCB for embedded chip}

도 1a 내지 도 1d는 종래의 일 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.1A to 1D are process diagrams illustrating a method of manufacturing a chip embedded printed circuit board according to a conventional example.

도 2a 내지 도 2e는 종래의 다른 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.2A to 2E are process diagrams illustrating a method of manufacturing a chip embedded printed circuit board according to another conventional example.

도 3은 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 순서도이다. 3 is a flowchart illustrating a method of manufacturing a chip embedded printed circuit board according to the present invention.

도 4a 내지 도 4j는 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다. 4A to 4J are process diagrams illustrating a method of manufacturing a chip embedded printed circuit board according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings

100 : 제1 동박층 110 : 칩100: first copper foil layer 110: chip

120 : 접착층 130 : 제1 절연층120: adhesive layer 130: first insulating layer

140 : 제2 절연층 150 : 제2 동박층140: second insulating layer 150: second copper foil layer

160 : 베이스 기판 170 : 관통홀160: base substrate 170: through hole

180 : 블라인드 비아홀 190 : 도금층180: blind via hole 190: plating layer

200 : 회로패턴200: circuit pattern

본 발명은 칩 내장형 인쇄회로기판의 제조방법에 관한 것으로, 보다 상세하게는 내장된 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀을 화학적 에칭 또는 플라즈마 에칭 공정으로 형성하고 동도금을 한 칩 내장형 인쇄회로기판의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a chip embedded printed circuit board, and more particularly, to forming a blind via hole for electrically connecting an embedded chip and a circuit pattern by a chemical etching or plasma etching process and plating the same chip embedded printed circuit board. It relates to a manufacturing method of.

인터넷의 등장과 무선 통신의 발달로 블루투스와 무선랜(Wireless LAN)과 같은 많은 응용제품이 등장하였으며 이에 따른 소형화 및 다기능화를 위해 시스템 집적화 기술의 발전은 더욱 중요시되고 있다. 회로의 집적화 기술과 동반하여 시스템의 패키징 기술도 중요한 요소로 부상되었으며 그 대표적인 패키징 기술 발전의 예로 기능형 인쇄회로기판을 들 수 있다. With the advent of the Internet and the development of wireless communication, many application products such as Bluetooth and wireless LAN have appeared, and the development of system integration technology is becoming more important for miniaturization and multifunction. Along with the circuit integration technology, the packaging technology of the system has emerged as an important factor, and the functional packaging circuit board is an example of the development of the packaging technology.

기능형 인쇄회로기판은 단순히 신호만 전달하는 기존의 인쇄회로기판과는 달리 저항, 커패시터, 인덕터 등과 같은 수동소자를 내장한 내장형 인쇄회로기판(Embedded Printed Circuit Board)을 의미하며 각 수동소자들의 개선된 기능뿐만 아니라 비용 절감의 효과도 가져올 수 있다.A functional printed circuit board, unlike a conventional printed circuit board that merely transmits signals, refers to an embedded printed circuit board that includes passive elements such as resistors, capacitors, and inductors. Not only functionality, but also cost savings.

또한, 수동소자를 내장한 내장형 인쇄회로기판은 수동소자 간의 배선 길이를 줄여 수동소자의 자기공명주파수(Self Resonance Frequency)를 높이고, 고주파에서 임피던스(Impedance)를 줄이는 효과도 가져올 수 있다. In addition, the embedded printed circuit board having a passive element may reduce the wiring length between the passive elements to increase the self resonance frequency of the passive elements and reduce the impedance at high frequencies.

도 1a 내지 도 1d는 종래의 칩 내장형 인쇄회로기판의 제조방법을 도시한 일례로, 일본 특허공개공보 제2004-296562호에 개시되어 있으며, 이를 참조하여 설명하면 다음과 같다.1A to 1D illustrate a conventional method for manufacturing a chip embedded printed circuit board, which is disclosed in Japanese Patent Laid-Open No. 2004-296562, which will be described below.

먼저, 도 1a에 도시된 바와 같이, 코어 기판(1)의 한 면에 점착재(2)를 도포하고 칩(3, 4)를 실장한다.First, as shown in FIG. 1A, the adhesive material 2 is applied to one surface of the core substrate 1 and the chips 3 and 4 are mounted.

이후, 도 1b에 도시된 바와 같이, 코어 기판(1)의 칩(3, 4)이 실장된 면에 절연 수지(5)를 칩(3, 4)이 내장되도록 도포한다.Thereafter, as illustrated in FIG. 1B, the insulating resin 5 is coated on the surface where the chips 3 and 4 of the core substrate 1 are mounted to embed the chips 3 and 4.

다음으로, 도 1c에 도시된 바와 같이, 코어 기판(1)의 다른 면에서 칩(3, 4)의 전극과 대응하는 위치에 레이저 가공으로 관통공(6, 7)을 형성한다. Next, as shown in FIG. 1C, the through holes 6 and 7 are formed by laser processing at positions corresponding to the electrodes of the chips 3 and 4 on the other side of the core substrate 1.

이후, 도 1d에 도시된 바와 같이, 관통공(6)이 형성된 면에 도금층을 형성하고 회로패턴(8)을 형성한다. Thereafter, as shown in FIG. 1D, a plating layer is formed on the surface on which the through hole 6 is formed, and the circuit pattern 8 is formed.

이처럼, 종래의 일 예에 따른 칩 내장형 인쇄회로기판의 제조방법에 따르면, 칩과 회로패턴을 전기적으로 연결하기 위한 블라인드 비아홀을 레이저 가공으로 형성함으로써, 레이저 가공시 발생하는 열에 칩이 쉽게 손상되고 또한, 칩 및 원자재의 높이 편차로 인하여 블라인드 비아홀의 가공이 용이하지 않은 문제점이 있었다. As described above, according to the manufacturing method of a chip embedded printed circuit board according to the related art, by forming a blind via hole for electrically connecting the chip and the circuit pattern by laser processing, the chip is easily damaged by heat generated during laser processing. , Due to the height deviation of the chip and the raw material, there was a problem that the processing of the blind via hole is not easy.

도 2a 내지 도 2e는 종래의 다른 예로, 일본 특허공개공보 제2005-26573호에 개시된 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다. 2A to 2E are flowcharts illustrating a method of manufacturing a chip embedded printed circuit board disclosed in Japanese Patent Laid-Open No. 2005-26573 as another example.

먼저, 도 2a에 도시된 바와 같이, 금속박(11)의 일면에 절연층(12)을 형성한다. First, as shown in FIG. 2A, an insulating layer 12 is formed on one surface of the metal foil 11.

이때, 절연층(120)의 일부는 금속박(11)이 노출되도록 개구부(12a)가 형성되 어 있다. In this case, a portion of the insulating layer 120 is formed with an opening 12a to expose the metal foil 11.

이후, 도 2b에 도시된 바와 같이, 개구부(12a) 내에 도전성 페이스트(13)를 도포한다. Thereafter, as shown in FIG. 2B, the conductive paste 13 is applied to the opening 12a.

여기서, 도전성 페이스트(13)는 접착성을 가지며, 열경화성 수지가 함유되어 있다. Here, the conductive paste 13 has adhesiveness and contains a thermosetting resin.

다음으로, 도 2c에 도시된 바와 같이, 도전성 페이스트(13)가 칩의 전극(15)과 접촉하도록 절연층(12) 상에 칩(14)을 실장한다. Next, as shown in FIG. 2C, the chip 14 is mounted on the insulating layer 12 such that the conductive paste 13 contacts the electrode 15 of the chip.

이후, 도 2d에 도시된 바와 같이, 절연층(12) 및 칩(14) 상에 프리프레그(16)를 배열하고, 도 2e에 도시된 바와 같이 압착하면 칩(14)이 내장된 수지층(16a)이 형성된다. 이때, 프리프레그(16)의 일면에는 금속박(17)이 형성되어 있다. Thereafter, as shown in FIG. 2D, the prepreg 16 is arranged on the insulating layer 12 and the chip 14, and as shown in FIG. 2E, the prepreg 16 is pressed to form a resin layer having the chip 14 embedded therein ( 16a) is formed. At this time, the metal foil 17 is formed on one surface of the prepreg 16.

상술한 바와 같이, 종래의 다른 예에 따른 칩 내장형 인쇄회로기판의 제조방법에 따르면, 칩과 회로패턴을 도전성 페이스트를 이용하여 전기적으로 연결함으로써, 이후, 솔더의 리플로우(reflow) 공정시 가해지는 열에 도전성 페이스트가 영향을 받아 제품의 신뢰성을 떨어뜨리는 문제점이 있었다. As described above, according to the manufacturing method of a chip embedded printed circuit board according to another conventional example, the chip and the circuit pattern are electrically connected by using a conductive paste, which is then applied during the reflow process of the solder. There was a problem that the conductive paste is affected by the heat, thereby reducing the reliability of the product.

이처럼, 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀을 레이저로 가공하거나, 도전성 페이스트를 이용하여 형성하면, 칩의 손상, 두께 편차에 따른 가공 불량, 열에 의한 제품의 불량 등 신뢰성을 저하시키는 문제점들이 발생한다. As such, when the blind via hole electrically connecting the chip and the circuit pattern is formed with a laser or formed using a conductive paste, problems such as chip damage, processing defect due to thickness variation, product defect due to heat, and the like, may reduce reliability. Occurs.

본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 칩과 회로패턴을 전기 적으로 연결한 후 열을 가해도 제품의 신뢰성에 영향을 주지 않는 칩 내장형 인쇄회로기판의 제조방법을 제공하는 것이다. The present invention is to provide a method for manufacturing a chip-embedded printed circuit board that does not affect the reliability of the product even if the heat is applied after the electrical connection between the chip and the circuit pattern in order to solve the above problems.

또한, 칩의 손상 없이 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀을 형성하는 칩 내장형 인쇄회로기판의 제조방법을 제공하는 것이다. In addition, to provide a method for manufacturing a chip embedded printed circuit board forming a blind via hole for electrically connecting the chip and the circuit pattern without damaging the chip.

상기 기술적 과제를 해결하기 위하여, 본 발명은 (A) 양면에 제1 및 제2 동박층이 적층된 절연재 내에 제1 동박층과 적어도 일부는 접착제로 연결된 칩을 내장한 베이스 기판을 제공하는 단계, (B) 제1 동박층에서 칩의 전극과 대응하는 영역을 제거하는 단계, (C) 칩의 전극이 노출되도록 블라인드 비아홀을 형성하는 단계, 및 (D) 블라인드 비아홀에 의해 칩과 전기적으로 연결되는 회로패턴을 상기 제1 및 제2 동박층 상에 형성하는 단계를 포함하고 블라인드 비아홀은 에칭 공정에 의해 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법을 제공한다. In order to solve the above technical problem, the present invention (A) providing a base substrate having a chip embedded with a first copper foil layer and at least a portion of the first copper foil layer in an insulating material laminated on both sides, the adhesive; (B) removing a region corresponding to the electrode of the chip in the first copper foil layer, (C) forming a blind via hole to expose the electrode of the chip, and (D) electrically connecting the chip by the blind via hole. Forming a circuit pattern on the first and second copper foil layer, and provides a method for manufacturing a chip embedded printed circuit board, characterized in that the blind via hole is formed by an etching process.

본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, (D) 단계는 (D-1) 블라인드 비아홀이 형성된 베이스 기판 상에 도금층을 형성하는 단계, 및 (D-2) 도금층이 형성된 제1 및 제2 동박층 상에 칩과 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. In the method of manufacturing a chip embedded printed circuit board according to the present invention, the step (D) includes the steps of (D-1) forming a plating layer on the base substrate on which the blind via hole is formed, and (D-2) the first layer on which the plating layer is formed. And forming a circuit pattern electrically connected to the chip on the second copper foil layer.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 도금층은 무전해 동도금 및 전해 동도금을 수행하여 형성되는 것을 특징으로 한다. In addition, in the method for manufacturing a chip embedded printed circuit board according to the present invention, the plating layer is formed by performing electroless copper plating and electrolytic copper plating.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, (A) 단 계는 (A-1) 제1 동박층 상에 접착제를 이용하여 칩을 실장하는 단계, (A-2)칩에 대응하는 크기의 윈도우가 형성된 제1 절연재를 제공하는 단계, (A-3) 제2 동박층이 일면에 형성된 제2 절연재를 제공하는 단계, 및 (A-4) 칩이 실장된 제1 동박층 상에 제1 절연재, 제2 절연재 및 제2 동박층을 순서대로 적층하여 칩을 내장하는 단계 를 포함하는 것을 특징으로 한다. In addition, in the method for manufacturing a chip embedded printed circuit board according to the present invention, the step (A) includes (A-1) mounting a chip on the first copper foil layer using an adhesive, (A-2) chip Providing a first insulating material having a window having a size corresponding to the step (A-3) providing a second insulating material having a second copper foil layer formed on one surface thereof, and (A-4) a first copper foil mounted with a chip. And stacking the first insulating material, the second insulating material, and the second copper foil layer in order on the layer to embed the chip.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 절연재는 반경화 상태의 프리프레그인 것을 특징으로 한다. In addition, in the method for manufacturing a chip embedded printed circuit board according to the present invention, the insulating material is characterized in that the prepreg of the semi-cured state.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 접착제는 비전도성 물질인 것을 특징으로 한다. In addition, in the method for manufacturing a chip embedded printed circuit board according to the present invention, the adhesive is characterized in that the non-conductive material.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, 에칭 공정은 화학적 에칭 공정 또는 플라즈마 에칭 공정인 것을 특징으로 한다. In the method for manufacturing a chip embedded printed circuit board according to the present invention, the etching process may be a chemical etching process or a plasma etching process.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, (B) 단계 이전 또는 이후에, (E) 제1 동박층 및 제2 동박층을 관통하는 관통홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.In addition, in the method for manufacturing a chip embedded printed circuit board according to the present invention, before or after step (B), (E) further comprises the step of forming a through hole penetrating the first copper foil layer and the second copper foil layer. Characterized in that.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에 있어서, (D) 단계 이후에, (F) 회로패턴 상에 다수의 회로층 및 다수의 절연층을 더 형성하는 단계를 더 포함하는 것을 특징으로 한다. In addition, in the method for manufacturing a chip embedded printed circuit board according to the present invention, after the step (D), further comprising the step of (F) further forming a plurality of circuit layers and a plurality of insulating layers on the circuit pattern. It features.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 순서도 이고, 도 4a 내지 도 4j는 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법을 도시한 공정도이다.3 is a flowchart illustrating a method of manufacturing a chip embedded printed circuit board according to the present invention, and FIGS. 4A to 4J are process diagrams illustrating a method of manufacturing a chip embedded printed circuit board according to the present invention.

먼저, 도 3을 참조하여 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법을 설명하면 다음과 같다.First, referring to Figure 3 will be described a method of manufacturing a chip embedded printed circuit board according to the present invention.

양면에 제1 및 제2 동박층이 적층된 절연재 내에 제1 동박층과 접착제로 연결된 칩을 내장한 베이스 기판을 제공한다(S100).Provided is a base substrate having a chip connected to the first copper foil layer and an adhesive in an insulating material in which the first and second copper foil layers are stacked on both surfaces (S100).

제1 동박층 상에 접착제를 이용하여 칩을 실장하고, 칩의 크기에 대응하는 윈도우가 형성된 제1 절연재 및 한 면에 제2 동박층이 형성된 제2 절연재를 제공하여, 칩이 실장된 제1 동박층 상에 제1 절연재, 제2 절연재 및 제2 동박층을 순서대로 적층함으로써 칩을 내장한 베이스 기판을 형성한다. A chip is mounted on a first copper foil layer using an adhesive, and a first insulating material having a window corresponding to the size of the chip is provided, and a second insulating material having a second copper foil layer formed on one side thereof, thereby providing a first chip. The base board | substrate with a chip | tip is formed by laminating | stacking a 1st insulating material, a 2nd insulating material, and a 2nd copper foil layer in order on the copper foil layer.

본 실시예와 달리, 제1 및 제2 절연재 대신에 칩의 크기에 대응하는 비관통형의 캐비티(cavity)가 형성되고 캐비티가 형성된 반대편에 제2 동박층이 형성된 제1 절연재를 사용하여 칩을 내장시킬 수 있다. Unlike the present embodiment, instead of the first and second insulating materials, a chip is formed by using a first insulating material having a non-penetrating cavity corresponding to the size of the chip and having a second copper foil layer formed on the opposite side where the cavity is formed. It can be built.

여기서, 접착제는 비전도성 물질로 소정의 두께를 갖도록 제1 동박층 상부 또는 칩 하부에서, 칩의 일부분 또는 전면크기로 도포 되어 칩을 접착시켜준다. 이때, 소정의 두께는 이후, 화학적 에칭 공정 또는 플라즈마 에칭 공정에 의해 용이하게 제거될 수 있도록 1㎛ 내지 10㎛가 바람직하다. Here, the adhesive is a non-conductive material, the upper portion of the first copper foil layer or the bottom of the chip, so as to have a predetermined thickness, is applied to a portion or the front size of the chip to adhere the chip. In this case, the predetermined thickness is preferably 1 μm to 10 μm so that it can be easily removed by a chemical etching process or a plasma etching process.

또한, 제1 및 제2 절연재는 유리섬유에 열경화성 수지를 침투시켜 반 경화상태로 만든 프리프레그(Prepreg)를 사용하는 것이 바람직하지만, 양면에 접착층이 형성된 수지층을 사용할 수 있다. In addition, it is preferable to use prepreg made by penetrating a thermosetting resin into the glass fiber and making it semi-hardened, and the 1st and 2nd insulating material can use the resin layer in which the adhesive layer was formed in both surfaces.

한편, 칩은 저항, 커패시터, 인덕터 등과 같은 수동소자가 사용될 수 있으며, 칩의 양전극이 모두 제1 동박층과 면하도록 고정시키는 것이 바람직하다. On the other hand, the chip may be a passive element such as a resistor, a capacitor, an inductor, and the like, and it is preferable to fix both electrodes of the chip to face the first copper foil layer.

이후, 제1 동박층의 일부를 제거하여 칩의 전극과 대응하는 영역의 접착제 또는 절연재를 노출시킨다(S200). Thereafter, a portion of the first copper foil layer is removed to expose the adhesive or the insulating material corresponding to the electrode of the chip (S200).

즉, 제1 동박층에서 칩의 전극에 대응하는 영역을 에칭 공정을 이용하여 제거하면 그에 대응되는 영역의 접착제 또는 절연재가 노출될 수 있다. That is, when the region corresponding to the electrode of the chip is removed from the first copper foil layer by using an etching process, the adhesive or the insulating material of the region corresponding thereto may be exposed.

다음으로, 제1 및 제2 동박층을 관통하는 관통홀을 형성한다(S300). Next, through holes penetrating the first and second copper foil layers are formed (S300).

관통홀은 이후 제1 및 제2 동박층 상에 형성될 회로패턴을 전기적으로 연결시켜주기 위한 것으로 기계적 드릴링으로 형성할 수 있다. The through-holes are for electrically connecting the circuit patterns to be formed on the first and second copper foil layers and may be formed by mechanical drilling.

이후, 노출된 접착제 또는 절연재를 에칭 공정으로 제거하여 칩의 전극이 노출되도록 블라인드 비아홀을 형성한다(S400).Thereafter, the exposed adhesive or the insulating material is removed by an etching process to form a blind via hole to expose the electrode of the chip (S400).

블라인드 비아홀은 칩의 전극을 노출시켜 이후 제1 및 제2 동박층 상에 형성될 회로패턴과 칩을 전기적으로 연결시켜 주기 위한 것으로, 노출된 접착제 또는 절연재를 화학적 에칭 공정이나 플라즈마 에칭 공정에 의해 제거하여 형성할 수 있다. The blind via hole exposes the electrode of the chip to electrically connect the chip with a circuit pattern to be formed on the first and second copper foil layers. The blind via hole is removed by a chemical etching process or a plasma etching process. Can be formed.

여기서, 화학적 에칭 공정은 노출된 접착제 또는 절연재에 소정의 온도를 가하여 접착제 또는 절연재의 면적을 높이는 스웰링(Swelling) 공정을 진행한 후 화학약품을 이용하여 면적이 높아진 접착제 또는 절연재를 녹여 제거하는 공정이다. Here, the chemical etching process is a process of melting and removing the adhesive or insulating material having a high area by using a chemical after the swelling process to increase the area of the adhesive or insulating material by applying a predetermined temperature to the exposed adhesive or insulating material. to be.

화학약품으로 과망간산, 황산, 크롬 등을 이용할 수 있다. Permanganic acid, sulfuric acid, chromium, etc. may be used as chemicals.

또한, 플라즈마 에칭 공정은 전기적 에너지에 의해 가속화된 가스입자가 접 착제 또는 절연재 표면에 충돌하여 화학적인 반응은 하지 않고 물리적으로 고분자 표면 분자사슬을 파괴하여 깎아내는 공정이다. In addition, the plasma etching process is a process in which gas particles accelerated by electrical energy collide with a surface of an adhesive or an insulating material, thereby physically destroying and shaping the polymer surface molecular chain without chemical reaction.

이때, 화학적 에칭 공정 또는 플라즈마 에칭 공정을 용이하게 하기 위하여 노출된 접착제 또는 절연재의 두께는 1㎛ 내지 10㎛인 것이 바람직하다. In this case, in order to facilitate the chemical etching process or the plasma etching process, the thickness of the exposed adhesive or insulating material is preferably 1 μm to 10 μm.

상술한 바와 같이, 본 발명의 일 실시예에서는 화학적 에칭 공정 또는 플라즈마 에칭 공정을 이용하여 블라인드 비아홀을 형성함으로써, 동박층, 절연재 및 칩의 두께 편차에 상관없이 칩을 손상시키지 않고 칩의 전극을 완전히 외부로 노출시키는 효과를 가져올 수 있다. As described above, in one embodiment of the present invention, the blind via hole is formed using a chemical etching process or a plasma etching process, thereby completely damaging the electrode of the chip without damaging the chip regardless of the thickness variation of the copper foil layer, the insulating material, and the chip. It can have the effect of external exposure.

다음으로, 블라인드 비아홀이 형성된 베이스 기판 상에 도금층을 형성한다(S500). Next, a plating layer is formed on the base substrate on which the blind via hole is formed (S500).

관통홀 및 블라인드 비아홀에 전도성을 부여하기 위하여 형성된 도금층은 무전해 동도금 및 전해 동도금을 수행하여 형성될 수 있다. The plating layer formed to impart conductivity to the through hole and the blind via hole may be formed by performing electroless copper plating and electrolytic copper plating.

마지막으로, 도금층이 형성된 제1 및 제2 동박층 상에 칩과 전기적으로 연결되는 회로패턴을 형성한다(S600).Finally, a circuit pattern electrically connected to the chip is formed on the first and second copper foil layers on which the plating layer is formed (S600).

도금층이 형성된 제1 및 제2 동박층 상에 감광성 필름을 이용한 포토리소그래피(Photolithography) 공정으로 회로패턴을 형성할 수 있다. Circuit patterns may be formed on the first and second copper foil layers on which the plating layers are formed by a photolithography process using a photosensitive film.

여기서, 제1 및 제2 동박층 상에 형성된 회로패턴은 관통홀에 의해 서로 전기적으로 연결될 수 있고, 제1 및 제2 동박층 상에 형성된 회로패턴은 블라인드 비아홀에 의해 칩과 전기적으로 연결될 수 있다. Here, the circuit patterns formed on the first and second copper foil layers may be electrically connected to each other by through holes, and the circuit patterns formed on the first and second copper foil layers may be electrically connected to the chips by blind via holes. .

이후, 도 4a 내지 도 4j를 참조하여 본 발명에 따른 칩 내장형 인쇄회로기판 의 제조방법을 상세하게 설명하면 다음과 같다.Hereinafter, a method of manufacturing a chip embedded printed circuit board according to the present invention will be described in detail with reference to FIGS. 4A to 4J.

먼저, 도 4a에 도시된 바와 같이, 제1 동박층(100) 상에 접착제(120)를 이용하여 칩(110)을 실장한다. First, as shown in FIG. 4A, the chip 110 is mounted on the first copper foil layer 100 using the adhesive 120.

접착제(120)는 비전도성 접착 물질로써, 소정의 두께가 되도록 제1 동박층(100) 상에 또는 칩(110)의 하부에 적어도 일부분 도포되어 칩(110)을 제1 동박층(100) 상에 고정시켜준다. The adhesive 120 is a non-conductive adhesive material, and is applied on at least a portion of the first copper foil layer 100 or at the bottom of the chip 110 to have a predetermined thickness so that the chip 110 is formed on the first copper foil layer 100. Fix it to

한편, 칩(110)은 저항, 커패시터, 인덕터 등과 같은 수동소자가 사용될 수 있으며, 칩(110)의 양전극(110a)이 모두 제1 동박층(100)과 면하도록 고정시키는 것이 바람직하다. On the other hand, the chip 110 may be a passive element such as a resistor, a capacitor, an inductor, and the like, and it is preferable to fix both the electrodes 110a of the chip 110 to face the first copper foil layer 100.

이때, 접착제가 형성되는 소정의 두께는 이후 에칭 공정에 의해 제거가 용이하도록, 1㎛ 내지 10㎛가 바람직하다. In this case, the predetermined thickness at which the adhesive is formed is preferably 1 μm to 10 μm so as to be easily removed by an etching process.

이후, 도 4b에 도시된 바와 같이, 실장된 칩(110)의 크기에 대응하는 윈도우가 형성된 제1 절연재(130)를 제공하고, 도 4c에 도시된 바와 같이, 제2 동박층(150)이 일면에 형성된 제2 절연재(140)를 제공한다. Thereafter, as shown in FIG. 4B, a first insulating material 130 having a window corresponding to the size of the mounted chip 110 is provided, and as shown in FIG. 4C, the second copper foil layer 150 is formed. It provides a second insulating material 140 formed on one surface.

제1 절연재(130) 및 제2 절연재(140)는 유리섬유에 열경화성 수지를 침투시켜 반 경화상태로 만든 프리프레그(Prepreg)가 바람직하다. 그러나, 실시예에 따라서, 에폭시 수지(Epoxy resin), 폴리이미드(Polyimide), 페놀 수지(Phenol resin) 등의 열경화성 수지 양면에 접착 부재를 형성하여 사용할 수 있다. The first insulating material 130 and the second insulating material 140 are preferably a prepreg made of a semi-cured state by infiltrating the thermosetting resin into the glass fiber. However, according to the embodiment, an adhesive member may be formed on both surfaces of a thermosetting resin such as epoxy resin, polyimide, and phenol resin.

여기서, 칩(110)의 두께와 동일하거나 큰 두께를 갖는 제1 절연재(130)에 라우터 비트 또는 펀치 등을 이용하여 제1 동박층(100) 상에 실장된 칩(110)의 크기 에 대응하는 윈도우를 형성함으로써, 이후 적층 공정시 칩(110)을 내장시킬 수 있도록 한다. Here, the size of the chip 110 mounted on the first copper foil layer 100 using a router bit or a punch in the first insulating material 130 having a thickness equal to or greater than the thickness of the chip 110 may be used. By forming the window, it is possible to embed the chip 110 in the subsequent lamination process.

본 실시예와 달리, 제1 절연재(130) 및 제2 절연재(140)를 각각 준비하지 않고, 칩(110)의 크기에 대응하는 미관통의 캐비티(cavity)가 형성되고, 캐비티가 형성된 반대편에 제2 동박층(150)이 적층된 절연재를 제공할 수도 있다. Unlike the present embodiment, without preparing the first insulating material 130 and the second insulating material 140, an unperforated cavity corresponding to the size of the chip 110 is formed, and on the opposite side where the cavity is formed. You may provide the insulating material in which the 2nd copper foil layer 150 was laminated | stacked.

다음으로, 도 4d에 도시된 바와 같이, 칩(110)이 실장된 제1 동박층(100) 상에 제1 절연재(130), 제2 절연재(140) 및 제2 동박층(150)을 순서대로 배열한 후 도 4e에 도시된 바와 같이, 적층하여 베이스 기판(160)을 형성한다.Next, as illustrated in FIG. 4D, the first insulating material 130, the second insulating material 140, and the second copper foil layer 150 are sequentially ordered on the first copper foil layer 100 on which the chip 110 is mounted. After arranging as shown in FIG. 4E, the base substrate 160 is formed by lamination.

즉, 칩(110)이 실장된 제1 동박층(100) 상에 제1 절연재(130) 및 제2 절연재(140)를 순서대로 배열하고 적층하면, 양면에 제1 및 제2 동박층(100, 150)이 적층된 절연재(130, 140) 내에 칩(110)을 내장한 베이스 기판(160)을 형성하게 된다. That is, when the first insulating material 130 and the second insulating material 140 are sequentially arranged and stacked on the first copper foil layer 100 on which the chip 110 is mounted, the first and second copper foil layers 100 are formed on both surfaces thereof. The base substrate 160 having the chip 110 embedded therein is formed in the insulating materials 130 and 140 stacked with each other.

이때, 실시예에 따라, 제2 절연재(140)의 일면에 제2 동박층(150)을 먼저 형성하지 않고, 제2 절연재(140) 및 제2 동박층(150)을 각각 제공하여 제1 절연재(130)와 함께 적층할 수 있다. At this time, according to the embodiment, the first insulating material is provided by providing the second insulating material 140 and the second copper foil layer 150, respectively, without first forming the second copper foil layer 150 on one surface of the second insulating material 140. It may be stacked together with the 130.

이후, 도 4f에 도시된 바와 같이, 제1 동박층(100)에서 칩(110)의 전극(110a)에 대응하는 영역을 제거하여 접착제(120) 또는 제1 절연재(130)를 노출시킨다. Thereafter, as illustrated in FIG. 4F, the region corresponding to the electrode 110a of the chip 110 is removed from the first copper foil layer 100 to expose the adhesive 120 or the first insulating material 130.

이후 형성될 회로패턴과 칩(110)과의 전기적인 연결을 위한 블라인드 비아홀을 형성하는 예비 공정으로써, 제1 동박층(100)에서 칩(110)의 전극(110a)과 대응하는 부분을 감광성 물질을 이용한 에칭 공정 등으로 제거하여, 칩(100)의 전극 (110a)과 대응하는 영역의 접착제(120) 또는 제1 절연재(130)가 노출되도록 한다. As a preliminary process of forming a blind via hole for electrical connection between the circuit pattern to be formed and the chip 110, a portion of the first copper foil layer 100 corresponding to the electrode 110a of the chip 110 is formed of a photosensitive material. In some embodiments, the adhesive 120 or the first insulating material 130 in the region corresponding to the electrode 110a of the chip 100 is exposed by the etching process.

다음으로, 도 4g에 도시된 바와 같이, 제1 및 제2 동박층(100, 150)을 관통하는 관통홀(170)을 형성한다.Next, as shown in FIG. 4G, a through hole 170 penetrating the first and second copper foil layers 100 and 150 is formed.

관통홀(170)은 이후 제1 동박층(100) 및 제2 동박층(150) 상에 형성될 회로패턴들을 서로 전기적으로 연결하기 위한 것으로, CNC 드릴(Computer Numerical Control Drill) 등의 기계 드릴을 사용하여 사전에 설정된 위치에 따라 형성하는 것이 바람직하다. The through hole 170 is for electrically connecting the circuit patterns to be formed on the first copper foil layer 100 and the second copper foil layer 150 to each other. The through hole 170 may be a mechanical drill such as a Computer Numerical Control Drill. It is preferable to form according to the position set in advance using.

이후, 도 4h에 도시된 바와 같이, 노출된 접착제(120) 또는 제1 절연재(130)를 에칭 공정으로 제거하여 블라인드 비아홀(180)을 형성한다. Thereafter, as illustrated in FIG. 4H, the exposed adhesive 120 or the first insulating material 130 is removed by an etching process to form the blind via hole 180.

노출된 접착제(120) 또는 제1 절연재(130)를 화학적 에칭 공정 또는 플라즈마 에칭 공정 등을 이용하여 제거하면, 칩(110)의 전극(110a)이 노출되는 블라인드 비아홀(180)을 형성하게 된다. 블라인드 비아홀(180)은 이후에 칩(110)과 제1 동박층(100) 및 제2 동박층(150) 상에 형성될 회로패턴들을 전기적으로 연결하게 된다. When the exposed adhesive 120 or the first insulating material 130 is removed using a chemical etching process or a plasma etching process, the blind via hole 180 exposing the electrode 110a of the chip 110 is formed. The blind via hole 180 electrically connects the circuit patterns to be formed on the chip 110, the first copper foil layer 100, and the second copper foil layer 150.

여기서, 화학적 에칭 공정은 노출된 접착제(120) 또는 제1 절연재(130)에 소정의 온도를 가하여 접착제(120) 또는 제1 절연재(130)의 면적을 높이는 스웰링 공정을 진행한 후 화학약품을 이용하여 면적이 높아진 접착제(120) 또는 제1 절연재(130)를 녹여 제거하는 공정이다. In this case, the chemical etching process is performed by applying a predetermined temperature to the exposed adhesive 120 or the first insulating material 130 to increase the area of the adhesive 120 or the first insulating material 130, and then the chemicals. It is a process of melting and removing the adhesive 120 or the first insulating material 130 having an increased area.

이때, 소정의 온도는 바람직하게 70℃ 내지 80℃이고, 화학약품으로는 과망간산, 황산, 크롬 등을 이용할 수 있다. At this time, the predetermined temperature is preferably 70 ° C to 80 ° C, and as the chemical, permanganic acid, sulfuric acid, chromium, or the like may be used.

실시예에 따라, 제1 동박층(100) 상에 묻은 화학약품을 제거하기 위하여 중화공정을 추가로 진행할 수 있다. In some embodiments, a neutralization process may be further performed to remove chemicals on the first copper foil layer 100.

또한, 플라즈마 에칭 공정은 전기적 에너지에 의해 가속화된 가스입자가 접착제(120) 또는 제1 절연재(130) 표면에 충돌하여 화학적인 반응은 하지 않고 물리적으로 고분자 표면 분자사슬을 파괴하여 깎아내는 공정이다. 플라즈마 에칭 공정은 화학적 에칭 공정시 화학약품으로 인하여 발생된 공해 및 원가상승 문제를 해결할 수 있는 이점이 있다. In addition, the plasma etching process is a process in which gas particles accelerated by electrical energy collide with the surface of the adhesive 120 or the first insulating material 130 and do not chemically react, but physically destroy and shave off the polymer surface molecular chain. Plasma etching process has the advantage that can solve the pollution and cost increase problem caused by the chemical during the chemical etching process.

이때, 화학적 에칭 공정 또는 플라즈마 에칭 공정을 용이하게 하기 위하여 노출된 접착제(120) 또는 제1 절연재(130)의 두께는 1㎛ 내지 10㎛인 것이 바람직하다. In this case, in order to facilitate the chemical etching process or the plasma etching process, the thickness of the exposed adhesive 120 or the first insulating material 130 is preferably 1 μm to 10 μm.

종래의 블라인드 비아홀을 형성하기 위한 레이저 가공은 칩, 절연재 또는 동박층 등 원자재의 두께 편차를 고려하지 않은 상태로 일정 깊이를 가공하게 되므로, 칩의 전극이 완벽하게 노출되지 않거나 칩의 표면이 레이저에 장시간 노출되어 칩이 손상되는 문제점이 있었으나, 본 발명의 일 실시예에서는, 회로패턴과 칩(110) 사이의 전기적이 연결을 위한 블라인드 비아홀(180) 가공에 있어서, 화학적 에칭 공정 또는 플라즈마 에칭 공정을 이용하므로, 칩(110)의 손상 없이 칩(110)의 전극(110a)을 완전히 외부로 노출시킬 수 있는 효과를 가져온다. In the conventional laser processing for forming blind via holes, a certain depth is processed without considering thickness variation of a raw material such as a chip, an insulating material, or a copper foil layer, so that the electrode of the chip is not completely exposed or the surface of the chip is exposed to the laser. Although there is a problem in that the chip is damaged due to exposure for a long time, in one embodiment of the present invention, in the processing of the blind via hole 180 for the electrical connection between the circuit pattern and the chip 110, a chemical etching process or a plasma etching process is performed. As a result, the electrode 110a of the chip 110 can be completely exposed to the outside without damaging the chip 110.

다음으로, 도 4i에 도시된 바와 같이, 블라인드 비아홀(180)이 형성된 베이스 기판(160) 상에 도금층(190)을 형성한다.Next, as shown in FIG. 4I, the plating layer 190 is formed on the base substrate 160 on which the blind via hole 180 is formed.

베이스 기판(160) 상에 형성된 관통홀(170) 및 블라인드 비아홀(180)의 내벽 은 제1 및 제2 절연재(130, 140)를 포함하고 있으므로, 전도성을 부여하기 위하여 무전해 도금 및 전해 동도금을 수행하여 도금층(190)을 형성한다. Since the inner wall of the through hole 170 and the blind via hole 180 formed on the base substrate 160 includes the first and second insulating materials 130 and 140, electroless plating and electrolytic copper plating may be performed to provide conductivity. By performing the plating layer 190 is formed.

여기서, 무전해 동도금을 수행한 후 전해 동도금을 수행하는 이유는 전기분해에 의한 전해 동도금을 제1 및 제2 절연재(130, 140) 상에 직접 실시할 수 없기 때문이다. 따라서, 화학동도금인 무전해 동도금을 수행한 후, 전해 동도금을 실시하여 도금층(190)을 형성할 수 있다. 또한, 무전해 동도금만으로는 도금막을 두껍게 하기 어렵고, 물성도 전해 동도금에 미치지 못하여 전해 동도금을 함께 수행하는 것이 바람직하다. Here, the electrolytic copper plating after electroless copper plating is performed because electrolytic copper plating by electrolysis cannot be directly performed on the first and second insulating materials 130 and 140. Therefore, after performing electroless copper plating, which is chemical copper plating, electrolytic copper plating may be performed to form the plating layer 190. In addition, electroless copper plating alone makes it difficult to thicken the plating film, and it is preferable that the electrolytic copper plating is performed together since the physical properties thereof do not reach the electrolytic copper plating.

이처럼, 본 발명의 일 실시예에서는 관통홀(170) 및 블라인드 비아홀(180)에 전도성을 부여하기 위하여, 열에 의해 쉽게 불량이 발생되는 도전성 페이스트를 이용하지 않고 도금층을 이용함으로써, 열을 가해도 신뢰성에 영향을 주지 않는 블라인드 비아홀(180)을 형성할 수 있다. As described above, in one embodiment of the present invention, in order to impart conductivity to the through hole 170 and the blind via hole 180, by using a plating layer without using a conductive paste, which is easily caused by heat, it is reliable even if heat is applied. It is possible to form the blind via hole 180 does not affect the.

마지막으로, 도 4j에 도시된 바와 같이, 도금층(190)이 형성된 제1 동박층(100) 및 제2 동박층(150) 상에 회로패턴(200)을 형성하여 칩 내장형 인쇄회로기판을 완성한다. Finally, as illustrated in FIG. 4J, a circuit pattern 200 is formed on the first copper foil layer 100 and the second copper foil layer 150 on which the plating layer 190 is formed to complete a chip embedded printed circuit board. .

도금층(190)이 형성된 제1 동박층(100) 및 제2 동박층(150) 상에 감광성 물질을 이용한 포토리소그래피 공정 등으로 회로패턴(200)을 형성할 수 있다. 이때, 회로패턴(200)은 관통홀(170)에 의해 서로 전기적으로 연결되고, 블라인드 비아홀(180)에 의해 칩과 전기적으로 연결될 수 있다. The circuit pattern 200 may be formed on the first copper foil layer 100 and the second copper foil layer 150 on which the plating layer 190 is formed by a photolithography process using a photosensitive material. In this case, the circuit patterns 200 may be electrically connected to each other by the through hole 170, and may be electrically connected to the chip by the blind via hole 180.

실시예에 따라, 회로패턴(200) 상에 다수의 회로층 및 다수의 절연층을 추가 로 더 형성할 수 있다. In some embodiments, a plurality of circuit layers and a plurality of insulating layers may be further formed on the circuit pattern 200.

이상에서 기술한 바와 같이, 본 발명은 특정 실시예를 통하여 설명되었으나, 본 발명의 범위가 상기 실시예로 한정되는 것이 아니며 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 발명의 범위는 이하의 특허청구범위의 해석에 의해서만 한정된다. As described above, the present invention has been described through specific embodiments, but the scope of the present invention is not limited to the above embodiments, and various modifications are possible within the scope of the present invention. It is intended that the scope of the invention only be limited by the following claims.

본 발명의 칩 내장형 인쇄회로기판의 제조방법에 따르면, 칩과 회로패턴을 전기적으로 연결한 후 열을 가해도 제품의 신뢰성에 영향을 주지 않을 수 있다. According to the method for manufacturing a chip embedded printed circuit board of the present invention, even if the chip and the circuit pattern are electrically connected, heat may not affect the reliability of the product.

또한, 본 발명의 칩 내장형 인쇄회로기판의 제조방법에 따르면, 칩과 회로패턴을 전기적으로 연결하는 블라인드 비아홀 형성시, 칩의 전극에 손상을 주지 않으면서 칩의 전극을 노출시킬 수 있다. In addition, according to the method of manufacturing a chip embedded printed circuit board of the present invention, when forming a blind via hole electrically connecting a chip and a circuit pattern, the electrode of the chip may be exposed without damaging the electrode of the chip.

Claims (9)

(A) 양면에 제1 및 제2 동박층이 적층된 절연재 내에 제1 동박층과 적어도 일부는 접착제로 연결된 칩을 내장한 베이스 기판을 제공하는 단계;(A) providing a base substrate having a chip embedded with a first copper foil layer and at least a portion of the first copper foil layer in an insulating material in which the first and second copper foil layers are laminated on both surfaces; (B) 상기 제1 동박층에서 상기 칩의 전극과 대응하는 영역을 제거하는 단계;(B) removing a region of the first copper foil layer corresponding to the electrode of the chip; (C) 상기 칩의 전극이 노출되도록 블라인드 비아홀을 형성하는 단계; 및(C) forming blind via holes to expose the electrodes of the chip; And (D) 상기 블라인드 비아홀에 의해 칩과 전기적으로 연결되는 회로패턴을 상기 제1 및 제2 동박층 상에 형성하는 단계;(D) forming circuit patterns on the first and second copper foil layers electrically connected to the chips by the blind via holes; 를 포함하고, 상기 블라인드 비아홀은 에칭 공정에 의해 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.The method of claim 1, wherein the blind via hole is formed by an etching process. 제1항에 있어서, 상기 (D) 단계는The method of claim 1, wherein step (D) (D-1) 상기 블라인드 비아홀이 형성된 베이스 기판 상에 도금층을 형성하는 단계; 및 (D-1) forming a plating layer on the base substrate on which the blind via hole is formed; And (D-2) 상기 도금층이 형성된 제1 및 제2 동박층 상에 상기 칩과 전기적으로 연결되는 회로패턴을 형성하는 단계; (D-2) forming a circuit pattern electrically connected to the chip on the first and second copper foil layers having the plating layer formed thereon; 를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.Method of manufacturing a chip embedded printed circuit board comprising a. 제2항에 있어서, 상기 도금층은 무전해 동도금 및 전해 동도금을 수행하여 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.The method of claim 2, wherein the plating layer is formed by performing electroless copper plating and electrolytic copper plating. 제1항에 있어서, 상기 (A) 단계는The method of claim 1, wherein step (A) (A-1) 제1 동박층 상에 접착제를 이용하여 칩을 실장하는 단계;(A-1) mounting a chip on the first copper foil layer using an adhesive; (A-2) 상기 칩에 대응하는 크기의 윈도우가 형성된 제1 절연재를 제공하는 단계; (A-2) providing a first insulating material having a window having a size corresponding to the chip; (A-3) 제2 동박층이 일면에 형성된 제2 절연재를 제공하는 단계; 및(A-3) providing a second insulating material having a second copper foil layer formed on one surface thereof; And (A-4) 상기 칩이 실장된 제1 동박층 상에 상기 제1 절연재, 상기 제2 절연재 및 제2 동박층을 순서대로 적층하여 상기 칩을 내장하는 단계;(A-4) stacking the first insulating material, the second insulating material and the second copper foil layer in order on the first copper foil layer on which the chip is mounted to embed the chip; 를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.Method of manufacturing a chip embedded printed circuit board comprising a. 제1항에 있어서, 상기 절연재는 반경화 상태의 프리프레그인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.The method of claim 1, wherein the insulating material is a prepreg in a semi-cured state. 제1항에 있어서, 상기 접착제는 비전도성 물질인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.The method of claim 1, wherein the adhesive is a non-conductive material. 제1항에 있어서, 상기 에칭 공정은 화학적 에칭 공정 또는 플라즈마 에칭 공정인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.The method of claim 1, wherein the etching process is a chemical etching process or a plasma etching process. 제1항에 있어서, 상기 (B) 단계 이전 또는 이후에,The method of claim 1, wherein before or after the step (B), (E) 상기 제1 동박층 및 제2 동박층을 관통하는 관통홀을 형성하는 단계;(E) forming a through hole penetrating the first copper foil layer and the second copper foil layer; 를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.Manufacturing method of a chip embedded printed circuit board further comprising. 제1항에 있어서, 상기 (D) 단계 이후에,According to claim 1, After the step (D), (F) 상기 회로패턴 상에 회로층 및 절연층을 더 형성하는 단계;(F) further forming a circuit layer and an insulating layer on the circuit pattern; 를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.Manufacturing method of a chip embedded printed circuit board further comprising.
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