KR100719683B1 - Preparing method of thin film transistor - Google Patents

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양태훈
서진욱
이기용
김창수
함윤식
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Abstract

본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 기판을 제공하는 제 1 단계; 상기 기판에 일면 및 타면에 비정질 실리콘층을 형성하는 제 2 단계; 상기 일면의 비정질 실리콘층을 결정화하는 제 3 단계; 상기 결정화된 실리콘층 상에 레지스트층을 도포하는 제 4 단계; 상기 기판을 상기 레지스트층을 마스크로 하여 습식에칭하여, 상기 일면의 결정화된 실리콘층을 패터닝하고, 상기 타면의 비정질 실리콘층을 제거하는 제 5 단계; 및 상기 레지스트층을 제거하여 활성층을 형성하는 제 6 단계를 포함하는 것을 특징으로 한다. The present invention relates to a method of manufacturing a thin film transistor, the first step of providing a substrate; A second step of forming an amorphous silicon layer on one side and the other side of the substrate; A third step of crystallizing the amorphous silicon layer on one surface; A fourth step of applying a resist layer on the crystallized silicon layer; A fifth step of wet etching the substrate using the resist layer as a mask to pattern the crystallized silicon layer on one surface and to remove the amorphous silicon layer on the other surface; And removing the resist layer to form an active layer.

박막트랜지스터, 결정화, SGS, 습식에칭 Thin Film Transistor, Crystallization, SGS, Wet Etching

Description

박막트랜지스터의 제조방법{Preparing method of thin film transistor}Manufacturing method of thin film transistor {Preparing method of thin film transistor}

도 1은 종래기술에 따른 박막트랜지스터의 단면도.1 is a cross-sectional view of a thin film transistor according to the prior art.

도 2는 본 발명의 일실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도.Figure 2 is a process diagram showing a method of manufacturing a thin film transistor according to an embodiment of the present invention.

도 3a 내지 도 3g는 본 발명의 일실시예에 따른 박막트랜지스터의 제조공정을 순차적으로 설명하는 단면도.3A to 3G are cross-sectional views sequentially illustrating a manufacturing process of a thin film transistor according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호><Symbols of main parts of drawing>

10 : 기판 10' : 버퍼층 10: substrate 10 ': buffer layer

20 : 활성층 21 : 캡핑층 20: active layer 21: capping layer

22 : 금속혼합층 30 : 비정질 실리콘층 22 metal mixed layer 30 amorphous silicon layer

40 : 레지스트층 50 : 게이트 절연층 40: resist layer 50: gate insulating layer

60 : 게이트전극 70 : 층간절연층 60 gate electrode 70 interlayer insulating layer

80 : 소스/드레인 전극80: source / drain electrodes

본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 불필요한 폴리실리콘층을 효율적으로 제거하는 디스플레이 장치에 사용되는 박막트랜지스터의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor used in a display device for efficiently removing unnecessary polysilicon layers.

종래에 사용된 디스플레이 장치의 탑게이트형 박막트랜지스터의 제조방법을 도 1 을 참조하면서 간단히 설명하면, 유리 또는 플라스틱등의 절연기판(2)상에 버퍼층(1')을 형성하고, 버퍼층(1')상에 비정질 실리콘층을 형성한다.A method of manufacturing a top-gate thin film transistor of a display device used in the related art will be briefly described with reference to FIG. 1. A buffer layer 1 'is formed on an insulating substrate 2 such as glass or plastic, and the buffer layer 1' To form an amorphous silicon layer.

다음으로, 비정질 실리콘층을 결정화한 후 패터닝하여 다결정 실리콘층으로 구성된 활성층(2)을 형성하고, 활성층 상에 게이트절연막(3)을 형성하고, 상기 활성층(2)에 대향하는 영역에 게이트전극(4)을 형성하며, 게이트 전극상에 층간절연막(5)을 형성한다. Next, the amorphous silicon layer is crystallized and then patterned to form an active layer 2 composed of a polycrystalline silicon layer, a gate insulating film 3 is formed on the active layer, and a gate electrode (3) is formed in an area facing the active layer 2. 4) and an interlayer insulating film 5 is formed on the gate electrode.

다음으로, 층간절연막(5) 및 게이트 절연막(3)을 관통하면서 형성되고 활성층(2)을 외부로 개방시키는 콘택홀을 형성하고, 상기 콘택홀에 소스/드레인 전극(6)을 형성하여 탑게이트형 박막트랜지스터를 제조한다.Next, a contact hole formed through the interlayer insulating film 5 and the gate insulating film 3 and opening the active layer 2 to the outside is formed, and a source / drain electrode 6 is formed in the contact hole to form a top gate. A thin film transistor is manufactured.

이 때, 비정질 실리콘을 기판상에 증착하는 방법은 화학적 기상증착법( Chemical Vapor Deposition; 바람직하게는 LPCVD) 또는 물리적 기상증착법(Physical Vapor Depositiion)등이 이용되는데, 증착장치로는 여러장의 기판을 동시에 증착하는 배치식 또는 낱장으로 증착되는 매엽식이 있다. In this case, a method of depositing amorphous silicon on a substrate is used by chemical vapor deposition (preferably LPCVD) or physical vapor deposition (Physical Vapor Depositiion), etc., as a vapor deposition apparatus to deposit a plurality of substrates at the same time There is a single-layer or single-sheet deposited.

배치식은 증착시 여러장의 기판이 장입되기 때문에 기판 사이에 반응기체들이 효율적으로 증착되지 못하여 균일도가 떨어지는 문제점이 있다. 그러나, LPCVD공정으로 증착할 경우에는 0.1 내지 50Torr의 낮은 압력하에서 CVD공정이 진행되므 로, 반응기체들의 평균자유행정이 길어 배치식인 경우에도 웨이퍼들 사이에 반응기체들이 잘 침투하여 균일도가 유지되므로, 균일도면에서는 매엽식보다 떨어지지만 실제 반도체 공정에서 많이 사용되고 있다.In the batch type, since several substrates are charged during deposition, the reactants are not efficiently deposited between the substrates, which causes a problem of inferior uniformity. However, since the CVD process is carried out under a low pressure of 0.1 to 50 Torr in the case of deposition by LPCVD process, even if the average free flow of the reactants is long, even in the batch type, the reactants penetrate well between wafers and maintain uniformity. Although it is lower than single sheet in terms of uniformity, it is frequently used in semiconductor processing.

배치식 장치를 이용하는 경우, 기판의 양면에 비정질 실리콘이 증착되므로 후속공정에서 박막트랜지스터를 형성하는 면의 반대면에 형성되는 비정질 실리콘을 제거하여야 하는 공정이 추가되어야 하는데, 통상 기판을 뒤집어서 비정질 실리콘을 건식에칭하는 공정이 채택되고 있다. In the case of the batch type device, since amorphous silicon is deposited on both sides of the substrate, an additional step of removing the amorphous silicon formed on the opposite side of the surface forming the thin film transistor in a subsequent process is required. Dry etching process is adopted.

그러나, 이 경우 별도의 에칭공정이 추가되고, 기판을 회전하는 과정에서 박막트랜지스터가 형성될 면이 손상될 우려가 있어 이에 대한 개선이 요구된다. However, in this case, an additional etching process is added, and there is a fear that the surface on which the thin film transistor is to be formed is damaged in the process of rotating the substrate.

본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 배치식 장치에서 양면에 형성되는 실리콘층 중 일면의 실리콘층을 별도의 추가공정없이 효율적으로 제거하는 박막트랜지스터의 제조방법을 제공하는 데 있다. The present invention has been made to solve the above problems, an object of the present invention is to provide a method of manufacturing a thin film transistor to efficiently remove the silicon layer on one side of the silicon layer formed on both sides in a batch type device without any additional process. To provide.

본 발명에 따른 박막트랜지스터의 제조방법은 기판을 제공하는 제 1 단계; 상기 기판에 일면 및 타면에 비정질 실리콘층을 형성하는 제 2 단계; 상기 일면의 비정질 실리콘층을 결정화하는 제 3 단계; 상기 결정화된 실리콘층 상에 레지스트층을 도포하는 제 4 단계; 상기 기판을 상기 레지스트층을 마스크로 하여 습식에칭하여, 상기 일면의 결정화된 실리콘층을 패터닝하고, 상기 타면의 비정질 실리콘층을 제거하는 제 5 단계; 및 상기 레지스트층을 제거하여 활성층을 형성하는 제 6 단계를 포함하는 것을 특징으로 한다. A method of manufacturing a thin film transistor according to the present invention includes a first step of providing a substrate; A second step of forming an amorphous silicon layer on one side and the other side of the substrate; A third step of crystallizing the amorphous silicon layer on one surface; A fourth step of applying a resist layer on the crystallized silicon layer; A fifth step of wet etching the substrate using the resist layer as a mask to pattern the crystallized silicon layer on one surface and to remove the amorphous silicon layer on the other surface; And removing the resist layer to form an active layer.

이하에서는 도면을 참조하면서 본 발명을 실시예를 통해 보다 상세히 설명한다. 도 2는 본 발명의 일실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도이고, 도 3a 내지 도 3f는 본 발명의 일실시예에 따른 박막트랜지스터의 제조공정을 순차적으로 설명하는 단면도이다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. 2 is a process diagram illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention, Figures 3a to 3f is a cross-sectional view sequentially illustrating a manufacturing process of a thin film transistor according to an embodiment of the present invention.

이에 따르면, 박막트랜지스터의 제조공정은 기판제공단계(ST100), 비정질실리콘층 증착단계(ST200), 비정질 실리콘 결정화단계(ST300), 레지스트층 도포단계(ST400), 습식에칭단계(ST500), 레지스트층 제거단계(ST600)를 포함한다.According to this, the manufacturing process of the thin film transistor is a substrate providing step (ST100), amorphous silicon layer deposition step (ST200), amorphous silicon crystallization step (ST300), resist layer coating step (ST400), wet etching step (ST500), resist layer The removal step ST600 is included.

기판제공단계(ST100)는 유리 또는 플라스틱과 같은 절연기판(10)을 제공하는 단계로서, 본 단계에서는 기판은 가스 또는 수분의 침투를 막기 위한 버퍼층(10')이 형성된 상태 또는 버퍼층이 형성되지 않은 상태를 포함한다.(도 3a) Substrate provision step (ST100) is to provide an insulating substrate 10, such as glass or plastic, in this step, the substrate is a state in which the buffer layer (10 ') or a buffer layer is not formed to prevent the penetration of gas or moisture State (FIG. 3A).

비정질실리콘층 증착단계(ST200)는 기판(10)의 양면 즉, 제 1 면과 제 2 면 모두에 비정질 실리콘이 증착되는 단계이다. 비정질 실리콘을 증착할 경우 크게 화학적 기상증착법(CVD) 또는 물리적 기상증착법(PVD)이 사용될 수 있으며, 주로 배치식 증착장치로 비정질 실리콘을 증착할 경우 양면에 비정질실리콘이 비의도적으로 증착될 것이다.(도 3b) In the amorphous silicon layer deposition step (ST200), amorphous silicon is deposited on both surfaces of the substrate 10, that is, both the first and second surfaces thereof. Chemical vapor deposition (CVD) or physical vapor deposition (PVD) may be used for the deposition of amorphous silicon, and amorphous silicon will be unintentionally deposited on both sides when mainly depositing amorphous silicon with a batch deposition apparatus. 3b)

비정질 실리콘 결정화단계(ST300)는 박막트랜지스터가 형성될 면의 비정질실리콘층을 결정화하는 단계로서, 결정화방법으로는 고상결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Eximer Laser Crystallization), 금속유도결정화법(Metal Induced Crystallization), 및 금속유도 측면결정화법(Metal Induced Lateral Crystallization), SGS(Super Grain Silicon)법등이 있다.The amorphous silicon crystallization step (ST300) is a step of crystallizing the amorphous silicon layer of the surface on which the thin film transistor is to be formed. The crystallization methods include solid phase crystallization, excimer laser crystallization, and metal induction crystallization. Metal Induced Crystallization, Metal Induced Lateral Crystallization, and Super Grain Silicon (SGS).

상기 방법 중 고상결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저법은 엑시머 레이저를 실리콘 층에 조사하여 매우 단시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이다. Among the above methods, the solid phase crystallization method is a method of annealing an amorphous silicon layer for several hours to several tens of hours at a temperature of about 700 ° C. or less, which is a deformation temperature of glass, which is a material for forming a substrate of a display device using a thin film transistor. The laser method is a method in which an excimer laser is irradiated to a silicon layer and crystallized by heating to a locally high temperature for a very short time.

또한, 금속유도결정화법은 니켈, 팔라듐, 금, 알루미늄등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속이 비정질 실리콘을 폴리실리콘으로 상변화 유도하는 현상을 이용한 방법이고, 금속유도 측면결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 현상을 이용한 방법이다. In addition, the metal induction crystallization method is a method using a phenomenon in which the metal induces a phase change of amorphous silicon into polysilicon by contacting or injecting a metal such as nickel, palladium, gold, aluminum, and the like with an amorphous silicon layer. The chemical method is a method using a phenomenon in which the silicide generated by the reaction of metal and silicon is continuously propagated to the side to induce the crystallization of silicon.

슈퍼 그레인 실리콘(SGS) 결정화법은 비정질 실리콘층 상에 금속 촉매의 확산 또는 침투를 조절하는 캡핑층과 금속혼합층을 형성한 후, 열처리하여, 상기 비정질 실리콘층을 결정립이 큰 다결정 실리콘층으로 형성하는 방법으로 본 발명에 적용되는 가장 바람직한 결정화법으로, 결정도가 높아서 후술할 습식에칭시 제 2 면의 실리콘 제거시 유리하기 때문이다.In the super grain silicon (SGS) crystallization method, a capping layer and a metal mixed layer for controlling diffusion or penetration of a metal catalyst are formed on an amorphous silicon layer, and then heat-treated to form the amorphous silicon layer as a polycrystalline silicon layer having large crystal grains. The most preferable crystallization method applied to the present invention by the method is that the crystallinity is high, which is advantageous when removing the silicon of the second side during wet etching described later.

일 실시예로써, SGS 결정화법으로 결정화하는 것을 도 3c를 참조하면서 보다 상세히 설명한다. 먼저, 비정질 실리콘상에 캡핑층(21)을 형성하는데, 캡핑층(21)은 산화막, 유기막 및 질화막에 의해 플라즈마 강화 화학 기상증착법을 이용하여 형성될 수 있다. 캡핑층(21)은 금속혼합층(22)의 금속을 비정질 실리콘층의 계면으 로 확산 또는 침투시킬 때, 선택적으로 확산 또는 침투를 일으키는 역할을 한다. As an example, crystallization by the SGS crystallization method will be described in more detail with reference to FIG. 3C. First, a capping layer 21 is formed on amorphous silicon. The capping layer 21 may be formed by an oxide film, an organic film, and a nitride film using a plasma enhanced chemical vapor deposition method. When the capping layer 21 diffuses or penetrates the metal of the metal mixture layer 22 into the interface of the amorphous silicon layer, the capping layer 21 selectively causes diffusion or penetration.

금속혼합층(22)은 캡핑층(21) 상에 형성되는데, Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt와 같은 금속촉매로 이루어지며, 상기 촉매들은 소정의 비율로 혼합되어 포함될 수 있다. The metal mixed layer 22 is formed on the capping layer 21, and may be a metal such as Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd or Pt. It consists of a catalyst, the catalysts may be included mixed in a predetermined ratio.

금속혼합층(22)을 형성한 후, 열처리가 수행되는데 이로써 금속혼합층(22)의 결정화 유도물질 및 촉매물질이 캡핑층(21)과 비정질 실리콘층(20)의 계면으로 이동하여 결정화시드를 형성하고, 상기 시드에 의해 비정질 실리콘층이 결정립계를 갖는 다결정 실리콘으로 결정화된다. 결정화가 완료되면, 금속혼합층(22) 및 갭핑층(21)은 제거된다. After the metal mixed layer 22 is formed, heat treatment is performed, whereby the crystallization inducing material and the catalyst material of the metal mixed layer 22 move to the interface between the capping layer 21 and the amorphous silicon layer 20 to form a crystallized seed. By the seed, the amorphous silicon layer is crystallized into polycrystalline silicon having a grain boundary. When crystallization is completed, the metal mixed layer 22 and the gapping layer 21 are removed.

한편, 상기 결정화 단계에서는 전술한 바와 같이 양면의 실리콘층 중 박막트랜지스터가 형성될 면의 실리콘만 결정화되므로, 양 실리콘의 결정화도는 서로 다르게 된다.On the other hand, in the crystallization step, as described above, since only the silicon of the surface on which the thin film transistor is to be formed of the silicon layers on both sides is crystallized, the crystallinity of both silicon is different.

레지스트층 도포단계(ST600)는, 결정화된 폴리실리콘층(20)상에 박막트랜지스터의 활성층으로 될 영역에 레지스트층(40)를 도포하는 단계이다. 레지스트층은 후속될 에칭에서 활성층을 보호하는 마스크역할을 하게 된다.(도 3d)In the resist layer coating step ST600, the resist layer 40 is applied to a region to be an active layer of the thin film transistor on the crystallized polysilicon layer 20. The resist layer serves as a mask to protect the active layer from subsequent etching (Figure 3D).

습식에칭단계는 레지스트층(40)을 마스크로 하여, 마스크된 이외의 폴리실리콘층(20)을 에칭하여 패터닝하는 동시에, 제 2 면에 형성된 불필요한 비정질 실리콘층(30)을 제거하는 단계이다. 즉, 습식에칭은 에천트(etchant)에 기판을 디핑(dipping)하여 이루어지거나, 에천트(etchant)를 기판 양면에서 스프레이하면서 이루어질 수 있으므로, 양면의 실리콘층(20, 30)을 동시에 에칭할 수 있다. 이 때, 사용되는 에천트는, 예컨데, HNO3, AgNO3, NH4F, H2O의 혼합물일 수 있으나 이에 제한되지 않는다.In the wet etching step, the polysilicon layer 20 other than the mask is etched and patterned using the resist layer 40 as a mask, and the unnecessary amorphous silicon layer 30 formed on the second surface is removed. That is, wet etching may be performed by dipping the substrate into an etchant, or spraying the etchant from both sides of the substrate, thereby simultaneously etching both silicon layers 20 and 30. have. At this time, the etchant used may be, for example, a mixture of HNO 3 , AgNO 3 , NH 4 F, H 2 O, but is not limited thereto.

이 경우, 제 1 면의 폴리실리콘층(20)의 결정화도는 제 2 면의 비정질 실리콘(30)의 결정화도보다 크므로, 제 2 면의 결정화 실리콘(30)의 에치레이트(etch rate)이 크게 된다. 따라서, 제 1 면의 폴리실리콘층(20)을 패터닝하는 동안 제 2 면의 결정화 실리콘이 잔사없이 완벽히 제거된다.(도 3e)In this case, since the crystallinity of the polysilicon layer 20 on the first side is greater than the crystallinity of the amorphous silicon 30 on the second side, the etch rate of the crystallized silicon 30 on the second side becomes large. . Thus, during patterning of the polysilicon layer 20 of the first side, the crystalline silicon of the second side is completely removed without residue (FIG. 3E).

한편, 습식에칭 단계 전에는 폴리실리콘층(20) 상에 습식에칭이 보다 균일하게 이루어 지도록 하기 위하여, 표면에 EUV(Extreme ultra violet)을 조사하는 것이 바람직하다. On the other hand, before the wet etching step, in order to make the wet etching more uniformly on the polysilicon layer 20, it is preferable to irradiate the extreme ultra violet (EUV) on the surface.

레지스트층 제거단계(ST600)는 패터닝된 폴리실리콘 상에 남아 있는 레지스트층(40)를 제거하는 단계로서, 레지스트층(40)이 제거되면 활성층의 형성이 완료된다. (도 3f)The resist layer removing step ST600 is to remove the resist layer 40 remaining on the patterned polysilicon. When the resist layer 40 is removed, the formation of the active layer is completed. (Figure 3f)

이후, 박막트랜지스터를 형성하기 위해서는 활성층(20) 상에 게이트 절연막(50)을 형성하고, 게이트 절연막(50)상에 게이트 전극(60)을 형성하며, 게이트 전극상(60)에 층간절연막(70)을 형성한다. 또한, 층간절연막(70) 및 게이트 전극(60)을 식각하여 활성층을 노출시키는 콘택홀을 형성하고, 콘택홀에 소스/드레인 전극(80)을 형성함으로써, 박막트랜지스터가 완성된다.(도 3g)Subsequently, in order to form a thin film transistor, a gate insulating film 50 is formed on the active layer 20, a gate electrode 60 is formed on the gate insulating film 50, and an interlayer insulating film 70 is formed on the gate electrode 60. ). Further, the thin film transistor is completed by forming a contact hole for etching the interlayer insulating film 70 and the gate electrode 60 to expose the active layer, and forming a source / drain electrode 80 in the contact hole. (FIG. 3G).

본 발명은 상기 실시예들을 기준으로 주로 설명되어졌으나, 발명의 요지와 범위를 벗어나지 않고 많은 다른 가능한 수정과 변형이 이루어질 수 있다. 예컨데, 결정화방법의 변경, 레지스트층의 재료 및 도포방법의 변경 등은 다양하게 변형할 수 있을 것이다.Although the present invention has been described primarily with reference to the above embodiments, many other possible modifications and variations can be made without departing from the spirit and scope of the invention. For example, the change of the crystallization method, the material of the resist layer and the coating method may be variously modified.

본 발명에 따른 박막트랜지스터의 제조방법은 한 번의 습식에칭으로 결정화된 실리콘층을 패터닝하는 동시에 불필요한 비정질 실리콘을 제거하는 효과가 있다.The method of manufacturing the thin film transistor according to the present invention has the effect of removing unnecessary amorphous silicon while patterning the silicon layer crystallized by one wet etching.

전술한 발명에 대한 권리범위는 이하의 청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다. The scope of the above-described invention is defined in the following claims, and is not bound by the description in the text of the specification, all modifications and variations belonging to the equivalent scope of the claims will fall within the scope of the present invention.

Claims (8)

기판을 제공하는 제 1 단계;Providing a substrate; 상기 기판에 일면 및 타면에 비정질 실리콘층을 형성하는 제 2 단계;A second step of forming an amorphous silicon layer on one side and the other side of the substrate; 상기 일면의 비정질 실리콘층을 결정화하는 제 3 단계;A third step of crystallizing the amorphous silicon layer on one surface; 상기 결정화된 실리콘층 상에 레지스트층을 도포하는 제 4 단계;A fourth step of applying a resist layer on the crystallized silicon layer; 상기 기판을 상기 레지스트층을 마스크로 하여 습식에칭하여, 상기 일면의 결정화된 실리콘층을 패터닝하고, 상기 타면의 비정질 실리콘층을 제거하는 제 5 단계; 및A fifth step of wet etching the substrate using the resist layer as a mask to pattern the crystallized silicon layer on one surface and to remove the amorphous silicon layer on the other surface; And 상기 레지스트층을 제거하여 활성층을 형성하는 제 6 단계를 포함하는 박막트랜지스터의 제조방법.And a sixth step of forming the active layer by removing the resist layer. 제 1 항에 있어서,The method of claim 1, 상기 활성층 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the active layer; 상기 게이트 절연막 상에 게이트전극을 형성하는 단계;Forming a gate electrode on the gate insulating film; 상기 게이트전극 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the gate electrode; 상기 층간절연막 및 상기 게이트전극을 식각하여 상기 활성층을 개방하는 콘택홀을 형성하는 단계; 및Etching the interlayer insulating layer and the gate electrode to form a contact hole for opening the active layer; And 상기 콘택홀에 소스/드레인 전극을 형성하는 단계를 더 포함하는 박막트랜지스터의 제조방법.And forming a source / drain electrode in the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 제 2 단계에서 상기 비정질 폴리실리콘층은 배치(batch)형 증착장치로 증착되는 것을 특징으로 하는 박막트랜지스터의 제조방법.In the second step, the amorphous polysilicon layer is a thin film transistor manufacturing method, characterized in that deposited by a batch deposition apparatus. 제 1 항에 있어서,The method of claim 1, 상기 제 3 단계에서 상기 결정화는 SPC, MIC, MILC, 및 SGS법으로 구성되는 군에서 선택되는 하나의 결정화방법으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.In the third step, the crystallization is a method of manufacturing a thin film transistor, characterized in that consisting of one crystallization method selected from the group consisting of SPC, MIC, MILC, and SGS method. 제 4 항에 있어서, 상기 SGS법에 따른 결정화는, The method according to claim 4, wherein the crystallization according to the SGS method, 상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;Forming a capping layer on the amorphous silicon layer; 상기 캡핑층 상에 금속혼합층을 형성하는 단계; 및Forming a metal mixture layer on the capping layer; And 상기 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.The method of manufacturing a thin film transistor comprising the step of heat-treating the substrate. 제 1 항에 있어서,The method of claim 1, 상기 제 5 단계에서 습식에칭은 에천트(etchant)에 디핑(dipping)하여 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.The wet etching in the fifth step is a method of manufacturing a thin film transistor, characterized in that the dipping (dipping) to the etchant (etchant). 제 1 항에 있어서,The method of claim 1, 상기 제 5 단계에서 습식에칭은 에천트(etchant)를 기판 양면에서 스프레이하면서 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.The wet etching in the fifth step is a method of manufacturing a thin film transistor, characterized in that made by spraying the etchant (etchant) on both sides of the substrate. 제 1 항에 있어서,The method of claim 1, 상기 제 5 단계의 습식에칭 전에 EUV(Extreme Ultra violet)를 조사하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.The method of claim 5, further comprising irradiating EUV (Extreme Ultra violet) before the wet etching of the fifth step.
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