KR100611658B1 - Method for fabricating Thin Film Transitor - Google Patents
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Abstract
박막트랜지스터의 제조 방법을 제공한다. 상기 방법은 절연 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 제 1 캡핑층을 형성하고 패터닝하는 단계, 상기 제 1 캡핑층 패턴 상에 제 2 캡핑층을 형성하는 단계, 상기 제 2 캡핑층 상에 금속 촉매층을 형성하는 단계, 상기 금속 촉매를 확산시키는 단계 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함한다. 결정화 금속 촉매의 균일한 저농도 확산 제어로 금속 촉매로 부터 형성되는 시드(seed)의 위치를 조절하여 결정이 성장하는 위치와 결정립의 크기를 조절함으로써 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그의 제조 방법을 제공하는 이점이 있다. Provided is a method of manufacturing a thin film transistor. The method includes forming an amorphous silicon layer on an insulating substrate, forming and patterning a first capping layer on the amorphous silicon layer, forming a second capping layer on the first capping layer pattern, the Forming a metal catalyst layer on a second capping layer, diffusing the metal catalyst, and crystallizing the amorphous silicon layer to form a polycrystalline silicon layer. A thin film that can improve device characteristics and obtain uniform values by controlling the position of crystals and the size of grains by controlling the position of seeds formed from the metal catalyst with uniform low concentration diffusion control of the crystallized metal catalyst. There is an advantage to providing a transistor and a method of manufacturing the same.
시드(seed), 캡핑층Seed, capping layer
Description
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.1A to 1E are flowcharts illustrating a method of manufacturing a thin film transistor according to a first embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
10 : 절연 기판 11 : 비정질 실리콘층10: insulating substrate 11: amorphous silicon layer
12 : 제 1 캡핑층 패턴 13 : 제 2 캡핑층12: first capping layer pattern 13: second capping layer
14 : 금속 촉매 21 : 시드(seed)14
31 : 다결정 실리콘층 41 : 반도체층 패턴 31
42 : 소오스 영역 43 : 드레인 영역 42: source region 43: drain region
44 : 채널층 45 : 게이트 절연막 44
46 : 게이트 전극 46: gate electrode
본 발명은 박막트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 비정질 실리콘층 상부에 제 1 캡핑층 패턴, 제 2 캡핑층 및 금속 촉매층을 형성하여 결정화하는 것을 포함하는 박막트랜지스터의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor comprising forming a first capping layer pattern, a second capping layer and a metal catalyst layer on an amorphous silicon layer. .
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다. In general, the polycrystalline silicon layer is widely used as a semiconductor layer for thin film transistors because of its advantages in that it can be applied to high field effect mobility, high speed operation circuits, and CMOS circuits. Thin film transistors using such polycrystalline silicon layers are mainly used in active elements of active matrix liquid crystal display (AMLCD) and switching elements and driving elements of organic electroluminescent element (OLED).
이때, 박막트랜지스터에 사용하는 다결정 실리콘층의 제작은 직접 증착법, 고온 열처리를 이용한 기술 또는 레이저 열처리 방법 등을 이용한다. 레이저 열처리 방법은 저온 공정이 가능하고 높은 전계효과 이동도를 구현할 수 있지만, 고가의 레이저 장비가 필요하므로 대체 기술이 많이 연구되고 있다.In this case, the polycrystalline silicon layer used for the thin film transistor may be fabricated using a direct deposition method, a technique using high temperature heat treatment, or a laser heat treatment method. Although the laser heat treatment method is capable of low temperature processing and can implement high field effect mobility, a lot of alternative technologies have been studied because expensive laser equipment is required.
현재, 금속을 이용하여 비정질 실리콘을 결정화 하는 방법은 고상결정화(SPC, Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속을 이용한 상기 방법의 경우에도 금속 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다. Currently, the method of crystallizing amorphous silicon using a metal has been studied a lot because it has the advantage that can be crystallized in a short time at a lower temperature than the solid phase crystallization (SPC, Solid Phase Crystallization). Crystallization using metal is divided into Metal Induced Crystallization (MIC) and Metal Induced Lateral Crystallization (MILC). However, even in the method using a metal, there is a problem in that device characteristics of the thin film transistor are degraded due to metal contamination.
한편, 금속양을 줄이고 양질의 다결정 실리콘층을 형성시키기 위해서, 이온 주입기를 통해서 금속의 이온 농도를 조절하여 고온처리, 급속열처리 또는 레이저 조사로 양질의 다결정 실리콘층을 형성시키는 기술과 금속 유도 결정화 방법으로 다결정 실리콘층의 표면을 평탄하게 하기 위해 점성이 있는 유기막과 액상의 금속을 혼합하여 스핀 코팅 방법으로 박막을 증착한 다음 열처리 공정으로 결정화하는 방법이 개발되어 있다. 그러나, 상기 결정화 방법의 경우에도 다결정 실리콘층에서 가장 중요시 되는 그레인 크기의 대형화 및 균일도 측면에서 문제가 있다.On the other hand, in order to reduce the amount of metal and to form a high quality polycrystalline silicon layer, a technique of forming a high quality polycrystalline silicon layer by high temperature treatment, rapid heat treatment or laser irradiation by adjusting the ion concentration of the metal through an ion implanter and a metal induced crystallization method In order to flatten the surface of the polycrystalline silicon layer, a method of mixing a viscous organic film and a liquid metal, depositing a thin film by spin coating, and then crystallizing the same by a heat treatment process has been developed. However, even in the crystallization method, there is a problem in terms of size and uniformity of grain size which are most important in the polycrystalline silicon layer.
상기 문제를 해결하기 위하여 덮개층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(한국 공개 특허 번호 2003-0060403)이 개발되었다. 상기 방법은, 기판 상에 금속 촉매층을 증착하고 그 위에 캡핑층을 형성시킨 다음, 상기 캡핑층 상에 비정질 실리콘층을 형성하여 열처리 혹은 레이저를 이용해서 금속 촉매를 캡핑층을 통해서 비정질 실리콘층으로 확산시켜 시드를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요이상의 금속 오염을 막을 수 있다는 장점이 있다. 그러나, 상기 방법의 경우에도 결정화 촉매의 균일한 저농도 제어가 어렵고 결정화 위치 및 결정립의 크기를 제어하기 어렵다는 문제점이 여전히 남아있다. In order to solve the above problem, a method of manufacturing a polycrystalline silicon layer by a crystallization method using a cover layer (Korean Publication No. 2003-0060403) has been developed. The method comprises depositing a metal catalyst layer on a substrate and forming a capping layer thereon, then forming an amorphous silicon layer on the capping layer to diffuse the metal catalyst through the capping layer to the amorphous silicon layer using heat treatment or laser. After forming a seed, a polycrystalline silicon layer is obtained using the same. This method has the advantage of preventing metal contamination more than necessary because the metal catalyst diffuses through the cover layer. However, even in the above method, there remains a problem that uniform low concentration control of the crystallization catalyst is difficult and control of the crystallization position and grain size is difficult.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 결정화 촉매의 균일한 저농도 확산 제어로 촉매로 부터 형성되는 시드(seed)의 위치를 조절하여 결정이 성장하는 위치와 결정립의 크기를 조절함 으로써 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
The technical problem to be achieved by the present invention is to solve the above-described problems of the prior art, by controlling the position of the seed (seed) formed from the catalyst by uniform low concentration diffusion control of the crystallization catalyst and the position of crystal growth It is an object of the present invention to provide a method of manufacturing a thin film transistor which can improve device characteristics and obtain uniform values by controlling the size of.
상기 기술적 과제들을 이루기 위하여 본 발명은 박막트랜지스터의 제조 방법을 제공한다. 상기 방법은 절연 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 제 1 캡핑층을 형성하고 패터닝하는 단계, 상기 제 1 캡핑층 패턴 상에 제 2 캡핑층을 형성하는 단계, 상기 제 2 캡핑층 상에 금속 촉매층을 형성하는 단계, 상기 금속 촉매층의 금속 촉매를 확산시키는 단계 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함한다. In order to achieve the above technical problem, the present invention provides a method of manufacturing a thin film transistor. The method includes forming an amorphous silicon layer on an insulating substrate, forming and patterning a first capping layer on the amorphous silicon layer, forming a second capping layer on the first capping layer pattern, the Forming a metal catalyst layer on the second capping layer, diffusing the metal catalyst of the metal catalyst layer, and crystallizing the amorphous silicon layer to form a polycrystalline silicon layer.
상기 절연 기판은 유리로 이루어진 것일 수 있다.The insulating substrate may be made of glass.
상기 금속 촉매로는 니켈을 사용하는 것이 바람직하다.Nickel is preferably used as the metal catalyst.
상기 제 1 캡핑층 패턴 또는 상기 제 2 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 것일 수 있다.The first capping layer pattern or the second capping layer may be formed of a silicon nitride film or a silicon oxide film.
상기 제 1 캡핑층 패턴의 두께가 제 2 캡핑층의 두께보다 두꺼운 것이 바람직하다. It is preferable that the thickness of the first capping layer pattern is thicker than the thickness of the second capping layer.
상기 제 1 캡핑층 패턴의 밀도가 제 2 캡핑층의 밀도보다 큰 것이 바람직하다. It is preferable that the density of the first capping layer pattern is greater than the density of the second capping layer.
상기 금속 촉매층은 플라즈마 화학 기상법(CVD) 또는 스퍼터(Sputter) 방법을 이용하여 형성할 수 있다.The metal catalyst layer may be formed using a plasma chemical vapor deposition (CVD) or a sputtering method.
상기 제 1 캡핑층 또는 제 2 캡핑층은 플라즈마 강화 화학 기상 증착(PECVD)법을 사용하여 형성할 수 있다.The first capping layer or the second capping layer may be formed using plasma enhanced chemical vapor deposition (PECVD).
상기 제 1 캡핑층 패턴 사이의 간격은 1 내지 50㎛인 것이 바람직하다. 상기 캡핑층 패턴 사이의 간격이라함은, 어느 하나의 캡핑층 패턴과 이와 이웃한 다른 캡핑층 패턴 사이의 거리를 말한다. The interval between the first capping layer pattern is preferably 1 to 50㎛. The spacing between the capping layer patterns refers to a distance between one capping layer pattern and another capping layer pattern adjacent thereto.
상기 금속 촉매의 확산은 열처리에 의해 이루어질 수 있다. 상기 열처리는 200 내지 700℃에서 이루어지는 것이 바람직하다.Diffusion of the metal catalyst may be performed by heat treatment. The heat treatment is preferably made at 200 to 700 ℃.
상기 비정질 실리콘층의 결정화는 열처리에 의해 이루어질 수 있다. 상기 열처리는 400 내지 1300℃에서 이루어지는 것이 바람직하다.Crystallization of the amorphous silicon layer may be performed by heat treatment. The heat treatment is preferably made at 400 to 1300 ℃.
상기 금속 촉매의 확산 및 비정질 실리콘층의 결정화는 열처리를 수행함으로써 동시에 이루어질 수 있다. The diffusion of the metal catalyst and the crystallization of the amorphous silicon layer may be simultaneously performed by performing a heat treatment.
나아가서, 상기 방법은 상기 절연 기판과 상기 비정질 실리콘층 사이에 버퍼층을 형성하는 단계를 더욱 포함할 수 있다. 상기 버퍼층은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다.Furthermore, the method may further comprise forming a buffer layer between the insulating substrate and the amorphous silicon layer. The buffer layer may be formed of a silicon nitride film or a silicon oxide film.
더 나아가서, 상기 방법은 상기 다결정 실리콘층을 형성하는 단계 후에 반도체층을 형성하는 단계를 더욱 포함할 수 있다. 상기 반도체층 내의 채널층은 상기 제 1 캡핑층 패턴의 단부에서 1 내지 3㎛ 떨어진 곳에서 부터 형성되는 것이 바람직하다.Furthermore, the method may further comprise forming a semiconductor layer after forming the polycrystalline silicon layer. The channel layer in the semiconductor layer is preferably formed from 1 to 3㎛ away from the end of the first capping layer pattern.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 명세서 전체에 걸쳐 동일한 참조 번호 는 동일한 구성 요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings in order to describe the present invention in more detail. Like numbers refer to like elements throughout.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조 방법을 설명하기 위한 공정도들이다. 1A to 1E are flowcharts illustrating a method of manufacturing a thin film transistor according to a first embodiment of the present invention.
도 1a를 참조하면, 절연 기판(10) 상에 비정질 실리콘층(11)을 증착한다. 상기 비정질 실리콘층(11)은 플라즈마를 이용한 화학 기상 증착법(CVD)를 이용하여 형성시킬 수 있다.Referring to FIG. 1A, an
상기 비정질 실리콘층(11) 상에 제 1 캡핑층을 형성한다. 상기 제 1 캡핑층은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 플라즈마 강화 화학 기상 증착(PECVD)법을 사용하여 형성할 수 있다. 이어서, 상기 제 1 캡핑층을 패터닝하여 제 1 캡핑층 패턴(12)을 형성한다. 이때, 후술할 시드(seed)가 원하는 부분에 형성될 수 있도록 금속 촉매가 확산하는 영역을 선택하여 패터닝한다. 상기 제 1 캡핑층 패턴 사이의 간격은 1 내지 50㎛인 것이 금속 촉매의 저농도 제어 측면에서 볼때 바람직하다. 따라서, 본 발명에서는 패터닝하는 모양에 따라 결정의 크기와 위치를 조절할 수 있다. A first capping layer is formed on the
상기 제 1 캡핑층 패턴(12)은 실리콘 질화막 또는 실리콘 산화막의 두께를 두껍게 하거나 밀도를 크게 조절하여 금속 촉매가 확산 불가능하도록 조절한다. 즉, 상기 제 1 캡핑층 패턴(12)은 금속 촉매 확산 불가능층의 역할을 담당한다. The first
도 1b를 참조하면, 상기 제 1 캡핑층 패턴(12) 상에 제 2 캡핑층(13)을 형성한다. 상기 제 2 캡핑층(13)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 그 두께를 상기 제 1 캡핑층 패턴(12)보다 얇게 하거나, 밀도를 상기 제 1 캡핑층 패턴(12)보다 낮게 조절하여 금속 촉매가 확산 가능하도록 조절한다. 즉, 상기 제 2 캡핑층(13)은 금속 촉매 확산 가능층의 역할을 담당한다. 일반적으로, 산화막 또는 질화막은 불순물의 확산에 있어서 배리어(barrier)로 작용하므로, 실리콘 산화막 또는 실리콘 질화막의 밀도를 크게 함으로써 금속 촉매가 확산하는 것을 방지할 수 있다. 반면에, 실리콘 산화막 또는 실리콘 질화막의 밀도를 낮게 하면 금속 촉매의 확산이 용이하다.Referring to FIG. 1B, a
상기한 바와 같이, 본 발명은 제 1 캡핑층을 형성하고 패터닝한 후 제 2 캡핑층을 형성하므로 확산이 불가능층과 확산이 가능층을 용이하게 형성시킬 수 있는 장점이 있다. As described above, the present invention has the advantage of easily forming a non-diffusion layer and a possible diffusion layer because the second capping layer is formed after forming and patterning the first capping layer.
상기 제 2 캡핑층(13) 상에 금속 촉매(14)층을 형성한다. 상기 금속 촉매(14)는 니켈이 바람직하며, 스퍼터(Sputter)를 이용해서 증착할 수 있다. 또한, 이온 주입을 통한 방법으로 이루어질 수 있고, 플라즈마를 이용하여 형성할 수 있는데, 플라즈마를 이용한 방법은 상기 제 2 캡핑층(13) 상에 금속 물질을 배치하고 이를 플라즈마에 노출시켜 형성시킬 수 있다.A
도 1c를 참조하면, 상기 금속 촉매(14)를 확산시킨다. 상기 확산은 200 내지 700℃에서 1시간 이내 열처리를 함으로써 수행할 수 있으며, 열처리를 통하여 상기 금속 촉매는 상기 제 2 캡핑층(13)을 통과해서 상기 비정질 실리콘층(11)으로 확산된다. 확산된 상기 금속 촉매(14)는 상기 비정질 실리콘층(11) 내부에서 시드(21)를 형성시킨다. 상기 시드(21)라 함은 금속 촉매가 실리콘과 만나 형성되는 금속실리사이드를 의미한다. 후술할 결정화는 상기 시드(21)로 부터 이루어지는데, 보통 은 금속 촉매 중 1/100 정도만이 확산하여 상기 시드를 형성한다. 제 1 캡핑층 패턴(12)에 의해 확산되지 못한 금속 촉매는 상기 제 2 캡핑층(13)에 남게 된다. Referring to FIG. 1C, the
도 1d를 참조하면, 상기 확산에 의해 형성된 시드(21)를 포함한 상기 비정질 실리콘층(11)을 결정화하여 다결정 실리콘층(31)을 형성시킨다. 상기 결정화는 열처리를 통해서 수행될 수 있으며, 상기 열처리는 도가니(Furnace)에서 장시간 가열함으로써 이루어질 수 있는데, 이때 결정화 온도는 400 내지 1300℃가 바람직하다. 상기 온도에서 열처리를 하게 되면 상기 시드(21)로 부터 측면으로 성장해서 이웃한 결정립(Grain)과 만나게 되어 결정립 경계(Grain boundary)를 형성하며 완전 결정화 된다. 상기 결정화 방법에 의해 형성된 다결정 실리콘층(31)의 결정립 크기는 20 내지 90㎛까지 성장할 수 있다. 따라서, 결정립 내부에서도 결정성이 좋은 부분을 채널 형성부로 하여 후술할 채널층을 형성할 수 있다. Referring to FIG. 1D, the
결국, 금속 촉매가 확산하는 영역을 선택하여 패터닝함으로써 다결정 실리콘층의 결정 크기와 위치를 조절할 수 있게 된다. 또한, 상기와 같이 채널층이 결정성이 좋은 곳에 형성된다면 박막트랜지스터의 소자 특성은 그만큼 향상되고 균일한 값들을 얻을 수 있게 된다.As a result, by selecting and patterning a region in which the metal catalyst diffuses, the crystal size and position of the polycrystalline silicon layer can be controlled. In addition, if the channel layer is formed in a good crystallinity as described above, the device characteristics of the thin film transistor can be improved and uniform values can be obtained.
도 1e를 참조하면, 상기 제 1 캡핑층 패턴(12), 제 2 캡핑층(13) 및 금속 촉매(14)는 결정화 후에 에칭(etching)을 통하여 제거시킨다. 상기 구조물들을 제거시킴으로써 결정화된 다결정 실리콘층(31)에 필요 이상의 금속 오염을 막을 수 있다. Referring to FIG. 1E, the first
이어서, 상기 다결정 실리콘층(31)을 패터닝하고 이온 주입 공정을 통하여 소오스/드레인 영역(42, 43) 및 채널층(44)을 형성한다. 즉, 반도체층 패턴(41)을 형성한다. 이때, 상기 채널층(44)은 상기 제 1 캡핑층 패턴(12)의 단부에서 1 내지 3㎛ 떨어진 곳에서 부터 형성되는 것이 바람직하다. 결정립 내부에서도 시드로 부터 일정 거리 떨어진 곳의 결정비가 높기 때문에 상기 위치에 채널층이 형성될 경우 박막트랜지스터의 특성이 향상될 수 있다. Subsequently, the
상기 반도체층 패턴(41) 상에 게이트 절연막(45)을 형성한 후 상기 게이트 절연막(45) 상에 금속층 및 포토레지스트층을 순차적으로 적층한다. 상기 포토레지스트층을 패터닝하고 상기 패터닝된 포토레지스트층을 마스크로 하여 상기 금속층을 식각 함으로써 게이트전극(46)을 형성한다. 상기 결과물을 이용하여 박막트랜지스터를 완성할 수 있다.After the
상술한 바와 같이 본 발명에 따르면, 제 1 캡핑층을 형성하고 패터닝한 후 제 2 캡핑층을 형성하므로 확산이 불가능층과 확산이 가능층을 용이하게 형성시킬 수 있고, 결정화 금속 촉매의 균일한 저농도 확산 제어로 금속 촉매로 부터 형성되는 시드의 위치를 조절하여 결정이 성장하는 위치와 결정립의 크기를 조절함으로써 소자 특성을 향상시키고 균일한 값을 얻을 수 있는 박막트랜지스터 및 그의 제조 방법을 제공하는 이점이 있다. As described above, according to the present invention, since the second capping layer is formed after the first capping layer is formed and patterned, it is possible to easily form a non-diffusion layer and a diffusion-capable layer, and uniform low concentration of the crystallized metal catalyst. It is an advantage to provide a thin film transistor and a method of manufacturing the same, which can improve device characteristics and obtain uniform values by controlling the position of a seed formed from a metal catalyst by controlling diffusion and controlling the position of crystal growth and the size of crystal grains. have.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역 으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. Could be.
Claims (13)
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