KR100714856B1 - 디지털/아날로그 변환장치 및 그것을 구비하는 표시장치 - Google Patents

디지털/아날로그 변환장치 및 그것을 구비하는 표시장치 Download PDF

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Abstract

펄스수 제어회로(20)는, 가중된 데이터비트(D0∼D3)로 구성되는 디지털 데이터(SIG)에 따른 개수의 펄스(CP)를 차지펌프회로(30)로 입력한다. 차지펌프회로(30)는, 펄스(CP)가 입력되는 제1 노드(N1)와 제2 노드(N2)와의 사이에 접속된 펌프용량(32)과, 제2 노드(N2) 및 출력노드(No)의 사이에 접속되는 스위치소자(34)와, 바이어스회로(40)를 포함한다. 바이어스회로(40)는, 출력노드(No)의 전압변화에 따라, 제2 노드(N2)의 전압을 동일한 극성으로 변화시킨다.
디지털, 아날로그, 변환장치, 표시장치, 계조전압, 차지펌프회로

Description

디지털/아날로그 변환장치 및 그것을 구비하는 표시장치{DIGITAL/ANALOG CONVERSION DEVICE AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 실시예 1에 따른 디지털/아날로그 변환장치의 구성을 나타내는 회로도이다.
도 2는 도 1에 나타난 스위치 제어회로의 구성을 나타내는 회로도이다.
도 3은 도 1에 나타난 펄스수 제어회로의 동작을 설명하는 동작파형도이다.
도 4는 도 1에 나타난 디지털/아날로그 변환장치의 동작을 설명하는 도면이다.
도 5는 도 4에서의 시간 t6 전후에서의 차지펌프회로의 내부상태를 나타내는 회로도이다.
도 6은 실시예 1의 변형예에 따른 디지털/아날로그 변환장치의 구성을 나타내는 회로도이다.
도 7은 본 발명의 실시예 2에 따른 디지털/아날로그 변환장치의 구성을 나타내는 회로도이다.
도 8은 실시예 2의 변형예에 따른 디지털/아날로그 변환장치의 구성을 나타내는 회로도이다.
도 9는 본 발명의 실시예 3에 따른 디지털/아날로그 변환장치의 구성을 나타내는 회로도이다.
도 10은 실시예 3의 변형예에 따른 디지털/아날로그 변환장치의 구성을 나타내는 회로도이다.
도 11은 실시예 4의 제1 구성예에 따른 디지털/아날로그 변환장치의 구성예를 나타내는 회로도이다.
도 12는 실시예 4의 제2 구성예에 따른 디지털/아날로그 변환장치의 구성예를 나타내는 회로도이다.
도 13은 실시예 4의 제3 구성예에 따른 디지털/아날로그 변환장치의 구성예를 나타내는 회로도이다.
도 14는 실시예 4의 제4 구성예에 따른 디지털/아날로그 변환장치의 구성예를 나타내는 회로도이다.
도 15는 실시예 4의 제5 구성예에 따른 디지털/아날로그 변환장치의 구성예를 나타내는 회로도이다.
도 16은 실시예 5에 따른 디지털/아날로그 변환장치의 구성을 나타내는 회로도이다.
도 17은 실시예 6에 따른 표시장치의 전체구성을 나타내는 블록도이다.
도 18은 EL 소자를 포함하는 화소회로의 구성예를 나타내는 회로도이다.
도 19는 액정표시장치 중의 차지펌프회로의 출력용량인 데이터선의 기생용량을 설명하는 단면도이다.
도 20은 실시예 6에 따른 펌프용량의 형성을 설명하는 개념도이다.
도 21은 실시예 6에 따른 펌프용량의 제1 구조예를 나타내는 도면이다.
도 22는 실시예 6에 따른 펌프용량의 제2 구조예를 나타내는 도면이다.
도 23은 실시예 7에 따른 계조전압 발생회로의 제1 구성예를 나타내는 블록도이다.
도 24는 도 23에 나타난 펄스수 제어회로의 구성을 나타내는 회로도이다.
도 25는 실시예 7의 변형예에 따른 계조전압 발생회로의 구성예를 나타내는 블록도이다.
도 26은 도 25에 나타난 펄스수 제어회로의 구성을 나타내는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
5 : 출력용량
10∼16, 10＃∼15＃ : 디지털/아날로그 변환장치
20, 292, 292, 296 : 펄스수 제어회로 21 : 노드(펄스입력)
27, 27＃, 297, 297＃ : 스위치 제어회로
30, 30＃, 130∼133, 130＃∼133＃, 295 : 차지펌프회로
32 : 펌프용량 34 : 스위치소자
36, 37 : 조정유닛
40, 40＃, 140∼143, 140＃∼143＃ : 바이어스회로
41, 43＃, 45＃, 46 : n형 트랜지스터 42 : 전류제한소자
41＃, 43, 45, 46＃ : p형 트랜지스터
44 : 정전류원 51∼53 : 프리차지 스위치
200 : 표시장치 220 : 표시패널부
225, 225＃ : 화소회로 226 : 스위치소자
227 : 유지용량 228 : 액정표시소자
228＃ : EL 소자 229 : 전류구동 트랜지스터
230 : 게이트 드라이버 240 : 소스드라이버
270 : 표시전압 발생회로 280 : 계조전압 발생회로
290, 292, 296 : 펄스수 제어회로 295D : 차지펌프회로(강하형)
295U : 차지펌프회로(상승형) 300 : 유리기판
310, 320 : 금속배선층 315, 332 : 더미전극
330 : 공통전극 340, 350 : 절연층
360 : 액정층 370, 372 : 절연막
380, 382 : 전극 383, 384 : 콘택
386 : 도전성수지 400, 400# : 계조전압 발생회로
405 : 펄스제어부 440 : 중간전압 발생회로
445 : 프리차지 스위치 450 : 프리차지회로
C0∼C3, D0C∼D3C : 제어신호 CP : 펄스
/CP : 반전펄스 Co : 출력용량값
Cp : 펌프용량값 D0~D3 : 데이터비트
/D0∼/D3 : 데이터비트(반전) DL : 데이터선
GL : 게이트선 LKa, LKb : 링크소자
N1∼N5 : 노드 NH, NL, NR, NR＃ : 전원노드
NC : 공통전극노드 No : 출력노드
SCa, SCb : 단위커패시터 SL : 주사선
VDH : 고전압 VDL : 저전압
VNo : 출력전압 VR, Vss : 소정전압
본 발명은, 디지털 데이터를 아날로그전압으로 변환하는 디지털/아날로그 변환장치 및, 해당 디지털/아날로그 변환장치가 발생한 아날로그전압에 의해 계조표시를 행하는 표시장치에 관한 것이다.
디지털 데이터를 아날로그신호로 변환하는 디지털/아날로그 변환장치가 일반적으로 사용되고 있다. 이러한 디지털/아날로그 변환장치는, 예를 들면, 각 화소에 액정표시소자 등의 전압구동형 발광소자나 자발광형의 전류구동형 발광소자를 구비한 표시장치에 있어서, 계조표시를 실행하기 위한 아날로그전압(이하, 「계조전압」이라고도 칭함)을 생성하기 위해 사용된다.
이러한 표시장치에 있어서는, 계조전압을, 각 화소에서의 최대 휘도(화이트)및 최소휘도(블랙)의 중간레벨로 설정함으로써, 계조표시를 실행할 수 있다. 즉, 계조전압은, n비트(n:자연수)의 디지털 데이터에 따라 2n 단계로 설정되고, 각 화소로 전달된다.
일반적인 디지털/아날로그 변환장치로서는, 예를 들면 시라토 요시오 「도해 아날로그 IC의 모든 것」토쿄덴키대학 출판국, 1986년 11월, p258-260에 개시되는 사다리형으로 접속된 복수의 저항소자에 의해 구성되는 타입이 알려져 있다(예를 들면 비특허문헌 1). 그렇지만, 이러한 사다리형의 디지털/아날로그 변환장치에서는, 직류전류가 정상적으로 흐르므로, 소비전류가 커진다는 문제점이 있다.
이 때문에, 차지펌프회로를 사용하여, 용량소자에 의한 충방전에 의해, 사다리형으로 출력전압을 변화시키는 디지털/아날로그 변환장치가, 예를 들면, 일본특허공개 2002-11499호 공보(이하, 종래기술)에 개시되어 있다.
종래기술의 차지펌프회로를 사용한 디지털/아날로그 변환장치는, 내부에 정상적인 직류전류가 발생하지 않기 때문에 소비전력을 작게 할 수 있다.
그렇지만, 종래기술에 나타난 차지펌프회로를 사용한 디지털/아날로그 변환장치는, 그 도 8에 나타나는 바와 같이, 출력전압 Vout의 레벨에 의존하여, 출력전압의 변화량이 다르게 된다. 구체적으로는, 출력전압 Vout가 높아짐에 따라, 1개의 펄스입력당의 전압변화량이 서서히 포화해 간다.
이 때문에, 등간격으로 출력전압 Vout를 설정하고자 하는 경우에는, 출력전압 Vout의 레벨에 따라 차지펌프회로에의 입력클록수를 제어할 필요가 생기는 것이 예상되므로, 회로구성의 복잡화가 우려된다. 이 문제점은, 표시장치에서의 계조전압발생용에 해당 디지털/아날로그변환을 사용한 경우에 현저하게 되는 것이 예상된다.
본 발명의 목적은, 차지펌프 회로동작에 의한 저소비전력의 디지털/아날로그 변환장치에 있어서, 입력펄스수에 따라 출력되는 아날로그전압을 등간격으로 설정하기 위한 구성 및, 그와 같은 디지털/아날로그 변환장치를 구비한 표시장치를 제공하는 것이다.
본 발명에 따른 디지털/아날로그 변환장치는, 가중된 복수비트의 디지털 데이터에 따른 아날로그전압을 출력하는 디지털/아날로그 변환장치에 있어서, 초기레벨로부터 소정레벨로 변화되는 제1 천이에지 및 소정레벨로부터 초기레벨로 복귀하는 제2 천이에지를 포함하는 펄스를, 디지털 데이터에 따른 개수만큼 제1 노드로 공급하는 펄스수 제어회로와, 제1 노드로 1개의 펄스가 공급될 때마다, 출력용량이 부가된 출력노드의 전압을 단계적으로 변화시키는 차지펌프회로를 구비하고, 차지펌프회로는, 제2 노드 및 제1 노드 사이에 접속된 펌프용량과, 제2 노드 및 출력노드 사이에 접속되고, 제1 노드에 각 펄스의 제1 천이에지가 전달되는 타이밍에는 온되는 한편, 제2 천이에지가 전달되는 타이밍에는 오프되는 스위치소자와, 출력노드의 전압의 변화에 따라, 제2 노드의 전압을 동일한 극성으로 변화시키는 바이어스회로를 포함한다.
본 발명에 따른 표시장치는, 가중된 n비트(n : 2 이상의 정수)로 구성된 표시데이터에 근거한 계조표시를 행하는 표시장치에 있어서, 각각이, 공급된 전압에 따른 표시를 행하는 복수의 화소회로와, 복수의 화소회로를 선택하기 위한 선택선과, 복수의 화소회로와 접속된 데이터선과, 표시데이터에 따른 아날로그전압인 계조전압을 데이터선으로 공급하기 위한 계조전압 발생회로를 구비하고, 계조전압 발생회로는, 초기레벨로부터 소정레벨로 변화되는 제1 천이에지 및 소정레벨로부터 초기레벨로 복귀하는 제2 천이에지를 포함하는 펄스를, 표시데이터에 따른 개수만큼 제1 노드로 공급하는 펄스수 제어회로와, 제1 노드로 1개의 펄스가 공급될 때마다, 데이터선과 접속된 출력노드의 전압을 단계적으로 변화시키는 차지펌프회로를 포함한다.
본 발명의 다른 구성에 따른 표시장치는, 가중된 n비트(n : 2 이상의 정수)로 구성된 표시데이터에 근거한 계조표시를 행하는 표시장치에 있어서, 각각이, 공급된 전압에 따른 표시를 행하도록 구성된 복수의 화소회로와, 복수의 화소회로에 접속된 데이터선과, 표시데이터에 따른 아날로그전압인 계조전압을 데이터선으로 공급하기 위한 계조전압 발생회로를 구비하고, 계조전압 발생회로는, 초기레벨로부터 소정레벨로 변화되는 제1 천이에지 및 소정레벨로부터 초기레벨로 복귀하는 제2 천이에지를 포함하는 펄스를 연속적으로 수신하여, n비트 중의 특정비트에 따라, 펄스 및 펄스를 반전한 반전펄스의 한쪽을 출력하는 펄스제어부와, 펄스제어부로부터 출력된, 펄스 및 반전펄스의 한쪽을 수신하여, 표시데이터에 따른 개수의 펄스 또는 반전펄스를 제1 노드로 전달하는 펄스수 제어회로와, 제1 노드로 전달된 펄스의 각각에 응답하여, 데이터선과 접속된 제1 출력노드의 전압을 단계적으로 상승시키는 제1 차지펌프회로와, 제1 노드로 전달된 반전펄스의 각각에 응답하여, 데이터선과 접속된 제2 출력노드의 전압을 단계적으로 강하시키는 제2 차지펌프회로를 포함한다.
따라서, 본 발명의 주된 이점은, 디지털/아날로그 변환장치에 있어서, 비교적 단순한 구성의 차지펌프회로에 의해, 가중된 복수비트의 디지털 데이터에 따라 등간격이고 또한 단계적으로 설정된 아날로그전압을, 저소비전력으로 발생할 수 있다는데 있다.
또한, 본 발명에 따른 표시장치는, 차지펌프회로를 사용하여, 가중된 복수비트의 표시데이터에 따라 단계적으로 설정된 계조표시를 위한 아날로그전압을, 저소비전력으로 발생할 수 있다.
또한, 표시장치에 있어서, 상승형 차지펌프회로 및 강하형 차지펌프회로를 선택적으로 동작시켜, 계조표시를 위한 아날로그전압을 발생하기 때문에, 상승형의 차지펌프회로 및 강하형의 차지펌프회로의 한쪽만을 사용하는 구성과 비교하여, 계조전압의 생성을 고속화할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.
[발명의 실시예]
이하에 있어서, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한 다. 이때, 이하에 있어서 동일부호는 동일 또는 상당부분을 나타내는 것으로 한다.
(실시예 1)
도 1을 참조하여, 실시예 1에 따른 디지털/아날로그 변환장치(10)는, 펄스수 제어회로(20)와, 차지펌프회로(30)와, 프리차지회로로서 기능하는 프리차지 스위치(51∼53)를 구비한다. 디지털/아날로그 변환장치(10)는, 출력용량(5)이 접속된 출력노드 No로, 입력디지털 데이터에 따른 아날로그전압 VNo를 생성한다.
이하, 본 발명의 실시예에 있어서는, 입력디지털 데이터가 4비트인 경우, 즉, 데이터비트 D0을 최하위 자리수(LSB)로 하고 데이터비트 D3을 최상위 자리수(MSB)로 하는, 가중된 데이터비트 D0~D3에 의해 입력디지털 데이터가 구성되는 경우에 대해 대표적으로 설명한다.
이때, 입력디지털 데이터의 비트수는, 이러한 경우에 한정되지 않고, 이하의 설명에서 명백해지는 바와 같이, 임의의 비트수의 디지털 데이터에 대응하여, 본 발명에 따른 디지털/아날로그 변환장치를 구성하는 것이 가능하다.
펄스수 제어회로(20)는, 스위치회로를 구성하는 스위치소자(22∼25)와, 스위치 제어회로(27)를 포함한다. 스위치소자(22∼25)는, 펄스 CP가 연속적으로 공급되는 노드 21과 노드 N1과의 사이에 병렬로 접속된다.
스위치 제어회로(27)는, 데이터비트(D0∼D3)에 따라, 스위치소자(22∼25)의 온기간을 각각이 제어하는 제어신호(D0C∼D3C)를 생성한다.
스위치 22는, 제어신호 D0C가 논리하이레벨(이하, 간단히 「H 레벨」이라 칭함)일 때에 온하고, 제어신호 D0C가 논리로우레벨(이하, 간단히 「L 레벨」이라고 도 칭함)일 때에 오프한다. 마찬가지로, 스위치소자(23∼25)는, 제어신호(D1C∼D3C)에 각각 응답하여 온 또는 오프한다. 스위치소자(22∼25)의 각각은, 온일 때에, 노드 21로부터 노드 N1로 펄스 CP를 전달한다.
차지펌프회로(30)는, 노드 N1 및 N2의 사이에 접속된 펌프용량(32)과, 노드 N2 및 출력노드 No의 사이에 접속된 스위치소자(34)와, 소정전압 VR이 공급되는 전원노드 NR 및 노드 N2의 사이에 설치된 바이어스회로(40)를 포함한다.
스위치소자 34는, 예를 들면, p형 트랜지스터, n형 트랜지스터 또는, 병렬접속된 양자의 조합에 의해 구성되고, 제어신호 Φ1에 응답하여 온·오프한다. 바이어스회로(40)는, 전원노드 NR 및 노드 N2의 사이에 접속된 n형 트랜지스터 41을 갖는다. n형 트랜지스터 41의 게이트는, 출력노드 No와 접속된다.
프리차지 스위치 51, 52 및 53은, 노드 N1, N2 및 출력노드 No 및 소정의 저전압 VDL이 공급되는 전원노드 NL의 사이에 접속된다. 프리차지 스위치(51∼53)의 각각은, 프리차지신호 Φp에 응답하여 온·오프한다. 여기서, 저전압 VDL은, 예를 들면, 입력디지털 데이터에 따라 생성되는 출력전압 VNo의 제어범위의 최저레벨에 해당하는 것으로 한다. 소정전압 VR은, 적어도 저전압 VDL보다도 높은 전압이다.
출력노드 No는, 소정전압 Vss(대표적으로는 접지전압)와의 사이에 접속된 출력용량(5)을 갖는다. 이때, 이하에 있어서는, 펌프용량(32)의 용량값을 Cp로, 출력용량(5)의 용량값을 Co로 한다.
우선, 펄스수 제어회로(20)의 동작에 대하여 설명한다.
도 2는, 도 1에 나타난 스위치 제어회로(27)의 구성을 나타내는 회로도이다.
도 2를 참조하여, 스위치 제어회로(27)는, 제어신호(D0C∼D3C)를 각각 생성하는 논리게이트(28a∼28d)를 갖는다. 논리게이트 28a는, 제어신호 C0 및 데이터비트 D0의 AND 논리연산결과를 제어신호 D0C로서 생성하고, 논리게이트 28b는, 제어신호 C1및 데이터비트 D1의 AND 논리연산결과를 제어신호 D1C로서 생성한다. 마찬가지로, 논리게이트 28c는, 제어신호 C2 및 데이터비트 D2의 AND 논리연산결과를 제어신호 D2C로서 생성하고, 논리게이트 28d는, 제어신호 C3 및 데이터비트 D3의 AND 논리연산결과를 제어신호 D3C로서 생성한다.
도 3은, 펄스수 제어회로(20)의 동작을 설명하는 동작파형도이다.
도 3을 참조하여, 도 1에 나타낸 노드 21로는, L 레벨로부터 H 레벨로의 천이에지(상승에지) 및, H 레벨로부터 L 레벨로의 천이에지(하강에지)를 포함하는 펄스 CP가 연속적으로 공급된다. 일례로서, 1주기 T에는, 디지털신호의 비트수 n에 대응하여 (2n-1)개(도 3에서는 15개)의 펄스 CP가 포함된다.
각 주기 T에서, 최하위 자리수의 데이터비트 D0에 대응하는 제어신호 C0은, 1개의 펄스 CP를 포함하는 시간 ta∼tb 동안 H 레벨로 설정되고, 그 이외의 기간에서는 L 레벨로 설정된다. 마찬가지로, 제어신호 C1은, H 레벨기간에 2개의 펄스 CP를 포함하도록, 시간 tb∼tc 동안 H 레벨로 설정되고, 그 밖의 기간 L 레벨로 설정되며, 제어신호 C2는, H 레벨기간에 4개의 펄스 CP를 포함하도록, 시간 tc∼td 동안 H 레벨로 설정된다. 또한, 최상위 자리수의 데이터비트 D3에 대응하는 제어신호 C3은, H 레벨기간에 8개의 펄스 CP를 포함하도록, 시간 td∼te 동안 H 레벨로 설정된다.
이와 같이, 1주기 T 동안, 각 펄스 CP가 노드 21에 전달되는 타이밍에 있어서, 제어신호 C0∼C3 중 하나가 H 레벨로 설정되고, 나머지는 L 레벨로 설정되어 있다. 또한, 제어신호 C0∼C3의 H 레벨기간은, 비트가중에 따른 2의 누승비, 즉, 1:2:4:8로 설정된다.
따라서, 도 1에 나타낸 펄스수 제어회로(20)는, 시간 ta∼tb 동안, tb∼tc 동안, tc∼td 동안 및 td∼te 동안의 각각에 있어서, 데이터비트(D0∼D3)가 "0"인 경우에는 펄스 CP를 노드 N1로 전달하지 않는 한편, 대응한 데이터비트(D0∼D3)가 "1"인 경우에는 제어신호(C0∼C3)의 H 레벨기간에 각각에 따른 개수의 펄스 CP를 노드 N1에 전달한다.
이 결과, 1주기 T에서, 펄스수 제어회로(20)에 의해, 노드 21로부터 노드 N1로 전달되는 펄스 CP의 수는, "D0+2·D1+4·D2+8·D3"으로 설정된다.
다음에, 디지털/아날로그 변환장치(10)의 동작에 대하여 도 4를 사용하여 설명한다.
도 4를 참조하여 출력전압 VNo의 출력동작 전에 있어서, 프리차지신호 Φp가 소정기간(시간 t0∼t1 동안) H 레벨로 설정되어, 노드 N1, N2 및 출력노드 No의 각각은, 저전압 VDL로 프리차지된다. 이 결과, 노드 N1의 전압 VN1, 노드 N2의 전압 VN2 및 출력노드 No의 출력전압 VNo는, VN1=VN2=VNo=VDL로 설정된다. 이하, 각 노드 등의 전압은, 저전압 VDL에 대한 전압(즉, VDL=0(V))으로서 나타내는 것으로 한다.
첫번째 펄스 CP의 전달에 의해, 노드 N1의 전압 VN1은, 시간 t3∼t5 동안 저 전압 VDL로부터 V1 상승한다. 한편, 스위치소자 34가 노드 N1로 펄스 CP의 상승에지가 전달된 타이밍(시간 t3)으로 온하고, 또한, 하강에지가 전달된 타이밍(시간 t5)으로 오프하도록, 시간 t2∼t4의 기간에 있어서, 제어신호 Φ1이 H 레벨로 설정된다. 스위치소자 34는, 제어신호 Φ1의 H 레벨기간에 온하고, L 레벨기간에 오프한다.
시간 t3에서, 전압 VN1의 상승분 V1은, 펌프용량(32)을 통한 용량결합에 의해, 스위치소자 34에 의해 접속된 노드 N2 및 출력노드 No에 전달된다. 이 결과, 전압 VN2 및 VNo는 각각 V2만큼 상승한다. 여기서, 전압상승분 V2는 (1)식으로 나타난다.
V2=V1·Cp/(Cp+Co)…(1)
시간 t4에 제어신호 Φ1이 L 레벨로 설정되어 스위치소자(34)가 오프되고, 또한, 시간 t5에서 펄스 CP의 하강에지가 노드 N1에 전달됨으로써, 전압 VN1은 V1 저하한다. 이것에 따라, 전압 VN2는 용량결합에 의해 V1 하강하지만, 스위치소자 34가 오프되어 있으므로, 출력전압 VNo는 V2로 유지된다.
전압 VN2의 저하에 응답하여, 바이어스회로(40)를 구성하는 n형 트랜지스터 41이 도통한다. 여기서, 소정전압 VR을 n형 트랜지스터 41이 포화영역에서 동작하도록 설정함으로써, n형 트랜지스터 41은 소스폴로어모드로 동작한다. 이에 따라, n형 트랜지스터 41의 게이트전압(즉 출력전압 VNo)이 V2이므로, 바이어스회로(40)에 의해, 노드 N2의 전압 VN2는, "V2-VTN"까지 복귀한다. 여기서, VTN은 n형 트랜지스터 41의 임계치전압이다. 이와 같이, 바이어스회로(40)는, 출력노드 No의 전압 VNo의 변화에 따라, 노드 N2의 전압 VN2를 동일한 극성으로 변화시킨다.
시간 t7∼t9에 다음 펄스 CP가 노드 N1로 전달된다. 제어신호 Φ1은, 상승에지(시간 t7)를 포함하고, 또한, 하강에지(시간 t9)를 포함하지 않는다, 시간 t6∼t8 동안에 있어서 H 레벨로 설정된다.
시간 t6 이전에서는, 노드 N2의 전압 VN2=V2-VTN이고, 또한, 출력전압 VNo=V2이기 때문에, 시간 t6에서의 스위치소자(34)의 턴온에 응답하여, 전위가 높은 출력노드 No로부터 노드 N2측에 AC 전류가 흐른다. 이 결과, 전압 VN2가 VA만큼 상승하는 한편, 출력전압 VNo가 VB만큼 하강하여, VN2=VNo가 된다. 전압변화량 VA 및 VB는, 용량값 Cp 및 C0에 의해 결정된다.
도 5는, 도 4에서의 시간 t6 전후에서의 차지펌프회로의 내부상태, 구체적으로는, 노드 N2 및 출력노드 No의 상태를 나타내는 회로도이다.
도 5를 참조하여, 시간 t6에서 스위치소자(34)가 제어신호 Φ1에 응답하여 온하면, 노드 N2 및 출력노드 No는 동일전압 VX가 된다. 스위치소자 34의 턴온 전후에, 다른 부분과의 전하 주고받음은 발생하지 않기 때문에 전하보존측이 성립하고, 전압 VX는 하기 (2)식으로 나타난다.
Cp·(V2-VTN)+Co·V2=(Cp+Co)·VX…(2)
(2)식으로부터, 전압 VX는 하기 (3)식으로 주어진다.
VX=(Cp·V2+Co·V2-Cp·VTN)/(Cp+Co)
=V2-Cp·VTN/(Cp+Co)…(3)
이것으로부터, 도 4에 표시되는 출력노드 No의 전압강하량 VB는 하기 (4)식 으로 나타난다.
VB=Cp·VTN/(Cp+Co)…(4)
시간 t7∼t9에서의 다음 펄스 CP의 전달에 응답하여 동일한 차지펌프가 실행됨으로써, 제2회째의 차지펌프동작 종료시에서의 출력전압 VNo= 2·V2-VB가 된다. 또한, 시간 t11∼t13에, 세번째 펄스 CP가 노드 N1에 전달되면, 동일한 차지펌프동작에 의해, 제3회째의 차지펌프동작 종료시에는, 출력전압 VNo=3·V2-2·VB가 된다.
이와 같이, 출력전압 VNo는, 펄스수 제어회로(20)에 의해 노드 N1로 전달된 펄스 CP의 개수 m(m : 자연수)에 응답하여, 하기 (5)식으로 설정된다.
VNo=m·V2-(m-1)·VB…(5)
따라서, 펄스 CP1개당의 출력노드 No의 전압변화량 ΔV는, ΔV=V2-VB이고, 출력전압 VNo의 레벨에 의존하지 않은 일정값이 된다.
이상 설명한 바와 같이, 실시예 1에 따른 디지털/아날로그 변환장치(10)에서는, 디지털 데이터에 따라 설정되는 차지펌프회로(30)로의 전달펄스수에 비례한 출력전압 VNo를 얻을 수 있다. 이에 따라, 저소비전력이면서 단순한 회로구성의 디지털/아날로그 변환장치에 의해서, 등간격이면서 단계적으로 설정된 아날로그전압을 얻을 수 있다.
(실시예 1의 변형예)
도 6을 참조하여, 실시예 1의 변형예에 따른 디지털/아날로그 변환장치(11)는, 도 1에 나타낸 실시예 1에 따른 디지털/아날로그 변환장치(10)와 비교하여, 펄 스수 제어회로 20 대신에 펄스수 제어회로 20＃을 구비하는 점에서 다르다. 그 밖의 부분의 구성은 실시예 1에 따른 디지털/아날로그 변환장치(10)와 동일하므로 상세한 설명은 반복하지 않는다.
펄스수 제어회로 20＃은, 도 1에 나타낸 펄스수 제어회로 20과 비교하여, 스위치 제어회로 27 대신에 스위치 제어회로 27＃을 포함하는 점과, 노드 21 및 노드 N1의 사이에, 스위치소자(22∼25)와 각각 직렬로 접속되는 스위치(22＃∼25＃)를 더 포함하는 점으로 다르다.
스위치 제어회로 27＃은 도 3에 나타낸 제어신호(C0∼C3)를 스위치소자(22∼25)로 각각 전달하고, 스위치소자(22∼25)는 제어신호(C0∼C3)에 각각 응답하여 온·오프한다.
스위치소자 22＃∼25＃은, 데이터비트 D0∼D3의 레벨에 응답하여 온오프한다. 구체적으로는, 스위치소자 22＃∼25＃의 각각은, 대응의 데이터비트(D0∼D3)가 "1"일 때에 온하고, "0"일 때에 오프한다.
따라서, 도 6에 나타낸 펄스수 제어회로 20＃의 구성에 의해서도, 펄스수 제어회로 20과 마찬가지로, 데이터비트(D0∼D3)에 따른 개수의 펄스 CP를 노드 21로부터 노드 N1로 전달하여, 차지펌프회로(30)로 입력할 수 있다.
이 결과, 실시예 1에 따른 구성과 같이, 저소비전력이면서 단순한 회로구성의 디지털/아날로그 변환장치에 의해, 등간격이면서 단계적으로 설정된 아날로그전압을 얻을 수 있다.
(실시예 2)
실시예 1 및 그 변형예에 따른 디지털/아날로그 변환장치의 출력전압 VNo는, 상기 (4)식에 나타낸 바와 같이, 용량값 CP, Co 및 임계치전압 VTN의 항을 포함한다. 통상, 용량값 CP, Co의 온도의존성은 작고, 또한 (4)식 중에서 Cp/(Cp+Co)의 항 중에서 상쇄된다. 한편, 임계치전압 VTN은 온도의존성이 비교적 크기 때문에, 디지털/아날로그 변환장치의 동작온도가 상승하면, 이것에 따라 출력전압 VNo가 변동해 버린다. 실시예 2에서는, 이러한 문제점을 해결하기 위한 구성을 설명한다.
도 7을 참조하여, 실시예 2에 따른 디지털/아날로그 변환장치(12)는, 도 1에 나타낸 디지털/아날로그 변환장치(10)와 비교하여, 차지펌프회로 30 대신에 차지펌프회로 130을 구비하는 점에서 다르다. 차지펌프회로 130은, 차지펌프회로 30과 비교하여, 바이어스회로 40 대신에 바이어스회로 140을 포함하는 점에서 다르다.
바이어스회로 140은, n형 트랜지스터 41에 부가하여, 전류제한소자 42 및 p형 트랜지스터 43을 더욱 갖는다. 전류제한소자 42 및 p형 트랜지스터 43은, 각각이 다른 전압의 공급을 받는 전원노드 사이에 직렬로 접속된다. 도 7에서는, 전류제한소자 42 및 p형 트랜지스터 43은, 전원노드 NR 및 접지노드의 사이에 접속되어 있지만, 이하에 기술하는 소정의 동작이 가능하면, 다른 전압이 공급되는 전원노드 사이에 접속하는 것도 할 수 있다.
p형 트랜지스터 43의 게이트는 출력노드 No와 접속되고, 전류제한소자 42 및 p형 트랜지스터 43의 접속노드에 해당하는 노드 N3은, n형 트랜지스터 41의 게이트와 접속된다.
디지털/아날로그 변환장치 12의 그 밖의 부분의 구성은, 도 1에 나타낸 디지 털/아날로그 변환장치 10과 동일하므로 상세한 설명은 반복하지 않는다.
전류제한소자 42는, 대표적으로는 저항소자로 구성되고, 해당 저항소자의 저항값을 p형 트랜지스터 43의 도통저항값보다 충분히 높게 설정함으로써, 소비전력을 거의 증대시키지 않고, 노드 N3의 전압 VN3을 하기 (6)식에 설정할 수 있다.
V3=VNo+│VTP│…(6)
여기서, │VTP│는, p형 트랜지스터 43의 임계치전압의 절대값이다. 이 결과, n형 트랜지스터 41의 게이트에는, 출력전압 VNo보다도 │VTP│만큼 높은 전압이 입력되게 된다. 이에 따라, 상기 (2)식에서의 (V2-VTN)의 항은, (V2-VTN+│VTP│)로 치환된다. 이 결과, (4)식에 나타낸 전압 VB는, 실시예 2에 따른 디지털/아날로그 변환장치에 있어서는 하기 (7)식으로 나타난다.
VB= Cp·(VTN-│VTP│)/(CP+Co)…(7)
n형 트랜지스터(41) 및 p형 트랜지스터(43)를 동일한 제조프로세스로 근접하여 작성하는 것에 의한, 소위 페어링효과(pairing effect)에 의해, n형 트랜지스터(41) 및 p형 트랜지스터(43)의 임계치전압의 절대값의 온도계수를 거의 같게 할 수 있다. 이에 따라, (7)식의 (VTN-│VTP│)의 항의 온도의존성은 상쇄되게 된다.
이 결과, 실시예 2에 따른 디지털/아날로그 변환장치는, 실시예 1에 따른 디지털/아날로그 변환장치가 발휘하는 효과에 부가하여, 출력전압의 온도의존성을 억제할 수 있다.
(실시예 2의 변형예)
도 8을 참조하여, 실시예 2의 변형예에 따른 디지털/아날로그 변환장치 13은, 도 7에 나타낸 디지털/아날로그 변환장치 12와 비교하여, 차지펌프회로 130 대신에 차지펌프회로 131을 구비하는 점에서 다르다. 차지펌프회로 131은, 차지펌프회로 130과 비교하여, 바이어스회로 140 대신에 바이어스회로 141을 포함하는 점에서 다르다.
바이어스회로 141은, 도 7에 나타낸 바이어스회로 140과 비교하여, 전류제한소자 42가 정전류원 44로 구성되어 있는 점이 다르다. 정전류원 44는, 일정한 소전류를 노드 N3으로 공급하고, 이 소전류는 p형 트랜지스터 43을 통해 접지노드로 흐른다. 이 결과, 노드 N3의 전압은, 도 7의 경우와 동일하게 설정된다.
특히, 전류제한소자 42로서 정전류원 44를 사용함으로써, 노드 N3 및 전원노드 NR의 전압차에 의존하지 않고, 노드 N3의 전압 VN3과 출력전압 VNo와의 관계를 일정하게 유지할 수 있다. 바꿔 말하면, 바이어스회로 140을 포함하는 도 7의 디지털/아날로그 변환장치 12에서는, 저항소자로 구성된 전류제한소자 42에서의 전압강하량이 출력전압 VNo에 따라 변화될 가능성이 있는 것으로, 출력전압 VNo의 온도의존성은, 도 8에 나타낸 디지털/아날로그 변환장치 13보다도 다소 뒤떨어지게 된다.
이와 같이, 실시예 2의 변형예에 따른 디지털/아날로그 변환장치에서는, 실시예 2에 따른 디지털/아날로그 변환장치가 나타내는 효과에 부가하여, 출력전압 VNo의 단계적인 전압변화량 ΔV를, 온도의존성을 더욱 억제하여 정확히 설정할 수 있다.
(실시예 3)
실시예 2 및 그 변형예에 따른 디지털/아날로그 변환장치에서는, (7)식으로부터 이해되는 바와 같이, 출력전압 VNo에 영향을 주는 전압 VB는, (VTN-│VTP│)의 항을 포함한다.
트랜지스터의 임계치전압 VTN, │VTP│의 각각은, 제조시에서의 프로세스변동에 의해 변동할 가능성이 있다. 이 영향에 의해, (VTN-│VTP│)의 값이 변동하면, 트랜지스터 특성(임계치전압)의 변동에 기인하여, 출력전압 VNo의 레벨이 변동될 가능성이 있다. 실시예 3에 따른 구성에 있어서는, 이러한 문제점을 해결하여, 출력전압 VNo를 더욱 고정밀도하게 설정하기 위한 구성에 대하여 설명한다.
도 9를 참조하여, 실시예 3에 따른 디지털/아날로그 변환장치 14는, 도 7에 나타낸 디지털/아날로그 변환장치 12와 비교하여, 차지펌프회로 130 대신에 차지펌프회로 132를 구비하는 점에서 다르다. 차지펌프회로 132는, 차지펌프회로 130과 비교하여, 바이어스회로 140 대신에 바이어스회로 142를 포함하는 점에서 다르다.
바이어스회로 142는, 도 7에 나타난 바이어스회로 140과 비교하여, n형 트랜지스터 41 및 노드 N2의 사이에 접속된 p형 트랜지스터 45와, 노드 N3 및 p형 트랜지스터 43의 사이에 접속된 n형 트랜지스터 46을 더 갖는 점에서 다르다. p형 트랜지스터 45는 다이오드접속되고, 그 게이트는 노드 N2와 접속된다. 마찬가지로 n형 트랜지스터 46도 다이오드접속되고, 그 게이트는 노드 N3과 접속된다.
디지털/아날로그 변환장치 14의 그 밖의 부분의 구성은, 도 7에 나타낸 디지털/아날로그 변환장치 12와 동일하므로 상세한 설명은 반복하지 않는다.
바이어스회로 142에서는, 노드 N3의 전압 V3은 하기 (8)식으로 나타난다.
V3=VNo+VTN+│VTP│…(8)
즉, 출력전압 VNo보다도, VTN+│VTP│만큼 큰 전압이 n형 트랜지스터 41의 게이트에 인가된다. 한편, 다이오드접속된 p형 트랜지스터 45를 접속함으로써, 상기 (2)식에서의 (V2-VTN)의 항은, (V2-VTN-│VTP│)가 된다. 이 결과, 상기 (2)식에서의 (V2-VTN)의 항이, V2로 치환되므로, (4)식에서의 VB=0으로 할 수 있다.
이 결과, 실시예 3에 따른 디지털/아날로그 변환장치 14에서의 출력전압 VNo는, (1)식에 나타나는 V2에만 의존하여 하기 (9)식으로 나타난다.
VNo=m·V2…(9)
이 결과, 실시예 3에 따른 디지털/아날로그 변환장치에 있어서는, 실시예 1에 따른 디지털/아날로그 변환장치가 나타내는 효과에 부가하여, 트랜지스터의 임계치전압의 제조변동의 영향을 배제하여, 출력전압 VNo를 보다 정확히 생성할 수 있다. 또한, ΔV의 확보가 용이하게 되므로, 출력전압범위를 넓게 하는 것이 가능해진다.
(실시예 3의 변형예)
도 10을 참조하여, 실시예 3의 변형예에 따른 디지털/아날로그 변환장치 15는, 도 9에 나타낸 디지털/아날로그 변환장치 14와 비교하여, 차지펌프회로 132 대신에 차지펌프회로 133을 구비하는 점에서 다르다. 차지펌프회로 133은, 차지펌프회로 132와 비교하여, 바이어스회로 142 대신에 바이어스회로 143을 포함하는 점에서 다르다.
바이어스회로 143은, 도 9에 나타낸 바이어스회로 142와 비교하여, 전류제한 소자 42가 정전류원 44로 구성되어 있는 점이 다르다. 정전류원 44에 대해서는, 도 8에서 설명한 것과 동일하므로, 상세한 설명은 반복하지 않는다.
이와 같이, 전류제한소자 42로서 정전류원 44를 사용함으로써, 실시예 3의 변형예에 따른 디지털/아날로그 변환장치에서는, 실시예 3에 따른 디지털/아날로그 변환장치가 나타내는 효과에 부가하여, 온도의존성을 더욱 억제하여 출력전압 VNo를 정확히 설정할 수 있다.
이때, 실시예 2, 3 및 그것들의 변형예에 따른 디지털/아날로그 변환장치(11∼15)에서는, 도 1에 나타낸 펄스수 제어회로 20을 구비한 구성에 대하여 기재하였지만, 이들 디지털/아날로그 변환장치에 있어서도, 도 6에 나타난 펄스수 제어회로 20＃을 펄스수 제어회로 20 대신에 사용하는 것도 가능하다.
(실시예 4)
실시예 4에서는, 실시예 1∼3 및 그것들의 변형예에서 나타난 디지털/아날로그 변환장치(10∼15)에 대하여, 역극성의, 즉 각 펄스 CP의 입력에 응답하여 출력전압 VNo가 단계적으로 강하하는 디지털/아날로그 변환장치의 구성에 대하여 설명한다.
도 11을 참조하여, 실시예 4의 제1 구성예에 따른 디지털/아날로그 변환장치 10＃은, 도 1에 나타낸 디지털/아날로그 변환장치(10)에 대응한 구성을 갖고，또 출력전압 VNo에 대해 역극성을 갖는다.
디지털/아날로그 변환장치 10＃은, 펄스수 제어회로 20(또는 20＃)과, 차지펌프회로 30＃과, 프리차지 스위치(51∼53)를 갖는다. 차지펌프회로 30＃은, 펌프 용량 32와, 스위치소자 34와, 바이어스회로 40＃을 갖는다.
바이어스회로 40＃은, 전원노드 NR＃ 및 노드 N2의 사이에 접속된 p형 트랜지스터 41＃을 갖는다. p형 트랜지스터 41＃의 게이트는, 출력노드 No와 접속된다. 프리차지 스위치(51∼53)는, 고전압 VDH가 공급되는 전원노드 NH와, 노드 N1, N2 및 출력노드 No와의 사이에 각각 접속되고, 프리차지신호 Φp에 응답하여 온오프한다.
펄스수 제어회로 20 또는 20＃의 구성 및 동작은, 실시예 1 및 그 변형예에서 설명한 것과 동일하므로 상세한 설명은 반복하지 않는다.
고전압 VDH는, 예를 들면, 입력디지털 데이터에 따라 생성되는 출력전압 VNo의 제어범위의 최고레벨에 해당하고, 전원노드 NR＃에는, 적어도 고전압 VDH보다도 낮은 소정전압 VR＃이 공급된다.
차지펌프회로 30＃은, 도 4에 나타낸 차지펌프회로 30의 동작파형과 역특성으로 동작하고, 노드 N1에 1개의 펄스 CP가 전달될 때마다, 펄스 CP의 하강에지에 응답하여, 출력전압 VNo를 ΔV씩 단계적으로 하강시킨다.
따라서, 실시예 4에 따른 디지털/아날로그 변환장치 10＃은, 도 1에 나타낸 디지털/아날로그 변환장치 10과 동일한 효과를 향수하여, 디지털 데이터에 따라, 등간격이면서 단계적으로 설정된 아날로그전압을 발생할 수 있다.
도 12를 참조하여, 실시예 4에 따른 제2 구성예의 디지털/아날로그 변환장치 12＃은, 도 11에 나타낸 디지털/아날로그 변환장치 10＃과 비교하여, 차지펌프회로 30＃ 대신에 차지펌프회로 130＃을 구비하는 점에서 다르다. 차지펌프회로 130＃ 은, 차지펌프회로 30＃과 비교하여, 바이어스회로 40＃ 대신에 바이어스회로 140＃을 포함하는 점에서 다르다.
바이어스회로 140＃은, p형 트랜지스터 41＃에 부가하여, 전류제한소자 42 및 n형 트랜지스터 43＃을 더 갖는다. 전류제한소자 42 및 n형 트랜지스터 43＃은, 각각이 다른 전압의 공급을 받는 전원노드 사이에 직렬로 접속된다. 도 12에서는, 전류제한소자 42 및 n형 트랜지스터 43＃은, 전원노드 NR＃ 및 전원노드 NH의 사이에 접속되어 있지만, 다른 전압이 공급되는 전원노드와 접속하는 것도 할 수 있다.
디지털/아날로그 변환장치 12＃의 그 밖의 부분의 구성은, 도 11에 나타낸 디지털/아날로그 변환장치 10＃과 동일하므로 상세한 설명은 반복하지 않는다.
즉, 디지털/아날로그 변환장치 12＃은, 도 7에 나타낸 디지털/아날로그 변환장치 12에 대응한 구성을 갖고, 또한, 출력전압 VNo에 대하여 역극성을 갖는다. 따라서, 실시예 4에 따른 디지털/아날로그 변환장치 12＃은, 실시예 2에 따른 디지털/아날로그 변환장치 12와 동일한 효과를 향수하여, 디지털 데이터에 따라, 등간격이고 또한 단계적으로 설정된 아날로그전압을 발생할 수 있다.
도 13을 참조하여, 실시예 4에 따른 제3 구성예의 디지털/아날로그 변환장치 13＃은, 도 12에 나타낸 디지털/아날로그 변환장치 12＃과 비교하여, 차지펌프회로 130＃ 대신에 차지펌프회로 131＃을 구비하는 점에서 다르다. 차지펌프회로 131＃은, 차지펌프회로 130＃과 비교하여, 바이어스회로 140＃ 대신에 바이어스회로 141＃을 포함하는 점에서 다르다. 바이어스회로 141＃은, 도 12에 나타낸 바이어스회로 140＃과 비교하여, 전류제한소자 42가 정전류원 44로 구성되어 있는 점이 다르 다.
즉, 디지털/아날로그 변환장치 13＃은, 도 8에 나타낸 디지털/아날로그 변환장치 13에 대응한 구성을 갖고, 또한, 출력전압 VNo에 대하여 역극성을 갖는다. 즉, 디지털/아날로그 변환장치 12＃ 및 13＃의 상위점은, 디지털/아날로그 변환장치 12 및 13의 상위점과 동일하다. 따라서, 디지털/아날로그 변환장치 13＃은, 실시예 2의 변형예에 따른 디지털/아날로그 변환장치 13과 마찬가지로, 도 12의 디지털/아날로그 변환장치 12＃이 나타내는 효과에 부가하여, 온도의존성을 더욱 억제하여 출력전압 VNo를 정확히 설정할 수 있다.
도 14를 참조하여, 실시예 4에 따른 제4 구성예의 디지털/아날로그 변환장치 14＃은, 도 12에 나타낸 디지털/아날로그 변환장치 12＃과 비교하여, 차지펌프회로 130＃에 대신에 차지펌프회로 132＃을 구비하는 점에서 다르다. 차지펌프회로 132＃은, 차지펌프회로 130＃과 비교하여, 바이어스회로 140＃ 대신에 바이어스회로 142＃을 포함하는 점에서 다르다.
바이어스회로 142＃은, 도 12에 나타난 바이어스회로 140＃과 비교하여, p형 트랜지스터 41＃ 및 노드 N2의 사이에 접속된 n형 트랜지스터 45＃과, 노드 N3 및 n형 트랜지스터 43＃의 사이에 접속된 p형 트랜지스터 46＃을 더 갖는 점에서 다르다. n형 트랜지스터 45＃은 다이오드접속되고, 그 게이트는 노드 N2와 접속된다. 마찬가지로 p형 트랜지스터 46＃도 다이오드접속되고, 그 게이트는 노드 N3과 접속된다.
디지털/아날로그 변환장치 14＃의 그 밖의 부분의 구성은, 도 12에 나타낸 디지털/아날로그 변환장치 12＃과 동일하므로 상세한 설명은 반복하지 않는다. 즉, 디지털/아날로그 변환장치 14＃은, 도 9에 나타낸 디지털/아날로그 변환장치 14에 대응한 구성을 갖고, 또한, 출력전압 VNo에 대하여 역극성을 갖는다.
따라서, 디지털/아날로그 변환장치 14＃은, 실시예 3에 따른 디지털/아날로그 변환장치 14와 마찬가지로, 도 11의 디지털/아날로그 변환장치 10＃이 나타내는 효과에 부가하여 트랜지스터의 임계치전압의 제조변동의 영향을 배제하여, 출력전압 VNo를 보다 정확히 생성할 수 있다. 또한, ΔV의 확보가 용이하게 되므로, 출력전압범위를 넓히는 것이 가능해진다.
도 15를 참조하여, 실시예 4에 따른 제5 구성예의 디지털/아날로그 변환장치 15＃은, 도 14에 나타낸 디지털/아날로그 변환장치 14＃과 비교하여, 차지펌프회로 132＃ 대신에 차지펌프회로 133＃을 구비하는 점에서 다르다. 차지펌프회로 133＃은, 차지펌프회로 132＃과 비교하여, 바이어스회로 142＃ 대신에 바이어스회로 143＃을 포함하는 점에서 다르다. 바이어스회로 143＃은, 도 12에 나타낸 바이어스회로 142＃과 비교하여, 전류제한소자 42가 정전류원 44로 구성되어 있는 점이 다르다.
즉, 디지털/아날로그 변환장치 15＃은, 도 10에 나타낸 디지털/아날로그 변환장치 15에 대응한 구성을 갖고, 또한, 출력전압 VNo에 대하여 역극성을 갖는다. 즉, 디지털/아날로그 변환장치 14＃ 및 15＃의 상위점은, 디지털/아날로그 변환장치 14 및 15의 상위점과 동일하다. 따라서, 디지털/아날로그 변환장치 15＃은, 실시예 3의 변형예에 따른 디지털/아날로그 변환장치 15와 마찬가지로, 도 14의 디지털/아날로그 변환장치 14＃이 발휘하는 효과에 부가하여, 온도의존성을 더욱 억제하여 출력전압 VNo를 보다 정확히 설정할 수 있다.
(실시예 5)
실시예 1∼3 및 그 변형예 및 실시예 4에 따른 디지털/아날로그 변환장치에서는, 출력전압 VNo의 레벨은, 펌프용량의 용량값 CP 및 출력용량의 용량값 Co의 영향을 받는다. 따라서, 출력전압 VNo를 정밀히 설정하기 위해서는, 이들 용량값 Cp 및 Co를 조정가능한 것이 바람직하다.
도 16을 참조하여, 실시예 5에 따른 디지털/아날로그 변환장치 16은, 펄스수 제어회로 20(또는 20＃)과, 차지펌프회로를 구성한다, 펌프용량 32 및 회로블록 35를 구비하고, 출력용량 5가 접속된 출력노드 No에, 입력디지털 데이터에 따른 아날로그전압인 출력전압 VNo를 생성한다. 이때, 회로블록 35는, 지금까지 설명한 차지펌프회로 30, 131∼133(또는 30＃, 131＃∼133＃)으로부터 펌프용량(32)을 제외한 회로부분을 총괄적으로 나타내는 것이다.
실시예 5에 따른 구성에 있어서는, 펌프용량(32) 및 출력용량(5)은, 외부입력에 응답하여 미조정가능한 구성을 가지고 있다. 펌프용량(32)은, 노드 N1 및 N2의 사이에 병렬로 접속된 복수의 조정유닛(36)을 포함한다. 각 조정유닛(36)은, 노드 N1 및 N2의 사이에 직렬로 접속된, 단위커패시터 SCa 및 링크소자 LKa를 갖는다.
마찬가지로, 출력용량(5)은, 소정전압 Vss 및 출력노드 No의 사이에 병렬로 접속된 복수의 조정유닛(37)을 포함한다. 각 조정유닛 37은, 소정전압 Vss 및 출력 노드 No의 사이에 직렬로 접속된, 단위커패시터 SCb 및 링크소자 LKb를 갖는다.
각 링크소자 LKa는, 서로 독립적으로, 조정유닛 36의 외부로부터의 프로그램입력에 응답하여, 노드 N1 및 N2 사이에서의 대응의 단위커패시터 SCa를 포함하는 전기경로의 형성 및 비형성을 선택적으로 설정가능하다. 마찬가지로, 각 링크소자 LKb는, 서로 독립적으로, 조정유닛 37의 외부로부터의 프로그램입력에 응답하여, 출력노드 No 및 소정전압 Vss 사이에서의 대응의 단위커패시터 SCb를 포함하는 전기경로의 형성 및 비형성을 선택적으로 설정가능하다.
링크소자 LKa, LKb로서는, 레이저광조사를 프로그램입력으로서 블로우(blow)되는 레이저퓨즈나, 고전압인가를 프로그램입력으로서 용단되는 전기퓨즈 등의 적용이 가능하다. 혹은, 절연막 파괴를 위한 고전압 인가를 프로그램입력으로서, 비도통상태로부터 도통상태로 변화되는 안티퓨즈소자에 의해, 해당 링크소자를 구성하는 것도 가능하다.
이러한 구성으로 함으로써, 실시예 5에 따른 디지털/아날로그 변환장치에 있어서는, 출력전압 VNo의 레벨에 영향을 미치게 하는 펌프용량(32)의 용량값 Cp 및 출력용량(5)의 용량값 Co를 외부로부터의 프로그램입력에 의해 단계적으로 조정할 수 있다. 이 결과, 출력전압 VNo의 레벨을 미조정하여, 보다 정확한 아날로그전압을 얻는 것이 가능하다.
(실시예 6)
실시예 6에서는, 실시예 1∼5 및 그것들의 변형예에서 설명된, 차지펌프동작에 의한 디지털/아날로그 변환장치를 사용하여, 표시장치에서의 계조전압을 공급하 는 구성에 대하여 설명한다.
도 17은, 실시예 6에 따른 표시장치의 전체구성을 나타내는 블록도이다. 도 17을 참조하여, 실시예 6에 따른 표시장치(200)는, 표시패널부(220)와, 게이트 드라이버(230)와, 소스드라이버(240)를 구비한다. 이때, 도 17에는, 게이트 드라이버(230) 및 소스드라이버(240)가 표시패널부(220)와 일체적으로 형성된 표시장치의 구성을 예시하였지만, 이들 회로부분에 대해서는, 표시패널부(220)의 외부회로로서 설치하는 것도 가능하다.
표시패널부(220)는, 행렬형으로 배치된 복수의 화소회로(225)를 포함한다. 화소회로의 행(「화소행」이라고도 이하 칭함)에 각각 대응하여 게이트선 GL이 배치되고, 화소회로의 열(「화소열」이라고도 이하 칭함)에 각각 대응하여, 데이터선 DL이 설치된다. 도 17에는, 제1행의 제1열 및 제2열의 화소회로 및 이것에 대응하는 게이트선 GL1 및 데이터선 DL1, DL2가 대표적으로 나타나 있다.
각 화소회로 225는, 대응하는 데이터선 DL과 화소노드 Np와의 사이에 설치되는 스위치소자 226과, 화소노드 Np 및 공통전극노드 NC의 사이에 병렬로 접속되는 유지용량 227 및 액정표시소자 228을 갖는다. 화소노드 Np 및 공통전극노드 NC의 전압차에 따라, 액정표시소자 228 중의 액정의 배향성이 변화되고, 이것에 응답하여 액정표시소자 228의 표시휘도가 변화된다. 이에 따라, 데이터선 DL 및 스위치소자 226을 통해 화소노드 Np에 기록되는 표시전압에 따라, 각 화소회로의 휘도를 컨트롤하는 것이 가능하게 된다. 스위치소자 226은, 예를 들면, n형 트랜지스터로 구성된다.
게이트 드라이버 230은, 소정의 주기에 근거하여, 게이트선 GL을 순서대로 활성화한다. 스위치소자 226의 게이트는 대응하는 게이트선 GL과 접속된다. 따라서, 대응하는 게이트선 GL의 활성화(H 레벨)기간 동안에 있어서, 화소노드 Np는 대응하는 데이터선 DL과 접속된다. 스위치소자 226은, 일반적으로, 액정표시소자 228과 동일한 절연체기판(유리기판·수지기판 등) 상에 형성되는 TFT로 구성된다. 화소노드 Np로 전달된 표시전압은, 유지용량 227에 의해 전달된다.
혹은, 도 18에 나타나는, 전류구동형 발광소자를 포함하는 화소회로 225＃에 의해, 도 17에서의 화소회로 225를 치환하는 것도 가능하다.
도 18을 참조하여, 화소회로 225＃은, 스위치소자 226과, 유지용량 227＃과, 전류구동형 발광소자의 대표예로서 표시되는 EL(Electro-luminescence) 소자 228＃과, 전류구동 트랜지스터 229를 포함한다. 스위치소자 226은, 화소회로 225와 마찬가지로, 대응하는 데이터선 DL과 화소노드 Np와의 사이에 설치되고, 그 게이트는, 대응하는 게이트선 GL과 접속된다. 유지용량 227＃은, 화소노드 Np 및 전압 Vdd의 사이에 접속된다. EL 소자 228＃ 및 전류구동 트랜지스터 229는, 전압 Vdd 및 전압 Vss의 사이에 직렬로 접속된다. 전류구동 트랜지스터 229는, 예를 들면, p형 TFT로 구성된다. 스위치소자 226 및 전류구동 트랜지스터 229는, 일반적으로는, EL 소자 228＃과 동일한 절연체기판 상에 형성된다.
스위치소자 226은, 대응하는 게이트선 GL의 활성화(H 레벨)기간 동안에 있어서, 화소노드 Np를 데이터선 DL과 접속한다. 이에 따라, 화소노드 Np에는, 데이터선 DL 상의 표시전압이 전달된다. 화소노드 Np의 전압은, 유지용량 227＃에 의해 유지된다.
전류구동 트랜지스터 229는, 화소노드 Np와 접속된 게이트를 갖고, 화소노드 Np의 전압, 즉 데이터선으로부터 전달된 표시전압(계조전압)에 따른 전류 Iel을 EL 소자 228＃로 공급한다. EL 소자 228＃의 표시휘도는, 공급된 통과전류 Iel에 따라 변화된다. 따라서, 화소회로 225＃에 있어서도, 화소회로로 인가되는 표시전압을 단계적으로 설정함으로써, EL 소자의 휘도를 계조적으로 설정할 수 있다.
이때, 이하의 설명에서 명백해지는 바와 같이, 실시예 6에서는, 각 화소회로로 공급되어야 하는 표시전압(계조전압)을 발생하는 주변회로쪽으로 향하고있기 때문에, 해당 계조전압에 따른 휘도를 표시하는 화소회로를 갖는 표시장치에 있어서, 화소회로의 구성이 한정되지 않고, 본 발명을 적용할 수 있다.
다시 도 17을 참조하여, 소스드라이버(240)는, n비트의 표시데이터 SIG에 의해 단계적으로 설정되는 표시전압을 데이터선 DL로 출력한다. 실시예 6에서도, n=4인 경우, 즉 표시데이터 SIG가 데이터비트(D0∼D3)로 구성되는 경우에 대하여 대표적으로 설명한다. 실시예 6에 있어서도, 데이터비트 D0이 최하위 자리수(LSB)이고, 데이터비트 D3이 최상위 자리수(MSB)인 것으로 한다. 따라서, 실시예 6에 따른 표시장치(200)에서는, 4비트의 표시데이터 SIG에 근거하여, 각 화소회로에서 24=16단계의 계조표시가 가능하다.
소스드라이버 240은, 시프트 레지스터 250과, 데이터 래치회로 252, 254와, 표시전압 발생회로 270을 포함한다.
표시데이터 SIG는, 화소회로 225마다의 표시휘도에 대응하여 직렬로 생성된 다. 즉, 각 타이밍에서의 데이터비트 D0∼D3은, 표시패널부 220 중의 하나의 화소회로 225에서의 표시휘도를 나타내고 있다. 시프트 레지스터 250은, 표시데이터 SIG의 생성이 전환되는 소정주기에 동기한 타이밍으로, 데이터 래치회로 252에 대하여, 데이터비트 D0∼D3의 도입을 지시한다. 데이터 래치회로 252는, 직렬로 생성되는 하나의 화소행분의 표시데이터 SIG를 순서대로 도입하여 유지한다.
하나의 화소행분의 표시데이터 SIG가 데이터 래치회로 252에 도입된 타이밍으로, 래치신호 LT의 활성화에 응답하여, 데이터 래치회로 252에 래치된 표시데이터군은, 데이터 래치회로 254로 전달된다.
표시전압 발생회로 270은, 각 데이터선 DL에 대응하여 설치된 계조전압 발생회로 280을 포함한다. 계조전압 발생회로 280의 각각은, 데이터 래치회로 254에 유지된 대응의 데이터비트 D0∼D3을 디지털-아날로그변환하여 얻어진 계조전압을, 표시전압으로서 출력노드 No에 출력한다. 계조전압 발생회로 280의 각 출력노드 No는, 대응의 데이터선 DL과 접속되어 있다. 예를 들면, 도 17에 나타난 데이터선 DL1 및 DL2에 각각 대응하여 설치된 계조전압 발생회로 280의 출력노드 No1 및 No2는, 데이터선 DL1 및 DL2와 접속되어 있다.
계조전압 발생회로 280은, 펄스수 제어회로 290과, 차지펌프회로 295를 갖는다. 펄스수 제어회로 290은, 예를 들면, 도 1 및 도 6에 각각 나타낸 펄스수 제어회로 20 및 20＃의 구성이 적용가능하고, 연속적으로 공급되는 펄스 CP를 수신하여, 대응의 데이터비트 D0∼D3에 따른 개수의 펄스 CP#을 차지펌프회로 295로 입력한다. 즉, 차지펌프회로 295에 입력되는 펄스 CP#의 수는, 데이터비트 D0∼D3을 디 지털-아날로그변환하여 얻어진 값에 따라 설정된다.
차지펌프회로 295는, 펄스수 제어회로 290에 의해 입력된 펄스 CP#의 입력의 각각에 응답하여, 출력노드 No의 전압을 단계적으로 변화시킨다. 차지펌프회로 295로서는, 실시예 1∼5 및 그것들의 변형예에서 설명하였다, 차지펌프회로 30, 131∼133이나, 차지펌프회로 30＃, 131＃∼133＃을 사용할 수 있다.
이러한 구성으로 함으로써, 차지펌프회로를 사용하여, 저소비전력으로, 계조표시를 위한 표시전압을 발생할 수 있다. 특히, 차지펌프회로 295로서, 실시예 1∼5 및 그것들의 변형예에 나타난 차지펌프회로를 사용하면, 계조전압을 정밀도 좋게 발생하는 것이 가능해진다. 혹은, 요구되는 계조전압의 설정정밀도나 회로면적에 의해서는, 실시예 1∼5 및 그것들의 변형예에서 설명한 바이어스회로의 배치가 생략된, 일반적인 구성의 차지펌프회로를 적용하는 것도 가능하다.
그렇지만, 특히 액정표시소자를 각 화소회로에 구비한 표시장치(이하, 「액정표시장치」이라고도 칭함)에 있어서는, 차지펌프회로의 출력용량에 해당하는 데이터선 DL의 기생용량이 온도의존성을 가지기 때문에, 이 점에 착안한 대응이 필요하다.
도 19는, 액정표시장치 중의 차지펌프회로의 출력용량인 데이터선의 기생용량을 설명하는 단면도이다.
도 19를 참조하여, 액정표시장치는, 절연체기판의 대표예로서 표시되는 유리기판(300) 상에 형성된다. 유리기판(300) 상에는, 절연층(340), 금속배선층(320), 절연층(350) 및 액정층(360)이 순서대로 적층되고, 액정층(360)의 상면에는, 공통 전극(330)이 설정된다. 금속배선층(320)은, 도 17에 나타낸 데이터선 DL이 배치된다. 데이터선 DL은, 대표적으로는 알루미늄배선으로 형성된다. 공통전극(330)은, 도 17에 나타낸 공통전극노드 NC에 해당한다.
또한, 도 17에 나타낸 게이트선 GL은, 유리기판(300) 상에 형성된 TFT(도시하지 않음)의 게이트전극으로서 사용되기 때문에, 절연층(340)의 중간에 설치된 금속배선층(310)에 형성된다. 게이트선 GL은, 대표적으로는 알루미늄 크롬배선으로 형성된다.
이 결과, 데이터선 DL 및 게이트선 GL 사이의 기생용량에 해당하는 용량 Ca, 데이터선 DL 및 공통전극 330 사이에서의, 절연층(350) 부분 및 액정층(360) 부분의 각각에서의 기생용량에 해당하는 용량 Cb 및 Cc를 사용하여, 데이터선 DL의 기생용량, 즉 차지펌프회로의 출력용량 Co는, 직렬접속된 용량 Cb 및 Cc와, 용량 Ca와의 합으로 표현된다.
절연층 부분에 생기는 용량 Ca 및 Cb는, 거의 온도의존성을 갖지 않지만, 액정층 부분의 용량 Cc는, 온도에 의존하여 변화된다. 이 결과, 차지펌프회로의 출력용량(Co)이 온도의존성을 갖게 된다.
이 결과, 상기 (1)식 및 (4)식 등으로부터 이해되는 바와 같이, 차지펌프회로의 출력전압 VNo, 즉 화소회로로 공급되는 계조전압도 온도에 의존하여 변동하게 되어 버린다.
따라서, 실시예 6에 따른 표시장치에서는, 차지펌프회로 내의 펌프용량, 예를 들면, 실시예 1∼5 및 그것들의 변형예에 나타낸 차지펌프회로 내에서의 펌프용 량(32)을, 이하에 설명하는 바와 같이, 데이터선 DL 주변과 동일한 구조에 따라 형성함으로써, 계조전압의 변동을 억제한다.
도 20은 실시예 6에 따른 펌프용량의 형성을 설명하는 개념도이다. 도 20을 참조하여, 실시예 6에 따른 구성에 있어서는, 차지펌프회로 내의 펌프용량(32)은, 노드 N1 및 N2에 형성된 용량 Ca＃과, 노드 N1 및 N2에 직렬접속된 용량 Cb＃ 및 Cc＃과의 병렬접속으로 실현된다. 또한, 이들 용량 Ca＃∼Cc＃은, 도 19에 나타낸 용량 Ca∼Cc와 각각 동일한 구조로 형성된다.
도 21은, 실시예 6에 따른 펌프용량의 제1 구조예를 나타내는 도면이다. 도 21을 참조하여, 펌프용량(32)이 형성되는 영역에서도, 데이터선 DL의 배치영역(도 17의 표시패널부(220))과 마찬가지로, 절연층(340, 350) 및 액정층(360)이 형성된다. 또한, 데이터선 DL과 동일한 금속배선층(320)에 형성된, 노드 N1 및 N2에 각각 해당하는 전극 380 및 382의 사이에 펌프용량(32)이 형성된다. 전극 380 및 382의 각각은, 바람직하게는 데이터선 DL과 동일소재로 제작된다.
펌프용량 32는, 출력용량을 구성하는 용량 Ca∼Cc와 동일한 구조를 갖는, 용량 Ca＃∼Cc＃을 포함한다. 용량 Ca＃을 형성하기 위해서, 더미전극(315)은, 게이트선 GL과 동일한 금속배선층(310)에, 절연층(340)을 사이에 끼워 전극(380)과 대향하도록 형성된다. 또한, 더미전극(315)은, 절연층(340)에 설치된 스루홀에 형성된 콘택(383)에 의해, 전극(382)과 전기적으로 접속된다.
공통전극(330)과 동일층에는, 더미전극(332)이, 절연층(350) 및 액정층(360)을 사이에 끼워 전극(380)과 대향하도록 형성된다. 따라서, 더미전극(332)및 전극(380)의 사이에는, 절연층(350) 부분 및 액정층(360) 부분의 각각에서의 기생용량에 해당하는 용량 Cb＃ 및 Cc＃이 직렬접속되어 존재한다.
또한, 전극 382는, 절연층(350) 및 액정층(360)에 설치된 스루홀에 형성된 콘택부를 구성한다, 콘택전극(384) 및 도전성수지(386)에 의해, 더미전극(332)과 접속된다. 콘택전극(384)은, 알루미늄 또는 ITO(Indium-Tin-Oxide)막에 의해 형성된다. 또한 더미전극(332) 및 콘택전극(384)은, 도전성수지(386)에 의해 압착에 의해 접속된다. 또한, 더미전극(332)은, 절연막(370)에 의해, 적어도 공통전극(330)과는 전기적으로 절연된다.
이러한 구조로 함으로써, 전극 380 및 382의 사이에는, 용량 Ca＃∼Cc＃의 직병렬접속에 의해, 데이터선 DL의 기생용량(즉, 차지펌프회로의 출력용량)과 같은 구조로, 펌프용량(32)이 형성된다. 더미전극 315, 332 및 전극 380 및 382의 면적은, 용량성분 Ca＃∼Cc＃의 합성용량인 "Ca＃+Cb＃·Cc＃/(Cb＃+Cc＃)"이 Cp가 되도록 설계된다.
이러한 구조로 펌프용량을 설치함으로써, 펌프용량의 용량값 Cp와, 출력용량의 용량값 Co와의 온도의존성이 동일하게 된다. 이 때문에, 상기 (1), (4)식 등에 있어서, 용량값 Cp, Co에 온도의존성이 발생해도, 양자의 비에 의해 상쇄되기 때문에, 전압 V2, VB 즉 출력전압 VNo의 레벨은, 큰 온도의존성을 가지지 않게 된다. 이 결과, 온도의존성을 해소하여, 차지펌프회로를 사용하여, 계조전압을 고정밀도로 생성할 수 있다.
도 22는, 실시예 6에 따른 펌프용량의 제2 구조예를 나타내는 도면이다. 도 22를 도 21과 비교하여, 제2 구조예에 있어서는, 더미전극 332는, 절연층(350) 및 액정층(360)을 사이에 끼워, 전극 380 및 382의 양쪽과 대향하도록, 공통전극(330)과 동일층에 형성된다. 또한, 더미전극 332 및 전극 382의 사이의 전기적인 콘택, 즉 도 21에서의 콘택전극 384 및 도전성수지 386의 배치가 생략된다. 또한, 더미전극 332를 전기적으로 플로팅상태로 할 필요가 있는 것으로, 필요에 따라, 더미전극 332를 다른 노드배선 등으로부터 전기적으로 절연하기 위한 절연막 372가 설치된다.
이에 따라, 전극 380 및 382의 각각과 더미전극 332와의 사이에는, 절연층(350)에서의 기생용량인 용량 2Cb＃과, 액정층(360)에서의 기생용량인 용량 2Cc＃이 직렬로 접속되고, 이들 용량이 병렬접속되는 구성으로 되어 있다. 이때, 용량 2Cb＃ 및 2Cc＃은, 도 21에 나타낸 용량 Cb＃ 및 Cc＃의 각각 2배인 것으로 한다.
전극 330 및 더미전극 315의 사이에는, 도 21과 동일한 구조에 의해, 용량 Ca＃이 형성되어 있다.
이 결과, 전극 380 및 382 사이, 즉 노드 N1 및 N2 사이의 용량값은, 도 21의 구조예와 마찬가지로, Ca＃+Cb＃·Cc＃/(Cb＃+Cc＃)이 된다. 따라서, 도 21에 나타낸 구조예와 마찬가지로, 차지펌프회로의 펌프용량 및 출력용량을 동일한 구조로 함으로써, 온도의존성을 해소하여 계조전압을 고정밀도로 생성할 수 있다. 또한, 도 22의 구조예에서는, 치수정밀도가 낮은 도전성수지에 의한 압착이 불필요하게 되기 때문에, 제조가 용이하게 되고 수율 향상을 기대할 수 있다.
(실시예 7)
실시예 7에서는, 계조전압을 데이터선 DL로 빠르게 발생하는 것이 가능한 표시장치의 구성에 대하여 설명한다.
도 23을 참조하여, 실시예 7에 따른 계조전압 발생회로 400은, 펄스제어부 405와, 펄스수 제어회로 292와, 스위치부 410 및 420과, 상승형의 차지펌프회로 295U와, 강하형의 차지펌프회로 295D를 구비한다.
펄스제어부 405는, 펄스 CP를 반전하여 반전펄스 /CP를 출력하는 인버터 406과, 최상위 자리수의 데이터비트 D3에 응답하여 상보적으로 온·오프하는 스위치 407및 408을 갖는다.
펄스수 제어회로 292는, 펄스제어부 405에 의해 노드 N4로 전달된 펄스 CP 또는 반전펄스 /CP를 수신하여, 데이터비트 D0∼D3에 따른 개수의 펄스 CP 또는 반전펄스 /CP를 노드 N5에 출력한다.
스위치부 410은, 노드 N5 및 상승형의 차지펌프회로 295U의 사이에 설치된 스위치 412와, 노드 N5 및 강하형의 차지펌프회로 295D의 사이에 설치된 스위치 414를 갖는다. 스위치부 420은, 상승형의 차지펌프회로 295U의 출력노드와 데이터선 DL과의 사이에 설치된 스위치 422와, 강하형의 차지펌프회로 295D의 출력노드 및 데이터선 DL의 사이에 설치된 스위치 424를 갖는다.
계조전압의 발생동작시에 있어서, 스위치 412 및 422는, 데이터비트 D3이 "1"일 때에 온하고, "0"일 때에 오프한다. 스위치 414 및 424는, 데이터비트 D3에 따라, 스위치 412 및 422와 상보적으로 온 또는 오프한다.
상승형의 차지펌프회로 295U는, 펄스 CP가 1개 입력될 때마다, 출력노드의 전압을 ΔV씩 단계적으로 상승시킨다. 즉, 상승형의 차지펌프회로 295U로서는, 실시예 1∼3 및 그것들의 변형예에서 설명한 차지펌프회로 30, 131∼133을 대표적으로 사용할 수 있다.
강하형의 차지펌프회로 295D는, 반전펄스 /CP가 1개 입력될 때마다, 출력노드의 전압을 ΔV씩 단계적으로 강하시킨다. 즉, 강하형의 차지펌프회로 295D로서는, 실시예 4에서 설명한 차지펌프회로 30＃, 131＃∼133＃을 대표적으로 사용할 수 있다.
혹은, 요구되는 계조전압의 설정정밀도나 회로면적에 따라서는, 실시예 1∼5 및 그것들의 변형예에서 설명한 바이어스회로의 배치가 생략된, 일반적인 구성의 차지펌프회로를 차지펌프회로 295U, 295D로서 적용하는 것도 가능하다.
데이터선 DL에 대해서는, 도 17에서도 설명한 바와 같이, 선택된 게이트선 GL에 대응하는 화소회로 225(또는 225＃)가 접속되어 있다.
또한, 데이터선 DL에 대하여, 중간전압 발생회로(440)와, 중간전압 발생회로 440 및 데이터선 DL 사이를 프리차지신호 PE에 응답하여 접속하는 프리차지 스위치 445가 설치된다.
중간전압 발생회로 440은, 계조전압의 최고레벨 및 최저레벨에 각각 대응하는 고전압 VDH 및 저전압 VDL의 중간전압 Vm을 발생한다. 즉, 고전압 VDH를 (D3, D2, D1, D0)=(1, 1, 1, 1)에 대응하는 계조전압으로 하고, 저전압 VDL을(D3, D2, D1, D0)=(0, 0, 0, 0)에 대응하는 계조전압으로 하면, 프리차지전압 Vm은, 중간레 벨인 (D3, D2, D1, D0)=(1, 0, 0, 0)에 대응하는 계조전압으로 설정된다.
프리차지 스위치 445는, 프리차지신호 PE에 응답하여 계조전압의 발생동작 전에 턴온함으로써, 데이터선 DL을 중간전압 Vm으로 프리차지한다. 한편, 프리차지 스위치 445는, 계조전압의 발생동작시, 즉, 차지펌프회로 295U 또는 295D가 스위치부 420에 의해 데이터선 DL과 접속되는 타이밍에서, 오프된다.
도 24는, 도 23에 나타난 펄스수 제어회로 292의 구성을 나타내는 회로도이다.
도 24를 참조하여, 펄스수 제어회로 292는, 도 6에 나타낸 펄스수 제어회로 20＃과 비교하여, 스위치 제어회로 27＃ 대신에 스위치 제어회로 297을 포함하는 점이 다르다. 또한, 스위치소자 22∼25, 22＃∼25＃은, 노드 N4 및 N5의 사이의 접속을 제어하기 위해 설치되어 있다. 스위치소자 22＃∼25＃은, 스위치 제어회로 297로부터의 제어신호 D0＃∼D3＃에 각각 응답하여 온·오프한다. 또한, 스위치소자 22∼24는, 제어신호 C0∼C2에 각각 응답하여 온·오프하고, 스위치소자 25는, 제어신호 C0에 응답하여 온·오프한다.
스위치 제어회로 297은, 제어신호 D0＃∼D2＃을 출력하는 멀티플렉서 293과, 제어신호 D3＃을 출력하는 인버터 294를 포함한다. 멀티플렉서 293은, 데이터비트 D0∼D2 및, 인버터에 의해 반전된 데이터비트 /D0∼/D2를 수신하여, 데이터비트 D3="1"일 때에는 데이터비트 D0∼D2를 제어신호 D0＃∼D2＃로서 출력하는 한편, 데이터비트 D3="0"일 때에는 반전된 데이터비트 /D0∼/D2를 제어신호 D0＃∼D2＃으로서 출력한다. 인버터 294는, 반전된 데이터비트 /D3을 제어신호 D3＃으로서 출력한다.
다시 도 23을 참조하여, 데이터비트 D3="1"일 때에는, 펄스제어부 405로부터 펄스 CP가 노드 N4로 출력된다. 펄스수 제어회로 292는, 발생되어야 하는 계조전압과 중간전압 Vm과의 차이에 대응하는 개수의 펄스 CP를 노드 N5로 전달하도록, 도 24에 나타낸 구성에 의해 제어신호 D0＃∼D3＃을 생성한다.
노드 N5로 전달된 펄스 CP는, 스위치 412를 통해 차지펌프회로 295U로 입력된다. 차지펌프회로 295U의 출력노드 N6은, 스위치 422에 의해 데이터선 DL과 접속된다. 한편, 차지펌프회로 295D로는 반전펄스 /CP가 입력되지 않고, 그 출력노드 N7도 데이터선 DL로부터는 절연된다. 이 결과, 데이터선 DL의 전압, 즉 계조전압은, 차지펌프회로 295U로 입력된 펄스 CP의 수에 대응하여, 중간전압 Vm으로부터 데이터비트 D0∼D3에 대응하는 전압까지 상승한다.
이것에 대하여, 데이터비트 D3="0"일 때에는, 펄스제어부 405로부터 반전펄스 /CP가 노드 N4로 출력된다. 펄스수 제어회로 292는, 발생되어야 하는 계조전압과 중간전압 Vm과의 차이에 대응하는 개수의 반전펄스 /CP를 노드 N5로 전달하도록, 제어신호 D0＃∼D3＃을 생성한다.
노드 N5로 전달된 반전펄스 /CP는, 스위치 414를 통해 차지펌프회로 295D로 입력된다. 차지펌프회로 295D의 출력노드 N7은, 스위치 424에 의해 데이터선 DL과 접속된다. 한편, 차지펌프회로 295U로는 펄스 CP가 입력되지 않고, 그 출력노드 N6도 데이터선 DL로부터는 절연된다. 이 결과, 데이터선 DL의 전압(계조전압)은, 차지펌프회로 295D로 입력된 반전펄스 /CP의 수에 대응하여, 중간전압 Vm으로부터 데 이터비트 D0∼D3에 대응하는 전압까지 하강한다.
이와 같이, 실시예 7에 따른 구성에 있어서는, 데이터선 DL을 중간전압 Vm으로 프리차지한 후에, 상승형 차지펌프회로와 강하형 차지펌프회로를 선택적으로 동작시켜 계조전압을 발생한다. 이에 따라, 상승형 차지펌프회로 및 강하형 차지펌프회로의 한쪽만을 사용하는 구성과 비교하여, 계조전압의 생성을 고속화할 수 있다.
(실시예 7의 변형예)
도 25는, 실시예 7의 변형예에 따른 계조전압 발생회로의 구성예를 나타내는 회로도이다.
도 25를 참조하여, 실시예 7의 변형예에 따른 구성에 있어서는, 도 23에 나타낸 실시예 7에 따른 구성과 비교하여, 계조전압 발생회로 400 대신에 계조전압 발생회로 400＃이 설치되는 점 및 중간전압 발생회로 440 및 프리차지 스위치 445 대신에, 프리차지회로 450이 배치되는 점에서 다르다.
프리차지회로 450은, 고전압 VDH 및 데이터선 DL의 사이에 배치된 스위치 452와, 데이터선 DL 및 저전압 VDL의 사이에 설치된 스위치 454를 갖는다. 스위치 452 및 454는, 신호 PE3 및 /PE3에 각각 응답하여, 도 23에 나타낸 프리차지 스위치 445의 턴온기간에 데이터비트 D3에 따라 상보적으로 온 및 오프한다.
계조전압 발생회로 400＃은, 도 23에 나타낸 계조전압 발생회로 400과 비교하여, 펄스수 제어회로 292 대신에 펄스수 제어회로 296을 포함하는 점에서 다르다. 또한, 스위치 407, 412, 422 및 스위치 408, 414, 424의 온·오프가, 계조전압 발생회로 400과 반대로 제어된다. 즉, 데이터비트 D3="1"일 때에는, 스위치 407, 412, 422의 각각이 오프하고 스위치 408, 414, 424의 각각이 온하는 한편, 데이터비트 D3="0"일 때에는, 스위치 407, 412, 422의 각각이 온하고 스위치 408, 414, 424의 각각이 오프한다.
도 26은, 도 25에 나타난 펄스수 제어회로 296의 구성을 나타내는 회로도이다.
도 26을 참조하여, 펄스수 제어회로 296은, 도 24에 나타낸 펄스수 제어회로 292와 비교하여, 데이터비트 D3에 대응하는 스위치 25, 25＃의 배치가 불필요한 점과, 스위치 제어회로 297 대신에 스위치 제어회로 297＃을 포함하는 점이 다르다.
스위치 제어회로 297＃은, 제어신호 D0＃∼D2＃을 생성하는 멀티플렉서 293을 포함한다. 멀티플렉서 293은, 도 24의 경우와는 반대로, 데이터비트 D3="1"일 때에는 반전데이터비트 /D0∼/D2를 제어신호 D0＃∼D2＃으로서 출력하는 한편, 데이터비트 D3="0"일 때에는 데이터비트 D0∼D2를 제어신호 D0＃∼D2＃로서 출력한다.
스위치 22＃∼24＃은, 스위치 제어회로 297#으로부터의 제어신호 D0＃~D2＃에 각각 응답하여 온·오프하고, 스위치 22∼24는, 제어신호 C0~C2에 각각 응답하여 온·오프한다.
다시 도 25를 참조하여, 데이터비트 D3="1"일 때에는, 프리차지회로 450에 의해, 계조전압의 발생 전에 데이터선 DL이 고전압 VDH로 프리차지된다. 이 상태로부터, 펄스제어부 405는, 반전펄스 /CP를 노드 N4로 출력한다. 펄스수 제어회로 296은, 발생되는 계조전압과 고전압 VDH와의 차이에 대응하는 개수의 반전펄스 /CP 를 노드 N5로 전달하도록, 도 26에 나타내는 구성에 의해 제어신호 D0＃∼D2＃을 생성한다.
노드 N5로 전달된 반전펄스 /CP는, 스위치 414를 통해 차지펌프회로 295D로 입력된다. 차지펌프회로 295D의 출력노드 N7은, 스위치 424에 의해 데이터선 DL과 접속된다. 한편, 차지펌프회로 295U로는 펄스 CP가 입력되지 않고, 그 출력노드 N6도 데이터선 DL로부터는 절연된다. 이 결과, 데이터선 DL의 전압(계조전압)은, 차지펌프회로 295D로 입력된 반전펄스 /CP의 수에 대응하여, 고전압 VDH로부터 데이터비트(D0∼D3)에 대응하는 전압까지 하강한다.
한편, 데이터비트 D3="0"일 때에는, 프리차지회로 450에 의해, 계조전압의 발생 전에 데이터선 DL이 저전압 VDL로 프리차지된다. 이 상태로부터, 펄스제어부 405는 펄스 CP를 노드 N4로 출력한다. 펄스수 제어회로 296은, 발생되어야 하는 계조전압과 저전압 VDL과의 차이에 대응하는 개수의 펄스 CP를 노드 N5로 전달하도록, 제어신호 D0＃∼D2＃를 생성한다.
노드 N5로 전달된 펄스 CP는, 스위치 412를 통해 차지펌프회로 295U로 입력된다. 차지펌프회로 295U의 출력노드 N6은, 스위치 422에 의해 데이터선 DL과 접속된다. 한편, 차지펌프회로 295D로는 반전펄스 /CP가 입력되지 않고, 그 출력노드 N7도 데이터선 DL로부터는 절연된다. 이 결과, 데이터선 DL의 전압(계조전압)은, 차지펌프회로 295U로 입력된 펄스 CP의 수에 대응하여, 저전압 VDL로부터 데이터비트 D0∼D3에 대응하는 전압까지 상승한다.
이와 같이, 실시예 7의 변형예에 따른 구성에서는, 상승형 차지펌프회로 및 강하형 차지펌프회로의 조합에 의해 계조전압을 발생시킴과 동시에, 표시데이터의 특정비트에 따라 데이터선의 프리차지전압을 전환할 수 있기 때문에, 실시예 7에 따른 구성과 비교하여, 계조전압의 생성을 더욱 고속화할 수 있다.
본 발명을 상세히 설명해 왔지만, 이것은 예시를 위한 것으로서, 한정될 수는 없고, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백해질 것이다.
이상 설명한 바와 같이, 본 발명의 디지털/아날로그 변환장치에 있어서, 비교적 단순한 구성의 차지펌프회로에 의해, 가중된 복수비트의 디지털 데이터에 따라 등간격이면서 단계적으로 설정된 아날로그전압을, 저소비전력으로 발생할 수 있다.
또한, 본 발명에 따른 표시장치는, 차지펌프회로를 사용하여, 가중된 복수비트의 표시데이터에 따라 단계적으로 설정된 계조표시를 위한 아날로그전압을, 저소비전력으로 발생할 수 있다.
또한, 표시장치에 있어서, 상승형 차지펌프회로 및 강하형 차지펌프회로를 선택적으로 동작시켜, 계조표시를 위한 아날로그전압을 발생하기 때문에, 상승형의 차지펌프회로 및 강하형의 차지펌프회로의 한쪽만을 사용하는 구성과 비교하여, 계조전압의 생성을 고속화할 수 있다.

Claims (3)

  1. 가중된 복수비트의 디지털 데이터에 따른 아날로그전압을 출력하는 디지털/아날로그 변환장치에 있어서,
    초기레벨로부터 소정레벨로 변화되는 제1 천이에지 및 상기 소정레벨로부터 상기 초기레벨로 복귀하는 제2 천이에지를 포함하는 펄스를, 상기 디지털 데이터에 따른 개수만큼 제1 노드로 공급하는 펄스수 제어회로와,
    상기 제1 노드로 1개의 상기 펄스가 공급될 때마다, 출력용량이 접속된 출력노드의 전압을 단계적으로 변화시키는 차지펌프회로를 구비하고,
    상기 차지펌프회로는,
    제2 노드 및 상기 제1 노드 사이에 접속된 펌프용량과,
    상기 제2 노드 및 상기 출력노드 사이에, 상기 제1 노드에 각 상기 펄스의 상기 제1 천이에지가 전달되는 타이밍에는 온되는 한편, 상기 제2 천이에지가 전달되는 타이밍에는 오프되도록 접속되는 스위치소자와,
    상기 출력노드의 전압의 변화에 따라, 상기 제2 노드의 전압을 동일한 극성으로 변화시키는 바이어스회로를 포함한 것을 특징으로 하는 디지털/아날로그 변환장치.
  2. 가중된 n비트(n : 2 이상의 정수)로 구성된 표시데이터에 근거한 계조표시를 행하는 표시장치에 있어서,
    각각이, 공급된 전압에 따른 표시를 행하는 복수의 화소회로와,
    상기 복수의 화소회로를 선택하기 위한 선택선과,
    상기 복수의 화소회로와 접속된 데이터선과,
    상기 표시데이터에 따른 아날로그전압인 계조전압을 상기 데이터선으로 공급하기 위한 계조전압 발생회로를 구비하고,
    상기 계조전압 발생회로는,
    초기레벨로부터 소정레벨로 변화되는 제1 천이에지 및 상기 소정레벨로부터 상기 초기레벨로 복귀하는 제2 천이에지를 포함하는 펄스를, 상기 표시데이터에 따른 개수만큼 제1 노드로 공급하는 펄스수 제어회로와,
    상기 제1 노드로 1개의 상기 펄스가 공급될 때마다, 상기 데이터선과 접속된 출력노드의 전압을 단계적으로 변화시키는 차지펌프회로를 포함한 것을 특징으로 하는 표시장치.
  3. 가중된 n비트(n : 2 이상의 정수)로 구성된 표시데이터에 근거한 계조표시를 행하는 표시장치에 있어서,
    각각이, 공급된 전압에 따른 표시를 행하도록 구성된 복수의 화소회로와,
    상기 복수의 화소회로와 접속된 데이터선과,
    상기 표시데이터에 따른 아날로그전압인 계조전압을 상기 데이터선으로 공급하기 위한 계조전압 발생회로를 구비하고,
    상기 계조전압 발생회로는,
    초기레벨로부터 소정레벨로 변화되는 제1 천이에지 및 상기 소정레벨로부터 상기 초기레벨로 복귀하는 제2 천이에지를 포함하는 펄스를 연속적으로 수신하여, 상기 n비트 중의 특정비트에 따라, 상기 펄스 및 상기 펄스를 반전한 반전펄스의 한쪽을 출력하는 펄스제어부와,
    상기 펄스제어부로부터 출력된, 상기 펄스 및 상기 반전펄스의 상기 한쪽을 수신하여, 상기 표시데이터에 따른 개수의 상기 펄스 또는 상기 반전펄스를 제1 노드로 전달하는 펄스수 제어회로와,
    상기 제1 노드로 전달된 상기 펄스의 각각에 응답하여, 상기 데이터선과 접속된 제1 출력노드의 전압을 단계적으로 상승시키는 제1 차지펌프회로와,
    상기 제1 노드로 전달된 상기 반전펄스의 각각에 응답하여, 상기 데이터선과 접속된 제2 출력노드의 전압을 단계적으로 강하시키는 제2 차지펌프회로를 포함한 것을 특징으로 하는 표시장치.
KR1020040035521A 2003-05-28 2004-05-19 디지털/아날로그 변환장치 및 그것을 구비하는 표시장치 KR100714856B1 (ko)

Applications Claiming Priority (2)

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