KR100709012B1 - 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 한 실시예에 따른 캐패시터는 소정의 하부 구조를 가지는 반도체 기판 위에 형성되어 있으며 트렌치를 가지는 제1 절연층, 트렌치를 차례로 채우고 있으며, U 자형으로 형성되어 있는 제1 전극, 유전막 및 제2 전극, 그리고 제1 전극, 유전막, 제2 전극 및 제1 절연층 위에 형성되어 있으며 제1 전극 및 제2 전극을 노출하는 접촉 구멍을 가지는 제2 절연층을 포함하는 것이 바람직하다.
금속 절연체 금속 캐패시터, CMP, MIM
Description
도 1은 본 발명의 한 실시예에 따른 캐패시터를 도시한 도면이다.
도 2 내지 도 5는 도 1의 캐패시터의 제조 방법을 제조 단계에 따라 순서대로 도시한 도면이다.
본 발명은 캐패시터 및 그 제조 방법에 관한 것이다.
일반적으로 캐패시터(capacitor)는 상부 도전층 및 하부 도전층이 서로 중첩되며 그 사이에 절연층이 형성된다. 상부 및 하부 도전층의 재료로는 금속 또는 폴리 실리콘이 사용되며, 절연층의 재료로는 실리콘 나이트라이드(Silicon nitride, 질화규소), 실리콘 디옥사이드(silicon dioxide, 산화 규소) 및 폴리이미드(polymide) 등이 사용된다.
이러한 캐패시터는 하부 전극 및 상부 전극을 형성하여야 하므로 공정이 복잡하다. 하부 전극 및 상부 전극은 형성되는 층이 다르므로, 상부 전극 및 하부 전극을 노출하는 접촉 구멍을 형성하는 경우에 상부 전극을 노출하는 접촉 구멍이 하부 전극을 노출하는 접촉 구멍에 비해 과도한 식각이 이루어진다.
특히, 금속 절연체 금속 캐패시터(metal insulator metal capacitor, MIM)의 경우에는 상부 전극을 형성하기 위한 식각 공정 시 과도한 식각에 의하여 그 아래의 절연층 및 하부 전극이 노출되며, 상부 전극도 그 일부가 제거된다. 이 때 상부 전극 또는 하부 전극에서 제거된 도전성 물질과 식각 가스(CxFx)와의 반응에 의해 비휘발성의 금속 화합물이 절연층 측면에 증착된다. 절연층의 측벽에 증착된 금속 화합물에 의해 상부 전극과 하부 전극이 연결되어 단락이 발생하며, 누설 전류(leakage current)가 증가하게 된다.
본 발명의 기술적 과제는 그 특성이 향상된 캐패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 캐패시터는 소정의 하부 구조를 가지는 반도체 기판 위에 형성되어 있으며 트렌치를 가지는 제1 절연층, 상기 트렌치를 차례로 채우고 있으며, U 자형으로 형성되어 있는 제1 전극, 유전막 및 제2 전극, 그리고 상기 제1 전극, 유전막, 제2 전극 및 제1 절연층 위에 형성되어 있으며 상기 제1 전극 및 제2 전극을 노출하는 접촉 구멍을 가지는 제2 절연층을 포함하는 것이 바람직하다.
또한, 상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하고 있는 것이 바람직하다.
또한, 상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위 치하고 있으며, 상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동일 평면상에 위치하고 있는 것이 바람직하다.
또한, 상기 접촉 구멍은 금속 플러그로 채워져있으며, 상기 제1 및 제2 절연층은 산화 규소나 질화 규소인 것이 바람직하다.
또한, 본 발명의 한 실시예에 따른 캐패시터의 제조 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층을 사진 식각하여 트렌치를 형성하는 단계, 상기 제1 절연층 위에 제1 금속층, 유전층 및 제2 금속층을 순서대로 형성하는 단계, 상기 제1 금속층, 유전층 및 제2 금속층을 평탄화하여 상기 트렌치 내부에 제1 전극, 유전막 및 제2 전극을 형성하는 단계, 상기 제1 절연층 위에 제2 절연층을 형성하는 단계, 그리고 상기 제2 절연층을 사진 식각하여 접촉 구멍을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 접촉 구멍은 제1 전극 및 제2 전극을 노출하며, 상기 평탄화 단계는 CMP 공정으로 진행하는 것이 바람직하다.
또한, 상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하며, 상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위치하고, 상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동일 평면상에 위치하는 것이 바람직하다.
또한, 상기 접촉 구멍에 금속 플러그를 채우는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 CMP 공정은 상기 제1 절연층이 노출될 때까지 진행하는 것이 바 람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 캐패시터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 캐패시터의 도면이다.
본 발명의 한 실시예에 따른 캐패시터는 소정의 하부 구조를 가지는 반도체 기판(100) 위에 제1 절연층(110)이 형성되어 있다. 반도체 기판(100)은 실리콘으로 이루어지며, 제1 절연층(110)은 산화 규소나 질화 규소 등의 절연 물질인 것이 바람직하다.
제1 절연층(110)은 트렌치(110a)를 가지고 있으며, 트렌치(110a)에는 그 내벽을 따라 제1 전극, 즉 하부 전극(121)이 형성되어 있고, 하부 전극(121) 위에 유전막(131)이 형성되어 있고, 유전막(131) 위에 제2 전극, 즉 상부 전극(141)이 형성되어 있다.
하부 및 상부 전극(121, 141)은 Al 합금, Ti, Cu, TiN, Ti/TiN 합금, Al 및 Ti, TiN, Ti/TiN의 합금 또는 폴리 실리콘인 것이 바람직하며, 유전막(131)은 ONO(oxide-nitride-oxide), NO(nitride-oxide), TEOS(tetra ethyl ortho silicate), 열 산화막 또는 질화 규소(SiN) 등이 바람직하다.
이러한 하부 전극(121)은 U 자형으로 형성되어 있으며, 트렌치(110a)를 채우고 있다.
이 때, 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 서로 동일 평면상에 위치하고 있고, 제1 절연층(100)의 상면과 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 동일 평면상에 위치하고 있다.
하부 전극(121), 유전막(131), 상부 전극(141) 및 제1 절연층(110) 위에 제2 절연층(150)이 형성되어 있다. 제2 절연층(150)은 산화 규소나 질화 규소인 것이 바람직하다. 이 때, 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 제2 절연층(150)과 접촉하고 있다.
제2 절연층(150)에는 하부 전극(121) 및 상부 전극(141)을 각각 노출하는 접촉 구멍(150a, 150b)이 형성되어 있다. 그리고, 접촉 구멍(150a, 150b)은 금속 플러그(161, 162)로 채워져 있다.
따라서, 하부 전극(121) 및 상부 전극(141)의 높이가 서로 동일하므로 이를 노출하는 접촉 구멍(150a, 150b)의 깊이도 서로 동일하다.
도 2 내지 도 5는 도 1의 캐패시터를 제조 단계에 따라 순서대로 도시한 도면이다.
우선, 도 2에 도시한 바와 같이, 소정의 하부 구조를 가지는 반도체 기판(100) 위에 제1 절연층(110)을 형성한다. 그리고, 제1 절연층(110) 위에 감광막을 도포, 노광 및 현상하여 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 제1 절연층(110)을 식각하여 트렌치(110a)를 형성한다. 목표 정전 용량에 따라 트렌치(110a)의 깊이가 결정된다. 목표 정전 용량이 클수록 트렌치(110a)의 깊이는 깊어진다.
다음으로, 도 3에 도시한 바와 같이, 제1 절연층(110) 위에 제1 금속층(120), 유전층(130) 및 제2 금속층(130)을 순서대로 형성한다.
다음으로, 도 4에 도시한 바와 같이, CMP 공정(chemical mechanical polishing process)을 이용하여 제1 금속층(120), 유전층(130) 및 제2 금속층(130)을 차례대로 제거하여 평탄화한다. CMP 공정은 제1 절연층(100)이 노출될 때까지 진행한다.
이 때, CMP 공정의 초기에 에치 백 공정(etch back process)과 함께 제1 금속층(120), 유전층(130) 및 제2 금속층(140)을 식각할 수 있다.
이 때, 트렌치(110a) 내부에 하부 전극(121), 유전막(131) 및 상부 전극(141)이 형성된다. 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 서로 동일 평면상에 위치하며, 제1 절연층(100)의 상면과 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 동일 평면상에 위치한다.
다음으로, 도 5에 도시한 바와 같이, 제1 절연층(110) 위에 제2 절연층(150)을 형성한다. 그리고, 제2 절연층(150)을 사진 식각하여 접촉 구멍(150a, 150b)을 형성한다. 접촉 구멍(150a, 150b)은 하부 전극(121) 및 상부 전극(141)을 노출한다. 이 때, 하부 전극(121)과 상부 전극(141)의 높이가 서로 동일하므로 접촉 구멍(150a, 150b)의 형성 시 어느 하나의 접촉 구멍에서 과식각이 발생하지 않는다.
다음으로, 도 1에 도시한 바와 같이, 접촉 구멍(150a, 150b)에 금속 플러그(161, 162)를 채운다. 금속 플러그(161, 162)는 하부 전극(121)과 상부 전극(141)을 연결하기 위해 형성한다.
본 발명에 따른 금속 절연체 금속 캐패시터 및 그 제조 방법은 CMP 공정을 이용하여 상부 전극과 하부 전극이 동일한 높이에 형성되도록 함으로써 접촉 구멍이 과식각되는 것을 방지한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (14)
- 소정의 하부 구조를 가지는 반도체 기판 위에 형성되어 있으며 트렌치를 가지는 제1 절연층;상기 트렌치를 차례로 채우고 있으며, U 자형으로 형성되어 있는 제1 전극, 유전막 및 제2 전극;상기 제1 전극, 유전막, 제2 전극 및 제1 절연층 위에 형성되어 있으며 상기 제1 전극 및 제2 전극을 노출하는 접촉 구멍을 가지는 제2 절연층; 및상기 접촉 구멍에 형성된 금속 플러그가 포함되어 구성되는 것을 특징으로 하는 캐패시터.
- 제1항에서,상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하고 있는 캐패시터.
- 제2항에서,상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위치하고 있는 캐패시터.
- 제3항에서,상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동 일 평면상에 위치하고 있는 캐패시터.
- 삭제
- 제1항에서,상기 제1 및 제2 절연층은 산화 규소나 질화 규소인 캐패시터.
- 소정의 하부 구조를 가지는 반도체 기판 위에 제1 절연층을 형성하는 단계;상기 제1 절연층을 사진 식각하여 트렌치를 형성하는 단계;상기 제1 절연층 위에 제1 금속층, 유전층 및 제2 금속층을 순서대로 형성하는 단계;상기 제1 금속층, 유전층 및 제2 금속층을 평탄화하여 상기 트렌치 내부에 제1 전극, 유전막 및 제2 전극을 형성하는 단계;상기 제1 절연층 위에 제2 절연층을 형성하는 단계;상기 제2 절연층을 사진 식각하여 접촉 구멍을 형성하는 단계; 및상기 접촉 구멍에 금속 플러그를 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제7항에서,상기 접촉 구멍은 제1 전극 및 제2 전극을 노출하는 캐패시터의 제조 방법.
- 제8항에서,상기 평탄화 단계는 CMP 공정으로 진행하는 캐패시터의 제조 방법.
- 제8항에서,상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하는 캐패시터의 제조 방법.
- 제10항에서,상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위치하는 캐패시터의 제조 방법.
- 제11항에서,상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동일 평면상에 위치하는 캐패시터의 제조 방법.
- 삭제
- 제8항에서,상기 CMP 공정은 상기 제1 절연층이 노출될 때까지 진행하는 캐패시터의 제조 방법.
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2005
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Also Published As
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