KR100706686B1

KR100706686B1 - Laminated electronic parts and manufacturing method thereof

Info

Publication number: KR100706686B1
Application number: KR1020050029346A
Authority: KR
Inventors: 다이 마츠오카; 다케히코 아베; 고이치 이시이; 가츠나리 모리아이
Original assignee: 티디케이가부시기가이샤
Priority date: 2004-04-09
Filing date: 2005-04-08
Publication date: 2007-04-11
Also published as: JP4082696B2; KR20060046631A; JP2005302937A

Abstract

층간 산화아연계 재료층(1)과, 1쌍의 내부 전극층(2)을 포함하는 소자 본체(12)를 갖는 적층형 칩 바리스터(10)로서, 상기 소자 본체(12)는, 상기 층간 산화아연계 재료층(1)을 통해 적층 방향으로 인접하는 2개의 내부 전극층(2)의 사이이고, 또한 평면에서 봤을 때 내부 전극층(2)의 겹침 부분(2a)의 단부(端部)보다 내측에 형성되는 영역 A와, 이 영역 A 이외의 영역 B로 구성되어 있고, 상기 각 영역의 비유전율을, 영역 A : εA 및 영역 B : εB로 했을 때, (εA/εB) > 1.4의 관계를 만족하는 적층형 칩 바리스터(10)이다. 이 발명에 의하면, 충분한 ESD 내량을 유지하면서, 작은 정전용량을 발현하는 적층형 칩 바리스터(10)를 제공할 수 있다. An interlayer zinc oxide-based material layer 1 and a stacked chip varistor 10 having an element body 12 including a pair of internal electrode layers 2, wherein the element body 12 is the interlayer zinc oxide system. Between the two inner electrode layers 2 adjacent to each other in the stacking direction via the material layer 1, and formed inward from an end portion of the overlapping portion 2a of the inner electrode layer 2 in plan view. A laminated structure that is composed of a region A and a region B other than this region A, and satisfies the relation of (εA / εB)> 1.4 when the relative dielectric constants of the respective regions are defined as the regions A: εA and the regions B: εB. It is a chip varistor 10. According to this invention, it is possible to provide the stacked chip varistor 10 that exhibits small capacitance while maintaining a sufficient ESD resistance.

Description

적층형 전자 부품 및 그 제조 방법{LAMINATED ELECTRONIC PARTS AND MANUFACTURING METHOD THEREOF}Multilayer Electronic Component and Manufacturing Method Thereof {LAMINATED ELECTRONIC PARTS AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 바리스터의 개략적인 단면도,1 is a schematic cross-sectional view of a stacked chip varistor according to an embodiment of the present invention;

도 2는 도 1의 적층형 칩 바리스터를 각 영역으로 구분한 개략적인 단면도, FIG. 2 is a schematic cross-sectional view of the stacked chip varistor of FIG. 1 divided into regions; FIG.

도 3은 본 발명의 일 실시형태에 따른 적층형 칩 바리스터의 제조 공정을 나타낸 흐름도, 3 is a flowchart illustrating a manufacturing process of the stacked chip varistor according to the embodiment of the present invention;

도 4는 적층형 칩 바리스터에 있어서의 전체 정전용량의 구성을 설명하는 도면이다. 4 is a diagram for explaining the configuration of total capacitance in a stacked chip varistor.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1…층간 전압 비직선성 저항체층 1a…외측 전압 비직선성 저항체층One… Interlayer voltage nonlinear resistor layer 1a... Outer voltage nonlinear resistor layer

2…내부 전극층 2a…겹침 부분2… Internal electrode layer 2a... Overlap

3…외부 단자 전극 10…적층형 칩 바리스터3... External terminal electrode 10.. Stacked Chip Varistors

12…소자 본체 12... Element body

본 발명은, 적층형 칩 바리스터 등의 적층형 전자 부품 및 그 제조 방법에 관한 것이다.The present invention relates to stacked electronic components such as stacked chip varistors and a method of manufacturing the same.

최근 전자기기의 소형화 및 고성능화에 따라, ESD(정전기 방전) 부품으로서의 적층형 칩 바리스터 등의 적층형 전자 부품이 필요 불가결하게 되었다. 최근의 고속 인터페이스는, 고속화를 실현하기 위해 IC 자체의 구조가 ESD에 대해 취약해지고 있다. 이 때문에, 최근 특히 고속 전송계 IC에 대한 ESD 대책의 요구가 높아지고 있다. With the recent miniaturization and high performance of electronic devices, stacked electronic components such as stacked chip varistors as ESD (electrostatic discharge) components have become indispensable. In recent high-speed interfaces, the structure of the IC itself is vulnerable to ESD in order to realize high speed. For this reason, the demand of ESD countermeasures especially with a high speed transmission system IC is increasing recently.

고속 전송계용의 ESD 부품에 요구되는 특성으로서, 정전용량값의 저감은 필수적이다. 그 이유는, 발현하는 정전용량값이 크면, 신호 품위에 문제가 생겨, 최악의 경우는 통신 불가가 될 위험이 있기 때문이다. As a characteristic required for an ESD component for a high speed transmission system, it is necessary to reduce the capacitance value. The reason for this is that when the capacitance value to be expressed is large, there is a problem in signal quality, and in the worst case, there is a risk that communication becomes impossible.

그래서, 적층형 칩 바리스터의 정전용량을 저감시키는 기술이 제안되어 있다.Therefore, a technique for reducing the capacitance of the stacked chip varistor has been proposed.

예를 들면, 특허 문헌 1에서는, 적층형 칩 바리스터의 내부 전극의 겹침 부분의 면적을 적게 하여, 이것에 의해 정전용량을 형성할 수 있는 영역을 감소시켜, 그 결과 발현하는 정전용량을 저감시키는 기술이 개시되어 있다. For example, Patent Document 1 discloses a technique for reducing the area of overlapping portions of internal electrodes of stacked chip varistors, thereby reducing the area where capacitance can be formed, thereby reducing the resulting capacitance. Is disclosed.

그러나, 내부 전극의 겹침 부분의 면적을 너무 적게 하면, ESD 내량(耐量)이 저하한다. 그 이유는, ESD와 같은 서지 전압을 인가한 경우의 내부 전극의 겹침 부분의 전계 분포는, 이 겹침 부분의 "단부(端部)"에 집중하는 경향이 있기 때문이다. 겹침 부분의 전계 분포가 단부에 집중하면, 내부 전극의 겹침 부분의 면 적이 적어지면 질수록, ESD 내량은 급격히 저하해 가는 경향이 있다. However, if the area of the overlapped portion of the internal electrode is made too small, the ESD resistance decreases. This is because the electric field distribution of the overlapped portion of the internal electrode when a surge voltage such as ESD is applied tends to concentrate on the "end" of the overlapped portion. If the electric field distribution of the overlapped portion is concentrated at the end, the smaller the area of the overlapped portion of the internal electrode is, the more the ESD resistance tends to decrease rapidly.

이상으로부터, 최근 정전용량의 저감과, 충분한 ESD 내량을 동시에 확보할 수 있는 적층형 칩 바리스터의 개발이 요구되고 있다. As mentioned above, development of the laminated chip varistor which can simultaneously reduce capacitance and ensure sufficient ESD resistance is calculated | required.

(특허 문헌 1) 일본국 특개평 6-13260호 공보 (Patent Document 1) Japanese Unexamined Patent Application Publication No. 6-13260

본 발명의 목적은, 충분한 ESD 내량을 유지하면서, 작은 정전용량을 발현하는 적층형 칩 바리스터 등의 적층형 전자 부품 및 그 제조 방법을 제공하는 것이다.An object of the present invention is to provide a laminated electronic component such as a stacked chip varistor and a method of manufacturing the same, which exhibit a small capacitance while maintaining a sufficient ESD resistance.

일반적으로, 소정 사이즈의 바리스터에 대해서는, 설계된 내부 전극의 겹침 부분의 면적으로부터, 얻어질 정전용량의 값을 예측하는 것은 가능하다. 그러나, 실제로 얻어지는 정전용량의 값은, 통상, 예측되는 정전용량의 값보다도 커져, 마치, 설계 상의 겹침 부분의 면적보다도 큰 겹침 부분의 면적이었던 것 같은 값이 된다. In general, for a varistor of a predetermined size, it is possible to predict the value of the capacitance to be obtained from the area of the overlapping portion of the designed internal electrode. However, the value of the capacitance actually obtained is usually larger than the value of the predicted capacitance and becomes a value as if the area of the overlapping portion is larger than the area of the overlapping portion on the design.

그 이유는, 예를 들면 도 4에 나타낸 바와 같이, 바리스터 기능을 발현하는 내부 전극의 겹침 영역(본 발명에서 "A"로 표현하는 영역)에서의 정전용량을 CA로 하고, 그 이외의 적층 영역 B에서의 정전용량을 CB로 했을 때, CA+CB가 실제로 얻어지는 정전용량인 것을 고려할 필요가 있다. The reason is, for example, as shown in Fig. 4, the capacitance in the overlap region (region represented by " A " in the present invention) of the internal electrodes expressing the varistor function is assumed to be CA, and the other stacked regions. When the capacitance at B is set to CB, it is necessary to consider that CA + CB is actually the capacitance obtained.

즉, 바리스터 재료의 비유전율은, 통상 수 100의 오더이므로, 저 정전용량화가 진행됨에 따라, CB를 무시할 수 없게 되기 때문이다. That is, since the dielectric constant of the varistor material is usually several hundred orders, as the capacitance decreases, CB cannot be ignored.

본 발명자들은, 상기 CA의 특성을 유지한 채로 CB의 값을 작게 하고, 또한 ESD와 같은 서지 전압이 인가되는 이상(異常)시에도, 특성 열화가 적은 구조를 목표로 하여 예의 연구를 거듭했다. 그 결과, 적층형 전자 부품에 있어서의 소자 본체중의 비유전율을 제어하는 것이 유효하다는 지견을 얻었다. 이 지견에 기초하여 본 발명을 완성시켰다. The present inventors made intensive studies aiming at a structure with a small characteristic deterioration even when the value of CB is made small and the surge voltage like ESD is applied, maintaining the said CA characteristic. As a result, it has been found that it is effective to control the relative dielectric constant in the element body in the laminated electronic component. This invention was completed based on this knowledge.

즉, 본 발명의 제1 관점에 의하면, That is, according to the first aspect of the present invention,

산화아연계 재료층과, 적어도 1쌍의 내부 전극층을 포함하는 소자 본체를 갖는 적층형 전자 부품으로서, A laminated electronic component having a zinc oxide-based material layer and an element body including at least one pair of internal electrode layers,

상기 소자 본체는, 상기 산화아연계 재료층을 통해 적층 방향으로 인접하는 2개의 내부 전극층의 사이이고, 또한 평면에서 봤을 때 내부 전극층의 겹침 부분의 단부(端部)보다 내측에 형성되는 영역 A와, 이 영역 A 이외의 영역 B로 구성되어 있고, The element body is a region A formed between the two inner electrode layers adjacent in the stacking direction via the zinc oxide-based material layer, and formed inside the end portion of the overlapping portion of the inner electrode layer in plan view. , Consisting of an area B other than this area A,

상기 각 영역의 비유전율을, 영역 A : εA 및 영역 B : εB로 했을 때, (εA/εB) > 1.4의 관계를 만족하는 것을 특징으로 하는 적층형 전자 부품이 제공된다. When the relative dielectric constant of each said area is set to area | region A: (epsilon) A and area | region B: (epsilon B), the laminated electronic component which satisfy | fills the relationship of ((epsilon) A / (epsilon) B> 1.4) is provided.

제1 관점에서는, 적층형 전자 부품중의 비유전율을 각 부위마다 적정 범위로 제어한다. 구체적으로는, 상기 소자 본체 내부의 영역 중, 바리스터 특성을 나타내는 영역 A와, 그렇지 않은 영역 B의, 각각의 비유전율을, 소정의 관계를 만족하도록 제어한다. In the first aspect, the relative dielectric constant in the laminated electronic component is controlled to an appropriate range for each site. Specifically, the relative dielectric constants of the region A showing the varistor characteristic and the region B not present among the regions inside the element body are controlled so as to satisfy a predetermined relationship.

따라서, 소자 전체적으로 저 정전용량화를 실현하면서, 또한 ESD와 같은 서지 전압이 인가되는 이상시에도, 특성 열화가 적은 구조를 실현할 수 있다. Therefore, a structure with little characteristic deterioration can be realized while realizing low capacitance as a whole and also in the case of an abnormality in which a surge voltage such as ESD is applied.

적층형 전자 부품중의 각 부위의 비유전율을 제어하는 방법은, 특별히 한정되지 않는다. 예를 들면, 상기 소자 본체의, 표면부터, 상기 겹침 부분의 단부 근방에까지, 알칼리 금속을 확산시키는 방법에 의해 실현할 수 있다. The method of controlling the dielectric constant of each site | part in a laminated electronic component is not specifically limited. For example, it can be realized by a method of diffusing an alkali metal from the surface of the element body to the vicinity of an end portion of the overlapped portion.

알칼리 금속을 확산시킨 부위는, 산화아연 바리스터의 정전용량 특성에 큰 영향을 미치는 입계의 더블 쇼트키 배리어의 형상이 변화한다. 구체적으로는, 알칼리 금속은, n형 반도체인 산화아연에 대해 전기 전도율을 저하시키는 효과를 갖기 때문에, 이것을 확산시킨 부위는, 입계의 쇼트키 배리어의 폭이 넓어져, 결과적으로 정전용량의 저하(비유전율의 저하)가 실현된다. In the site where the alkali metal is diffused, the shape of the grain boundary double Schottky barrier, which greatly affects the capacitance characteristics of the zinc oxide varistor, changes. Specifically, the alkali metal has an effect of lowering the electrical conductivity with respect to zinc oxide, which is an n-type semiconductor, so that the portion of the diffusion thereof has a wider width of the Schottky barrier at the grain boundary, resulting in lowering of the capacitance ( Lowering of the dielectric constant) is realized.

본 발명의 제2 관점에 의하면, According to the second aspect of the present invention,

산화아연계 재료층과, 적어도 1쌍의 내부 전극층을 포함하고, 표면에서 내부를 향해 알칼리 금속이 확산된 소자 본체를 갖는 적층형 전자 부품으로서, A laminated electronic component comprising a zinc oxide-based material layer and at least one pair of internal electrode layers, and having a device body in which an alkali metal is diffused from the surface toward the inside,

상기 소자 본체는, 상기 산화아연계 재료층을 통해 적층 방향으로 인접하는 2개의 내부 전극층의 사이이고, 또한 평면에서 봤을 때 내부 전극층의 겹침 부분의 단부보다 내측에 형성되는 영역 A와, 이 영역 A 이외의 영역 B로 구성되어 있고, The element body is a region A formed between the two inner electrode layers adjacent in the stacking direction via the zinc oxide-based material layer and formed inside the end portion of the overlapping portion of the inner electrode layer in plan view, and this region A It consists of area B other than this,

상기 각 영역의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)를, 영역 A : dA 및 영역 B : dB로 했을 때, (dA/dB) < 0.04의 관계를 만족하는 것을 특징으로 하는 적층형 전자 부품이 제공된다. When the ionic strength ratio (alkali metal / Zn) of the alkali metal and zinc in each of the above areas is set to areas A: dA and B: dB, the relationship of (dA / dB) <0.04 is satisfied. Electronic components are provided.

제2 관점에서는, 적층형 전자 부품중의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)를 각 부위마다 적정 범위로 제어한다. 구체적으로는, 상기 소자 본체 내부의 영역 중, 바리스터 특성을 나타내는 영역 A와, 그렇지 않은 영역 B의, 각각의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)를, 소정의 관계를 만족하도록 제어한다. In a 2nd viewpoint, the ion intensity ratio (alkali metal / Zn) of alkali metal and zinc in laminated electronic components is controlled to an appropriate range for every site | part. Specifically, in the region inside the element body, the ionic strength ratio (alkali metal / Zn) of each of the alkali metal and zinc in the region A showing varistor characteristics and the region B that is not, satisfies a predetermined relationship. To control.

알칼리 금속을 확산시킨 부위는, 산화아연 바리스터의 정전용량 특성에 큰 영향을 미치는 입계의 더블 쇼트키 배리어의 폭을 넓혀, 결과적으로 정전용량의 저하, 즉 비유전율이 저하한다. The site where the alkali metal is diffused widens the width of the grain boundary double Schottky barrier, which greatly affects the capacitance characteristics of the zinc oxide varistor, resulting in a decrease in capacitance, that is, a relative dielectric constant.

그 결과, 제1 관점과 동일하게 작용 효과를 발휘하게 된다.As a result, the effect is exhibited in the same manner as in the first aspect.

알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)가 제어된 적층형 전자 부품을 제조하는 방법은, 특별히 한정되지 않고, 예를 들면 소자 본체의 표면부터, 상기 겹침 부분의 단부 근방에까지, 알칼리 금속을 확산시킨 후에, 소자 본체의 외면에 내부 전극층에 접속하는 외부 단자 전극을 형성해도 된다. 또, 형성된 소자 본체의 외면에 내부 전극층에 접속하는 외부 단자 전극을 형성한 후, 소자 본체의 표면부터, 상기 겹침 부분의 단부 근방에까지, 알칼리 금속을 확산시켜도 된다. The method of manufacturing the laminated electronic component in which the ionic strength ratio (alkali metal / Zn) of the alkali metal and zinc is controlled is not particularly limited, and for example, the alkali metal is from the surface of the element body to the end portion of the overlapping portion. After diffusing, the external terminal electrode connected to the internal electrode layer may be formed on the outer surface of the element body. Moreover, after forming the external terminal electrode connected to an internal electrode layer in the outer surface of the formed element main body, you may diffuse an alkali metal from the surface of an element main body to the edge vicinity of the said overlapping part.

바람직하게는, 알칼리 금속을 확산시킬 때, 상기 소자 본체의 표면에, 알칼리 금속의 화합물의 분체(粉體)를 부착시킨 상태로, 상기 소자 본체를 700∼1000℃의 온도에서 열처리하여, 상기 소자 본체의 표면에 대한 상기 분체의 부착량과, 열처리 온도와, 열처리 시간 중의 적어도 1개를 제어한다. Preferably, when the alkali metal is diffused, the element body is heat-treated at a temperature of 700 to 1000 ° C. in a state in which powder of an alkali metal compound adheres to the surface of the element body, thereby producing the element. At least one of the adhesion amount, the heat treatment temperature, and the heat treatment time of the powder to the surface of the main body is controlled.

바람직하게는, 상기 알칼리 금속이, Li, Na, K, Rb, Cs 중의 적어도 1개이다. n형 반도체의 ZnO 바리스터는, Li 등의 1가의 금속(알칼리 금속)에 의해, 도너가 줄어들고, 저항값이 커진다. 즉 Li 등의 알칼리 금속에 의해, 정전용량을 담당하는 입계의 밴드 폭을 증대시키는 것이 되므로, 정전용량을 저감시킬 수 있다. Preferably, the alkali metal is at least one of Li, Na, K, Rb, and Cs. In the ZnO varistor of the n-type semiconductor, the donor decreases due to a monovalent metal (alkali metal) such as Li, and the resistance value increases. That is, since alkali metals, such as Li, increase the band width of the grain boundary in charge of the capacitance, the capacitance can be reduced.

본 발명에 있어서, 적층형 전자 부품으로서는, 특별히 한정되지 않지만, 바람직하게는, 상기 소자 본체가, 산화아연계 전압 비직선성 저항체층과 내부 전극층이 번갈아 적층된 구조를 갖고, 상기 적층형 전자 부품이 적층형 칩 바리스터이다. In the present invention, the laminated electronic component is not particularly limited, but preferably, the device main body has a structure in which a zinc oxide voltage nonlinear resistor layer and an internal electrode layer are alternately laminated, and the laminated electronic component is laminated. Chip varistor.

본 발명의 적층형 전자 부품은, 통상 200MHz 이상, 바람직하게는 700MHz 이상, 보다 바람직하게는 1GHz 이상의 고주파에 대응한 고속 전송계 IC의 ESD 대책 부품에, 바람직하게 사용할 수 있다. The multilayer electronic component of the present invention can be suitably used for ESD countermeasures of high speed transmission system ICs corresponding to high frequencies of 200 MHz or more, preferably 700 MHz or more, and more preferably 1 GHz or more.

이하, 본 발명을, 도면에 나타낸 실시형태에 기초하여 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated based on embodiment shown in drawing.

적층형 칩 바리스터Stacked Chip Varistors

도 1에 나타낸 바와 같이, 적층형 전자 부품의 일례로서의 적층형 칩 바리스터(10)는, 소자 본체(12)를 갖는다. 소자 본체(12)의 내부에는, 층간 전압 비직선성 저항체층(1)을 통해 서로 대향하여 적층되는 동시에, 또한 평면에서 봤을 때 겹침 부분(2a)을 갖는 1쌍의 내부 전극층(2)이 배치되어 있다. 내부 전극층(2)은, 그 각 일단이, 1층 걸러, 소자 본체(12)의 대향하는 각 측단면으로 인출되어 있다. 그 인출된 내부 전극층(2)의 각 일단은, 각각의 외부 단자 전극(3)에 접속되어 있어, 바리스터 회로를 형성하고 있다. As shown in FIG. 1, the laminated chip varistor 10 as an example of a laminated electronic component has the element main body 12. As shown in FIG. Inside the element body 12, a pair of internal electrode layers 2 are stacked opposite to each other via the interlayer voltage nonlinear resistor layer 1, and also have an overlapping portion 2a in plan view. It is. One end of each of the internal electrode layers 2 is drawn out to each side end surface of the element body 12 facing each other. Each end of the drawn internal electrode layer 2 is connected to each external terminal electrode 3 to form a varistor circuit.

소자 본체의 형상은, 특별히 제한은 없지만, 통상 직방체 형상으로 한다. 또, 그 치수에도 특별히 제한은 없지만, 특히 1005 형상(세로 1.0mm ×가로 0.5mm × 두께 0.5mm) 사이즈 이상, 예를 들면 1608 형상(세로 1.6mm ×가로 0.8mm ×두께 0.8mm) 사이즈 등으로 하고 있다. Although the shape of an element main body does not have a restriction | limiting in particular, Usually, it is set as a rectangular parallelepiped shape. In addition, the dimension is not particularly limited, but is particularly larger than 1005 shape (1.0 mm × 0.5 mm × 0.5 mm in thickness), for example, 1608 shape (1.6 mm × 0.8 mm × 0.8 mm thick). Doing.

이 적층형 칩 바리스터(10)는, 소자 본체(12)중의 적층 방향으로 인접하는 1 쌍의 내부 전극층(2)의 사이이고, 또한 평면에서 봤을 때 내부 전극층(2)의 겹침 부분(2a)의 단부보다 내측인 영역에서, 바리스터 특성을 갖는 정전용량 영역이 형성된다. 평면에서 봤을 때의 내부 전극층(2)의 겹침 부분(2a)의 면적은, 저 정전용량품의 경우, 통상 0.007∼0.5㎟, 바람직하게는 0.01∼0.1㎟ 정도이다. The stacked chip varistor 10 is between a pair of inner electrode layers 2 adjacent to each other in the stacking direction of the element body 12, and an end of the overlapping portion 2a of the inner electrode layer 2 in plan view. In the inner region, a capacitive region having varistor characteristics is formed. The area of the overlapping portion 2a of the internal electrode layer 2 in plan view is usually 0.007 to 0.5 mm 2, and preferably about 0.01 to 0.1 mm 2 in the case of a low capacitance product.

본 실시형태에서는, 내부 전극층(2)의 적층 방향 양 외측에는, 1쌍의 외측 전압 비직선성 저항체층(1a)이 적층되어, 내부 전극층(2)을 보호하고 있다. 외측 전압 비직선성 저항체층(1a)은, 통상 층간 전압 비직선성 저항체층(1)과 같은 재질로 구성된다. In this embodiment, a pair of outer voltage nonlinear resistor layers 1a are laminated on both outer sides of the stacking direction of the inner electrode layers 2 to protect the inner electrode layers 2. The outer voltage nonlinear resistor layer 1a is usually made of the same material as the interlayer voltage nonlinear resistor layer 1.

층간 전압 비직선성 저항체층(1) 및 외측 전압 비직선성 저항체층(1a)은, 산화아연계 바리스터 재료층으로 구성된다. 이 산화아연계 바리스터 재료층은, 예를 들면 ZnO를 주성분으로 하고, 부성분으로서 희토류 원소, Co, IIIb족 원소(B, Al, Ga 및 In), Si, Cr, 알칼리 금속 원소(K, Rb 및 Cs) 및 알칼리토류 금속 원소(Mg, Ca, Sr 및 Ba) 등을 포함하는 재료로 구성된다. 또는, ZnO를 주성분으로 하고, 부성분으로서 Bi, Co, Mn, Sb, Al 등을 포함하는 재료로 구성되어 있어도 된다. The interlayer voltage nonlinear resistor layer 1 and the outer voltage nonlinear resistor layer 1a are composed of a zinc oxide varistor material layer. This zinc oxide varistor material layer is composed of, for example, ZnO as a main component, and rare earth elements, Co, group IIIb elements (B, Al, Ga and In), Si, Cr, alkali metal elements (K, Rb and Cs) and alkaline earth metal elements (Mg, Ca, Sr and Ba) and the like. Alternatively, ZnO may be used as a main component and may be composed of a material containing Bi, Co, Mn, Sb, Al, or the like as a subcomponent.

ZnO를 포함하는 주성분은, 전압-전류 특성에서의 뛰어난 전압 비직선성과, 큰 서지 내량을 발현하는 물질로서 작용한다. 또한, 전압 비직선성이란, 외부 단자 전극(3)의 사이에 서서히 증대하는 전압을 인가할 때, 소자에 흐르는 전류가 비직선적으로 증대하는 현상을 말한다. The main component containing ZnO acts as a substance which exhibits excellent voltage nonlinearity in voltage-current characteristics and large surge resistance. In addition, voltage nonlinearity means the phenomenon which the current which flows through an element increases nonlinearly, when the voltage which gradually increases between the external terminal electrodes 3 is applied.

저항체층(1)중에서의 ZnO의 함유량은, 특별히 한정되지 않지만, 저항체층(1)을 구성하는 전체의 재료를 100질량%로 한 경우에, 통상 99.8∼69.0질량%이다. Although content of ZnO in the resistor layer 1 is not specifically limited, When the mass of the whole material which comprises the resistor layer 1 is 100 mass%, it is normally 99.8-69.0 mass%.

내부 전극층(2)은, 도전재를 포함하여 구성된다. 내부 전극층(2)에 포함되는 도전재로서는, 특별히 한정되지 않지만, Pd 또는 Ag-Pd 합금으로 이루어지는 것이 바람직하다. 내부 전극층(2)의 두께는, 용도에 따라 적절하게 결정하면 되는데, 통상 0.5∼5㎛ 정도이다. The internal electrode layer 2 includes a conductive material. Although it does not specifically limit as a electrically conductive material contained in the internal electrode layer 2, What consists of Pd or Ag-Pd alloy is preferable. Although the thickness of the internal electrode layer 2 may be suitably determined according to a use, it is about 0.5-5 micrometers normally.

외부 단자 전극(3)도 도전재를 포함하여 구성된다. 외부 단자 전극(3)에 포함되는 도전재로서는, 특별히 한정되지 않지만, 통상 Ag나 Ag-Pd 합금 등을 사용한다. 또한 필요에 따라, Ag나 Ag-Pd 합금 등의 베이스(base)층의 표면에, 전기 도금 등에 의해, Ni 및 Sn/Pb막을 형성한다. 외부 단자 전극(3)의 두께는, 용도에 따라 적절하게 결정하면 되는데, 통상 10∼50㎛ 정도이다. The external terminal electrode 3 also includes a conductive material. Although it does not specifically limit as a electrically conductive material contained in the external terminal electrode 3, Usually, Ag, Ag-Pd alloy, etc. are used. If necessary, Ni and Sn / Pb films are formed on the surface of a base layer such as Ag or Ag-Pd alloy by electroplating or the like. Although the thickness of the external terminal electrode 3 may be suitably determined according to a use, it is about 10-50 micrometers normally.

도 2에 나타낸 바와 같이, 소자 본체(12)는, 층간 산화아연계 재료층(1)을 통해 적층 방향으로 인접하는 1쌍의 내부 전극층(2)의 사이이고, 또한 평면에서 봤을 때 내부 전극층(2)의 겹침 부분(2a)의 단부보다 내측에 형성되는 영역 A(바리스터 특성을 갖는 정전용량 영역)와, 이 영역 A 이외의 영역 B로 구성되어 있다. As shown in FIG. 2, the element body 12 is between a pair of internal electrode layers 2 adjacent to each other in the stacking direction via the interlayer zinc oxide-based material layer 1, and when viewed in plan view, the internal electrode layer ( It consists of the area | region A (capacitive area | region which has varistor characteristic) formed inside the edge part of the overlap part 2a of 2), and the area | region B other than this area | region A.

본 실시형태에서는, 이들 각 영역 A, B의 비유전율이 적정 범위로 제어되고 있다. 구체적으로는, 영역 A의 비유전율을 εA로 하고, 영역 B의 비유전율을 εB로 했다고 가정한다. In this embodiment, the dielectric constant of each of these areas A and B is controlled to an appropriate range. Specifically, it is assumed that the relative dielectric constant of the region A is ε A and the dielectric constant of the region B is ε B.

이 때, (εA/εB) > 1.4, 바람직하게는 (εA/εB) ≥ 1.5, 보다 바람직하게는 (εA/εB) ≥ 2.0, 더욱 바람직하게는 (εA/εB) ≥ 5.0의 관계를 만족하도록 제어되고 있다. At this time, (εA / εB)> 1.4, preferably (εA / εB) ≥ 1.5, more preferably (εA / εB) ≥ 2.0, more preferably (εA / εB) ≥ 5.0 It is controlled.

각 영역 A, B의 비유전율을 제어하기 위해서는, 예를 들면 각 영역 A, B의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)를 적정 범위로 제어함으로써 행할 수 있다. 이 이온 강도비가 증가함에 따라, 그 영역의 입계의 쇼트키 배리어의 폭이 넓어져, 비유전율이 저감한다. In order to control the dielectric constant of each area | region A and B, it can carry out by controlling the ionic strength ratio (alkali metal / Zn) of the alkali metal and zinc of each area | region A and B to an appropriate range, for example. As this ion intensity ratio increases, the width of the Schottky barrier at the grain boundary of the region becomes wider, and the dielectric constant decreases.

구체적으로는, 다음에 나타낸 바와 같이, 각 영역 A, B의 상기 이온 강도비를 제어하는 것이 바람직하다. 즉, 본 실시형태의 다른 관점에서는, 영역 A의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)를 dA로 하고, 영역 B의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)를 dB로 했을 때, (dA/dB) < 0.04, 바람직하게는 (dA/dB) ≤ 0.02, 보다 바람직하게는 (dA/dB) ≤ 0.005의 관계를 만족하도록 제어한다. Specifically, as shown below, it is preferable to control the ionic strength ratios of the respective regions A and B. That is, in another viewpoint of this embodiment, let ionic strength ratio (alkali metal / Zn) of alkali metal and zinc of area | region A be dA, and ionic strength ratio (alkali metal / Zn) of alkali metal and zinc of area | region B When it is set to dB, control is performed so as to satisfy the relationship of (dA / dB) <0.04, preferably (dA / dB) ≤ 0.02, more preferably (dA / dB) ≤ 0.005.

알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn) dA, dB는, 2차 이온 질량 분석법(SIMS)에 의해 구할 수 있다. The ionic strength ratio (alkali metal / Zn) dA and dB of the alkali metal and zinc can be determined by secondary ion mass spectrometry (SIMS).

SIMS는, 표면층부터 미크론 오더로, 깊이 방향의 이온 농도 분포를 고감도로 측정할 수 있는 방법이다. 고 에너지(수 keV∼20keV)의 이온 빔을 고체 표면에 조사하면, 스퍼터 현상에 의해 시료 구성 원자가 중성자 또는 이온으로서 방출된다. 이렇게 하여, 2차적으로 방출되는 이온을 질량 분석계에서, 질량·전하의 비로 나누어, 시료 표면의 원소 분석 및 화합물 분석을 행하는 방법이 SIMS이다. SIMS is a method which can measure ion concentration distribution of a depth direction with a high sensitivity from a surface layer to a micron order. When a high energy (several keV-20 keV) ion beam is irradiated to a solid surface, the sample constituent atoms are emitted as neutrons or ions by sputtering. In this way, the method of performing elemental analysis and compound analysis of the surface of a sample by dividing the ion discharge | released secondary by the mass spectrometer by the ratio of mass and charge is SIMS.

알칼리 금속으로서는, 특별히 한정되지 않지만, 바람직하게는 Li, Na, K, Rb, Cs 중의 적어도 1개, 더욱 바람직하게는 Li이다. Although it does not specifically limit as an alkali metal, Preferably it is at least 1 of Li, Na, K, Rb, Cs, More preferably, it is Li.

각 영역 A, B의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)가 제어된 적층형 칩 바리스터(10)를 제조하는 방법은, 특별히 한정되지 않고, 예를 들면 소자 본체(12)의 표면부터, 상기 겹침 부분(2a)의 단부 근방에까지, 알칼리 금속을 확산시킨 후에, 소자 본체(12)의 외면에 내부 전극층(2)에 접속하는 외부 단자 전극(3)을 형성해도 된다. The method of manufacturing the laminated chip varistor 10 in which the ionic strength ratio (alkali metal / Zn) of the alkali metal and zinc in each region A and B is controlled is not particularly limited, and for example, the surface of the element body 12 Since the alkali metal is diffused to the vicinity of the end portion of the overlapping portion 2a, the external terminal electrode 3 connected to the internal electrode layer 2 may be formed on the outer surface of the element body 12.

또, 형성된 소자 본체(12)의 외면에 내부 전극층(2)에 접속하는 외부 단자 전극(3)을 형성한 후, 소자 본체(12)의 표면부터, 상기 겹침 부분(2a)의 단부 근방에까지, 알칼리 금속을 확산시켜도 된다. Moreover, after forming the external terminal electrode 3 connected to the internal electrode layer 2 on the outer surface of the formed element main body 12, from the surface of the element main body 12 to the vicinity of the edge part of the said overlap part 2a, Alkali metal may be diffused.

적층형 칩 바리스터(10)의 제조 방법Manufacturing method of stacked chip varistor 10

다음에, 도 3에 기초하여, 본 발명에 따른 적층형 칩 바리스터(10)의 제조 공정의 일례를 설명한다. Next, based on FIG. 3, an example of the manufacturing process of the laminated chip varistor 10 which concerns on this invention is demonstrated.

먼저 인쇄 공법 또는 시트 공법 등에 의해, 내부 전극층(2)이 1층 걸러 서로 다르게 양단부에 노출하도록, 층간 전압 비직선성 저항체층(1)(바리스터층)과 내부 전극층(2)을 번갈아 적층하고, 그 적층 방향의 양단에 외측 전압 비직선성 저항체층(1a)을 적층하여, 적층체를 형성한다(도 3의 공정 a). First, the interlayer voltage nonlinear resistor layer 1 (varistor layer) and the internal electrode layer 2 are alternately laminated so that the internal electrode layer 2 is exposed to both ends differently from each other by one printing method or the sheet method. The outer voltage nonlinear resistor layer 1a is laminated on both ends of the lamination direction to form a laminate (process a in FIG. 3).

다음에, 이 적층체를 절단하여, 그린 칩을 얻는다(공정 b). Next, this laminated body is cut | disconnected and a green chip is obtained (process b).

이어서, 필요에 따라 탈 바인더 처리를 행해, 그린 칩을 소성하여, 칩 본체(12)가 되는 칩 소체(素體)를 얻는다(공정 c). Next, a binder removal process is performed as needed, and green chip is baked and the chip element used as the chip main body 12 is obtained (process c).

얻어진 칩 소체를 밀폐 회전 포트에 의해, 칩 소체의 표면에 알칼리 금속 화합물을 부착시킨다(공정 d). The obtained chip body is made to adhere an alkali metal compound to the surface of a chip body by a sealed rotating port (step d).

알칼리 금속 화합물로서는, 특별히 한정되지 않지만, 열처리함으로써, 알칼리 금속이 소자 본체(12)의 표면부터, 내부 전극층(2)의 겹침 부분(2a)의 단부 근 방에까지 확산할 수 있는 화합물이고, 알칼리 금속의 산화물, 수산화물, 염화물, 질산염, 붕산염, 탄산염 및 수산염 등이 사용된다. Although it does not specifically limit as an alkali metal compound, Alkali metal is a compound which can diffuse from the surface of the element main body 12 to the vicinity of the edge part of the overlapping part 2a of the internal electrode layer 2 by heat processing, Alkali metal Oxides, hydroxides, chlorides, nitrates, borate salts, carbonates and oxalates.

알칼리 금속 화합물의 부착량을 적정하게 제어함으로써, 각 영역 A, B의 상기 이온 강도비를 제어할 수 있고, 나아가서는 각 영역 A, B의 비유전율이 적정 범위로 제어된다. By appropriately controlling the deposition amount of the alkali metal compound, the ionic strength ratios of the respective regions A and B can be controlled, and further, the relative dielectric constant of each of the regions A and B is controlled to an appropriate range.

다음에, 이 알칼리 금속 화합물이 부착되어 있는 칩 소체를 전기로에서, 소정의 온도 및 시간으로 열처리한다(공정 e). Next, the chip body to which the alkali metal compound is attached is heat-treated in a electric furnace at a predetermined temperature and time (step e).

그 결과, 알칼리 금속 화합물로부터 알칼리 금속이 칩 소체의 표면부터, 내부 전극층(2)의 겹침 부분(2a)의 단부 근방에까지 확산하여, 소자 본체(12)가 얻어진다. 열처리 온도 및 열처리 시간을 적정하게 제어함으로써, 각 영역 A, B의 상기 이온 강도비를 제어할 수 있고, 나아가서는 각 영역 A, B의 비유전율이 적정 범위로 제어된다. As a result, the alkali metal diffuses from the alkali metal compound to the vicinity of the end portion of the overlapping portion 2a of the internal electrode layer 2 from the surface of the chip element, thereby obtaining the device main body 12. By appropriately controlling the heat treatment temperature and the heat treatment time, the ionic strength ratios of the respective regions A and B can be controlled, and further, the dielectric constant of each of the regions A and B is controlled to an appropriate range.

바람직한 열처리 온도는, 700∼1000℃이고, 열처리 분위기는 대기중이다. 또, 열처리 시간(유지 시간)은, 바람직하게는 10분∼4시간이다. Preferable heat processing temperature is 700-1000 degreeC, and heat processing atmosphere is air | atmosphere. The heat treatment time (holding time) is preferably 10 minutes to 4 hours.

다음에, 열처리 후의 소체의 양단부에 외부 단자 전극을 도포, 소부(燒付, 구워서 붙임)하여 Ag 베이스 전극을 형성한다(공정 f). 여기서는, 베이스 전극재로서, Ag를 선택하고 있지만, 소자 본체(12)에 대한 소부성이 좋고, 내부 전극층(2)을 구성하는 재질과의 접속성이 좋고, 또한 후속의 도금 공정에서 도금되기 쉬운 재료이면, 어느 재료나 사용할 수 있다. Next, an external terminal electrode is applied and baked to both ends of the body after heat treatment to form an Ag base electrode (step f). Here, Ag is selected as the base electrode material, but the baking property of the element main body 12 is good, the connectivity with the material constituting the internal electrode layer 2 is good, and it is easy to be plated in a subsequent plating step. Any material can be used as long as it is a material.

마지막으로, 베이스 전극의 표면에 전기 도금에 의해, Ni 도금막 및/또는 Sn/Pb 도금막을 형성하여(공정 g), 적층형 칩 바리스터(10)를 얻는다. Finally, the Ni plating film and / or Sn / Pb plating film are formed on the surface of the base electrode by electroplating (step g) to obtain the stacked chip varistor 10.

또한, 알칼리 금속을 소자 본체(12)의 표면으로부터 확산시키기 위한 수단으로서는, 상기의 수단에 한정되지 않고, 예를 들면 이하의 수단을 채용할 수 있다. 즉, 외부 단자 전극(3)을 형성하기 전의 소자 본체(12)를 알칼리 공급원중에 매입하여 열처리하는 방법, 스프레이 등으로 용액화한 알칼리 공급원을 소자 본체(12)의 외주에 균일하게 뿌린 뒤에 열처리하는 방법, 알칼리 금속 공급원 가루가 섞인 에어를 소자 본체(12)의 외주에 균일하게 뿌린 뒤에 열처리하는 방법 등이 예시된다. In addition, as a means for diffusing alkali metal from the surface of the element main body 12, it is not limited to said means, For example, the following means can be employ | adopted. That is, a method of embedding the element body 12 before forming the external terminal electrode 3 in an alkali source and heat-treating, or spraying the alkali source liquefied by spray or the like uniformly on the outer circumference of the element body 12 and then performing heat treatment The method, the method of heat-processing after uniformly spraying the air mixed with alkali metal source powder on the outer periphery of the element main body 12, etc. are illustrated.

이들 방법에서는, 소자 본체(12)의 양단부에 노출하고 있는 내부 전극층(2)의 노출 단면에 대해서도 알칼리 금속이 다소 확산되게 되지만, 내부 전극층(2)의 도전성에 영향을 주지는 않는다. In these methods, the alkali metal diffuses slightly to the exposed end surface of the internal electrode layer 2 exposed at both ends of the element body 12, but does not affect the conductivity of the internal electrode layer 2.

또한, 도 3의 공정 d 및 e를, 외부 단자 전극 형성(공정 f) 후에 행해도 된다. 이 경우, 내부 전극층(2)의 노출 단면에 대한 알칼리 금속의 확산을 확실히 방지할 수 있다. 이렇게, 외부 단자 전극을 도포 건조 후, 알칼리 금속을 표면에 부착시켜, 소부를 행하면, 소부와 동시에, 알칼리 금속의 소체로의 확산도 동시에 행할 수 있어, 공정의 간략화가 가능하다. In addition, you may perform process d and e of FIG. 3 after external terminal electrode formation (process f). In this case, diffusion of alkali metal to the exposed end face of the internal electrode layer 2 can be reliably prevented. In this manner, when the external terminal electrode is coated and dried, the alkali metal is adhered to the surface, and the baking is carried out, and at the same time, the alkali metal can be diffused into the body at the same time, thereby simplifying the process.

이상, 본 발명의 실시형태에 관해 설명했는데, 본 발명은 이러한 실시형태에 전혀 한정되지 않고, 본 발명의 요지를 일탈하지 않은 범위 내에서 여러가지 형태로 실시할 수 있는 것은 물론이다. As mentioned above, although embodiment of this invention was described, this invention is not limited to this embodiment at all, It cannot be overemphasized that it can implement in various forms within the range which does not deviate from the summary of this invention.

예를 들면, 상술한 실시형태에서는, 본 발명에 따른 적층형 전자 부품으로서 적층형 칩 바리스터를 예시했으나, 특별히 이것에 한정되는 것은 아니다. For example, in the above-mentioned embodiment, although the laminated chip varistor was illustrated as a laminated electronic component which concerns on this invention, it is not specifically limited to this.

또, 도 1에 나타낸 바와 같이, 내부 전극층이 1쌍 적층된 적층 칩 바리스터에 한정되지 않는다. 도 1에서는, 내부 전극층이 1쌍 적층되어 있지만, 내부 전극층이 그 이상 다수 적층된 적층형 칩 바리스터여도 된다. In addition, as shown in FIG. 1, it is not limited to the laminated chip varistor by which one pair of internal electrode layers were laminated | stacked. In FIG. 1, although a pair of internal electrode layers are laminated | stacked, the multilayer chip varistor in which many internal electrode layers were laminated | stacked further may be sufficient.

예Yes

이하, 본 발명을, 더욱 상세한 실시예에 기초하여 설명하는데, 본 발명은, 이들 실시예에 한정되지 않는다. EMBODIMENT OF THE INVENTION Hereinafter, although this invention is demonstrated based on a more detailed Example, this invention is not limited to these Examples.

실시예 1Example 1

먼저 도 3에 나타낸 공정 a∼c 및 통상의 방법에 따라서, 1608 형상(외형 치수, 세로 1.6mm ×가로 0.8mm ×두께 0.8mm) 사이즈의 소자 본체(12)가 되는 칩 소체를 형성했다. 칩 소체의 비직선성 저항체층(1) 및 최외층(1a)은, 산화아연계 재료로 구성되어 있고, 구체적으로는, 순도 99.9%의 ZnO(99.725몰%)에, Pr을 0.5몰%, Co를 1.5몰%, Al을 0.005몰%, K를 0.05몰%, Cr을 0.1몰%, Ca를 0.1몰%, Si를 0.02몰%의 비율로 첨가한 것으로 구성했다. 내부 전극층(2)은 Pd로 구성하며, 표 1에 나타낸 겹침 부분(2a)의 면적을 갖도록 구성했다.First, according to the processes a-c and the usual method shown in FIG. 3, the chip body which becomes the element main body 12 of 1608 shape (outer dimension, length 1.6mm x width 0.8mm x thickness 0.8mm) size was formed. The nonlinear resistor layer 1 and the outermost layer 1a of the chip body are made of a zinc oxide-based material. Specifically, ZnO (99.725 mol%) having a purity of 99.9%, 0.5 mol% of Pr, It consisted of 1.5 mol% of Co, 0.005 mol% of Al, 0.05 mol% of K, 0.1 mol% of Cr, 0.1 mol% of Ca, and 0.02 mol% of Si. The internal electrode layer 2 consisted of Pd, and was comprised so that it might have an area of the overlap part 2a shown in Table 1. As shown in FIG.

다음에, 얻어진 칩 소체(소결체)를, 알칼리 금속 화합물로서의 Li₂CO₃분말(평균 입경: 3㎛)과 함께, 밀폐 회전 포트에 넣어 혼합하여, 칩 소체 표면에 표 1에 나타낸 양의 Li₂CO₃의 분말을 부착시켰다. 또한, 밀폐 회전 포트로의 Li₂CO₃ 분말의 투입량은, 칩 소체 1개당, 0.01㎍∼10mg의 범위로 했다. Next, the obtained chip body (sintered body) is mixed with Li ₂ CO ₃ powder (average particle diameter: 3 µm) as an alkali metal compound in a sealed rotary pot and mixed with Li _{2 in the} amounts shown in Table 1 on the surface of the chip body. A powder of CO ₃ was attached. In addition, the amount of Li ₂ CO ₃ powder injected into the sealed rotary pot was in the range of 0.01 µg to 10 mg per chip body.

다음에, Li₂CO₃ 분말을 소정량 부착시킨 칩 소체를, 표 1에 나타낸 온도 및 시간으로, 공기중에서 열처리했다. Next, the Li ₂ CO ₃ powder, the amount attached was chip body, the temperature and time shown in Table 1, was heat treated in air.

그 후에는, 통상의 방법으로 Ag 베이스 전극을 형성하고, 베이스 전극의 표면에 전기 도금에 의해, Ni 도금막 및 Sn/Pb 도금막을 형성하여 외부 단자 전극(3)을 형성하여, 적층형 칩 바리스터(10)를 얻었다. Thereafter, an Ag base electrode is formed by a conventional method, an Ni plating film and a Sn / Pb plating film are formed on the surface of the base electrode by electroplating to form an external terminal electrode 3, thereby forming a stacked chip varistor ( 10) was obtained.

얻어진 복수의 적층형 칩 바리스터 시료를 사용해, 각 영역 A, B(도 2 참조)의 비유전율 εA, εB와, Li와 Zn의 이온 강도비(Li/Zn) dA, dB와, 비직선 계수 α와, 정전용량 C와, ESD 내량을 측정했다. Using the obtained plurality of stacked chip varistor samples, the relative dielectric constants εA and εB in each of the regions A and B (see FIG. 2), the ionic strength ratios (Li / Zn) dA, dB of Li and Zn, and the nonlinear coefficients α and The capacitance C and the ESD resistance were measured.

(εA/εB)와, (dA/dB)를 산출하여, 이들 결과를 정리하여 표 1에 나타낸다.(εA / εB) and (dA / dB) are calculated, and these results are collectively shown in Table 1.

이온 강도비 (Li/Zn) dA, dB는, 2차 이온 질량 분석법(SIMS)에 의해, 각 영역에서의 값을 평균하여 구했다. Ion intensity ratio (Li / Zn) dA, dB was calculated | required and averaged the value in each area | region by secondary ion mass spectrometry (SIMS).

비직선 계수(α)는, 적층형 칩 바리스터 시료에 흐르는 전류가 1mA에서 10 mA까지 변화한 경우의 적층형 칩 바리스터 시료의 전극 사이에 걸리는 전압과 전류의 관계를 나타내고 있고, 다음 식으로부터 구했다. α=log(I₁₀/I₁)/log(V10/V1)= 1/log(V10/V1). 또한, V10은 적층형 칩 바리스터 시료에 I₁₀=10mA의 전류를 흘린 경우의 바리스터 전압을 의미하며, V1은 적층형 칩 바리스터 시료에 I₁=1mA의 전류를 흘린 경우의 바리스터 전압을 의미한다. 이 비직선 계수(α)가 클수록 바리스터 특성이 뛰어나다. Nonlinear coefficient (alpha) has shown the relationship of the voltage and electric current applied between the electrodes of a laminated chip varistor sample when the current which flows through a laminated chip varistor sample changed from 1 mA to 10 mA, and was calculated | required from following Formula. α = log (I ₁₀ / I ₁ ) / log (V ₁₀ / V ₁ ) = 1 / log (V 10 / V 1). In addition, V10 means the varistor voltage when the current of I ₁₀ = 10 mA to the stacked chip varistor sample, V1 means the varistor voltage when the current of I ₁ = 1 mA through the stacked chip varistor sample. The larger the nonlinear coefficient α, the better the varistor characteristic.

정전용량(C)은, 1MHz에서 측정했다. 그 결과, 2.0pF 이하를 정전용량이 충 분히 저하했다고 판단했다. The capacitance C was measured at 1 MHz. As a result, it was judged that the capacitance sufficiently fell below 2.0 pF.

ESD 내량은, IEC61000-4-2규격에 따른 인체 모델에 기초하여 정전기의 측정을 행했다. 그 결과, 8kV 이상을 ESD 내량이 충분한 것으로 판단했다.ESD resistance measured the static electricity based on the human body model based on IEC61000-4-2 standard. As a result, it was judged that ESD resistance was more than 8kV.

(표 1)Table 1

표 1에 나타낸 바와 같이, 시료 1, 2에서는, Li₂CO₃ 분말을 부착시켜 열처리하는 공정을 행하지 않았다. 이러한 경우, 내부 전극층(2)의 겹침 부분(2a)의 면적이 크면, ESD 내량은 충분하지만 정전용량(C)의 저하를 도모할 수 없다. 반대로 겹침 부분(2a)의 면적이 작아지면, 정전용량(C)의 저하는 기대할 수 있지만, ESD 내량이 저하한다. As shown in Table 1, in Samples 1 and 2, the step of attaching and heating the Li ₂ CO ₃ powder was not performed. In this case, when the area of the overlapping portion 2a of the internal electrode layer 2 is large, the ESD resistance is sufficient, but the capacitance C cannot be reduced. On the contrary, when the area of the overlapping portion 2a becomes small, the decrease in the capacitance C can be expected, but the ESD resistance decreases.

시료 3에서는, Li₂CO₃분말을 부착시켜 열처리하는 공정을 포함하는데, 열처리 시간이 짧았다. 표면 근방(ε)이 주로 저하하여, 본 발명의 효과가 얻어지지 않고, ESD 내량은 충분하지만 정전용량(C)의 저하를 도모할 수 없다. In Sample 3, the step of adhering and heating the Li ₂ CO ₃ powder was included, but the heat treatment time was short. The vicinity of the surface ε is mainly lowered, the effect of the present invention is not obtained, and the ESD resistance is sufficient, but the capacitance C cannot be reduced.

시료 6에서는, Li₂CO₃ 분말의 부착량을 늘려, 열처리 조건을 변화시켰다. 이 경우, 영역 A의 전체에 Li가 확산하여, 그 결과 영역 A 전체가 절연체화해 버려, 바리스터 특성을 나타내지 않았다. In Sample 6, the deposition amount of the Li ₂ CO ₃ powder was increased to change the heat treatment conditions. In this case, Li diffused to the whole area A, and as a result, the whole area A was insulated, and the varistor characteristic was not shown.

이에 대해, 시료 4, 5에서는, Li₂CO₃ 분말의 부착량과 열처리 조건이 적정하게 제어되어 있다. 이 때문에, 칩 소체의 표면부터, 이 칩 소체 내부의 내부 전극층(2)의 겹침 부분(2a)의 단부 근방에까지 Li가 확산하고 있어, 그 결과 충분한 ESD 내량을 유지하면서, 작은 정전용량을 발현할 수 있는 것이 확인되었다. In contrast, in Samples 4 and 5, the deposition amount and the heat treatment conditions of the Li ₂ CO ₃ powder are appropriately controlled. For this reason, Li diffuses from the surface of the chip body to the vicinity of the end portion of the overlapping portion 2a of the internal electrode layer 2 inside the chip body, and as a result, a small capacitance can be expressed while maintaining a sufficient ESD resistance. It was confirmed that it could.

실시예 2Example 2

Li₂CO₃ 대신에, Na₂CO₃, K₂CO₃, Rb₂CO₃, Cs₂CO₃를 사용해, 실시예 1과 동일한 조건으로, 소자를 제작하여 동일한 평가를 행했다. 그 결과, 실시예 1과 동일한 결과가 얻어졌다. Instead of Li ₂ CO ₃ , a device was fabricated under the same conditions as in Example 1 using Na ₂ CO ₃ , K ₂ CO ₃ , Rb ₂ CO ₃ , Cs ₂ CO ₃ , and the same evaluation was performed. As a result, the same result as in Example 1 was obtained.

일반적으로 적층형 칩 바리스터는, 그 소자 본체중의 적층 방향으로 인접하는 2개의 내부 전극층 사이에서 바리스터 특성을 발현시킨다. 본 발명에서는, 바리스터 특성을 발현시키는 내부 전극층간의 근방까지를, 예를 들면 알칼리 금속을 확산시킴으로써 비유전율을 저하시킨다. 즉, 내부 전극층의 적층 방향 최외측보다도 내측의 칩 내부(바리스터 특성을 발현하는 내부 전극층간)의 근방에까지, 억지로 알칼리 금속을 확산시킨다. 이렇게, 바리스터 특성을 발현하는 내부 전극층간의 근방까지를 낮은 비유전율로 함으로써, 도 4의 CB를 작게 할 수 있다. 이 때문에, 바리스터 특성을 발현시키는 내부 전극의 겹침 면적을 감소시키지 않아도, 칩 전체적으로 정전용량을 작게 하는 것이 가능해진다. In general, stacked chip varistors exhibit varistor characteristics between two internal electrode layers adjacent in the stacking direction of the element body. In the present invention, the relative dielectric constant is reduced by, for example, diffusing the alkali metal to the vicinity between the internal electrode layers expressing varistor characteristics. That is, alkali metal is forcibly diffused to the vicinity of the inside of the chip (between the internal electrode layers expressing varistor characteristics) inside the outermost side of the stacking direction of the internal electrode layers. Thus, CB of FIG. 4 can be made small by making low dielectric constant close to the internal electrode layer which shows varistor characteristics. For this reason, it is possible to reduce the capacitance across the entire chip without reducing the overlap area of the internal electrodes expressing the varistor characteristics.

결과적으로, 이 구조에 의하면, ESD 내량을 저하시키지 않고, 저 용량화가 가능해진다. 구체적으로는, 예를 들면 8kV 이상의 충분한 ESD 내량을 유지하면서, 예를 들면 2.0pF 이하 정도의 작은 정전용량을 발현할 수 있다. As a result, according to this structure, the capacitance can be reduced without lowering the ESD resistance. Specifically, for example, a small capacitance of about 2.0 pF or less can be expressed while maintaining a sufficient ESD resistance of 8 kV or more.

Claims

산화아연계 재료층으로 구성되는 소자 본체와, 상기 소자 본체의 내부에 서로 대향하여 배치된 적어도 1쌍의 내부 전극층을 포함하는 적층형 전자 부품으로서, A laminated electronic component comprising an element body composed of a zinc oxide-based material layer and at least one pair of internal electrode layers disposed to face each other inside the element body,

상기 소자 본체는, The device body,

적층 방향으로 인접하는 2개의 내부 전극층의 사이에 존재하는 부분이고, 또한 적층 방향으로부터 상기 내부 전극층을 봤을 경우에 상기 내부 전극층의 겹침 부분에 포함되는 영역 A와, A region A between the two inner electrode layers adjacent in the stacking direction, and included in an overlapping portion of the inner electrode layer when the inner electrode layer is viewed from the stacking direction;

상기 영역 A를 제외한 나머지 영역 B로 구성되어 있고, It consists of the remaining area B, except for the area A,

상기 각 영역의 비유전율을, 영역 A : εA 및 영역 B : εB로 했을 때, (εA/εB) > 1.4의 관계를 만족하는 것을 특징으로 하는 적층형 전자 부품. When the relative dielectric constant of each said area is set to area | region A: (epsilon) A and area | region B: (epsilon) B, the relationship of ((epsilon) A / (epsilon) B)> 1.4 is satisfy | filled.

상기 소자 본체는, The device body,

상기 영역 A를 제외한 나머지 영역 B로 구성되어 있고, It consists of the remaining area B except the area A,

상기 각 영역의 알칼리 금속과 아연의 이온 강도비(알칼리 금속/Zn)를, 영역 A : dA 및 영역 B : dB로 했을 때, (dA/dB) < 0.04의 관계를 만족하는 것을 특징으로 하는 적층형 전자 부품.When the ionic strength ratio (alkali metal / Zn) of the alkali metal and zinc in each of the above areas is set to areas A: dA and B: dB, the relationship of (dA / dB) <0.04 is satisfied. Electronic parts.

제2항에 있어서, 상기 알칼리 금속이, Li, Na, K, Rb, Cs 중의 적어도 1개인, 적층형 전자 부품.The laminated electronic component according to claim 2, wherein the alkali metal is at least one of Li, Na, K, Rb, and Cs.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 산화아연계 재료층이, 산화아연계 전압 비직선성 저항체층이고, 상기 적층형 전자 부품이, 적층형 칩 바리스터인, 적층형 전자 부품.The laminated electronic component according to any one of claims 1 to 3, wherein the zinc oxide based material layer is a zinc oxide based voltage nonlinear resistor layer, and the laminated electronic component is a laminated chip varistor.

제1항 또는 제2항에 기재된 적층형 전자부품을 제조하는 방법으로서, As a method of manufacturing the laminated electronic component according to claim 1 or 2,

상기 소자 본체의 표면부터, 상기 영역 B와 영역 A와의 경계 근방에까지, 알칼리 금속을 확산시키는 것을 특징으로 하는 적층형 전자 부품의 제조 방법. An alkali metal is diffused from the surface of the element main body to the vicinity of the boundary between the region B and the region A.