KR100702032B1

KR100702032B1 - 고밀도 프로브 어레이, 상기 프로브 어레이를 갖는 스토리지 소자 및 이들의 제조방법들

Info

Publication number: KR100702032B1
Application number: KR1020060021479A
Authority: KR
Inventors: 유동철; 배병재; 허장은; 임지은; 임동현
Original assignee: 삼성전자주식회사
Priority date: 2006-03-07
Filing date: 2006-03-07
Publication date: 2007-03-30
Also published as: CN101034573B; US20070210812A1; US7583095B2; CN101034573A

Abstract

고밀도 프로브 어레이, 상기 프로브 어레이를 갖는 스토리지 소자, 및 이들의 제조방법들을 제공한다. 이 프로브 어레이의 제조방법은 희생 기판 상에 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 형성하는 것을 특징으로 한다. 상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 제2 프로브들을 형성하되, 상기 제1 및 제2 프로브들 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 거리이다. 상기 제1 및 제2 프로브들을 갖는 기판 상에 프로브 기판을 형성한다. 상기 희생 기판을 제거한다.

Description

고밀도 프로브 어레이, 상기 프로브 어레이를 갖는 스토리지 소자, 및 이들의 제조방법들{High density probe array, storage device having the high density probe array, and fabrication methods thereof}

도 1은 본 발명의 실시예들에 따른 스토리지 소자의 평면도이다.

도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 프로브 어레이의 제조방법을 나타낸 단면도들이다.

도 3a 내지 도 3k는 본 발명의 다른 실시예에 따른 프로브 어레이의 제조방법을 나타낸 단면도들이다.

도 4a 내지 도 4g는 본 발명의 또 다른 실시예에 따른 프로브 어레이의 제조방법을 나타낸 단면도들이다.

도 5는 본 발명의 다른 실시예들에 따른 스토리지 소자의 평면도이다.

도 6a 내지 도 6f는 본 발명의 또 다른 실시예들에 따른 스토리지 매체(storage medium)의 단면도들이다.

도 7은 본 발명의 실시예들에 따른 스토리지 소자 어셈블리를 나타낸 개략적인 배치도이다.

도 8a는 본 발명의 실시예들에 따른 스토리지 매체의 일부분을 나타낸 부분확대도이다.

도 8b는 본 발명의 실시예들에 따른 프로브 어레이의 일부분을 나타낸 부분확대도이다.

도 9a 내지 도 9d는 본 발명의 실시예들에 따른 스토리지 소자의 읽기/쓰기 방법을 설명하기 위해 나타낸 단면도들이다.

본 발명은 저장 매체에 관한 것으로, 특히 프로브 어레이 제조방법, 프로브 스토리지 제품 제조방법, 및 프로브 스토리지 제품 구동 방법에 관한 것이다.

일반적으로 정보 저장 수단의 하나로 하드 디스크(hard disk) 및 광 디스크(optical disk)를 사용하고 있다. 그러나, 하드 디스크의 슈퍼 상자 성적(super-paramgnetic) 한계나 광 디스크의 레이저 회절 한계 등으로 인하여 종래의 하드 디스크 및 광 디스크를 사용하여 대용량의 정보를 저장하는데 한계가 있다.

이에 대한 대안으로 SPM(scanning probe microscopy) 기술을 이용하는 고밀도 정보 스토리지 소자(data storage device)가 제안되고 있다. 이러한 스토리지 소자는 정보가 저장되거나 제거될 수 있는 정보 저장 매체, 상기 정보 저장 매체에 정보를 기록하거나 재생하는 탐침 및 상기 탐침(tip)이 장착된 캔틸레버를 포함하는 프로브(probe), 상기 정보 저장 매체를 운송하는 스캐너, 상기 스토리지 소자에 명령을 내리고 제어하는 제어부 및 이를 위한 신호처리부를 포함한다. 이와 같은 종래의 스토리지 소자는 다음과 같은 문제점 때문에 실용화하는데 어려움이 있다. 구체적으로, 상기 정보 저장 매체 상에 위치하는 탐침의 갯수에는 한계가 있기 때문에 하나의 탐침이 이동하는 거리가 길다. 예를 들어, 하나의 탐침이 상기 정보 저장 매체 상에서 x축 및 y축으로 대략 100㎛ 정도씩 움직이면서 정보를 읽고 쓰게 된다. 또한, 상기 탐침의 위치를 정확하게 제어하기 위한 서보(servo)등이 필요하고, 탐침이 닯는(wearing) 것을 방지하기 위한 z-축 으로 이동할 수 있는 장치가 필요하다. 따라서, 캔틸레버의 크기가 커지므로 캔틸레버를 구동하기 위한 구동 회로가 복잡해지고 많은 소모 전력이 발생한다. 그리고, 이러한 캔틸레버를 사용하는 스토리지 소자는 랜텀 억세스(random access)가 불가능하며, 억세스 시간이 길어지게 된다. 이와 같은 문제점 때문에 대용량의 정보를 저장할 수 있다는 장점에도 불구하고 실용화에 어려움이 있다.

이러한 스토리지 소자(storage device)가 미국 공개 특허 제2004/0047275호에 "스토리지 소자 및 스토리지 소자 동작 방법{Storage device and method for operating a storage device}"라는 제목으로 체루비니 등(Cherubini et al)에 의해 개시된 바 있다. 체루비니 등에 의한 스토리지 소자는 초고밀도의 정보를 저장하고 랜텀 억세스하는데 어려움이 있다. 그 이유는 캔틸레버에 히터 플렛폼 및 팁을 장착함으로써 팁의 갯수를 증가시키는데 한계가 있고 캔틸레버 자체가 차지하는 공간을 감소시키는데 한계가 있기 때문이다.

따라서, 상술한 바와 같은 종래의 스토리지 소자의 문제점들을 해결하기 위한 새로운 개념의 스토리지 소자가 요구되고 있다.

본 발명이 이루고자 하는 기술적 과제는 고밀도로 집적된 프로브들을 갖는 프로브 어레이 및 그 제조방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 프로브 어레이를 갖는 스토리지 소자 및 그 제조방법을 제공하는데 있다.

본 발명의 일 태양은 고밀도의 프로브들을 갖는 프로브 어레이의 제조방법을 제공한다. 이 방법은 희생 기판 상에 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 형성하는 것을 특징으로 한다. 상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 제2 프로브들을 형성하되, 상기 제1 및 제2 프로브들 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 거리이다. 상기 제1 및 제2 프로브들을 갖는 기판 상에 프로브 기판을 형성한다. 상기 희생 기판을 제거하는 것을 포함한다.

본 발명의 몇몇 실시예들에서, 상기 제1 프로브들을 형성하는 것은 상기 희생 기판 상에 몰드 절연막을 형성하고, 상기 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제1 홀들을 형성하고, 상기 제1 홀들을 갖는 기판 상에 제1 도전막을 형성하고, 상기 제1 도전막을 평탄화하는 것을 포함할 수 있다.

상기 제1 홀들을 형성한 후에, 상기 제1 홀들의 측벽들을 덮는 제1 홀 스페이서들을 형성하는 것을 더 포함할 수 있다.

상기 제2 프로브들을 형성하는 것은 상기 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제2 홀들을 형성하고, 상기 제2 홀들을 갖는 기판 상에 제2 도전막을 형성하고, 상기 제2 도전막을 평탄화하는 것을 포함할 수 있다.

더 나아가, 상기 제2 홀들을 형성한 후에, 상기 제2 홀들의 측벽들에 제2 홀 스페이서들을 형성하는 것을 더 포함할 수 있다.

상기 몰드 절연막은 차례로 적층된 하부 몰드 절연막, 평탄화저지막, 및 상부 몰드 절연막으로 형성되되, 상기 상부 몰드 절연막은 상기 제2 도전막을 평탄화하는 동안에 제거될 수 있다.

다른 실시예들에서, 상기 제1 및 제2 프로브들 각각의 상면은 하면과 같거나 큰 면적을 갖도록 형성될 수 있다.

또 다른 실시예들에서, 상기 프로브 기판을 형성하기 전에, 기 열 방향을 따라 배열된 상기 제1 프로브들을 덮는 제1 금속 배선들을 형성하고, 기 제1 금속 배선들 사이에 위치하며 상기 제2 프로브들을 덮는 제2 금속배선들을 형성하는 것을 더 포함할 수 있다.

상기 제1 금속배선들을 형성하는 것은 상기 제1 및 제2 프로브들을 갖는 기판 상에 금속간 절연막을 형성하고, 기 금속간 절연막을 패터닝하여 상기 열 방향을 따라 배열된 상기 제1 프로브들을 노출시키는 제1 그루브들을 형성하고, 기 제1 그루브들의 측벽들을 덮는 제1 그루브 스페이서들을 형성하고, 상기 제1 그루브 스페이서들을 갖는 기판 상에 제1 금속막을 형성하고, 상기 제1 금속막을 평탄화하는 것을 포함할 수 있다.

상기 제2 금속 배선들을 형성하는 것은 상기 금속간 절연막을 패터닝하여 상기 제2 프로브들을 노출시키며 상기 제1 금속 배선들 사이에 위치하는 제2 그루브 들을 형성하고, 상기 제2 그루브들의 측벽들을 덮는 제2 그루브 스페이서들을 형성하고, 상기 제2 그루브 스페이서들을 갖는 기판 상에 제2 금속막을 형성하고, 상기 제2 금속막을 평탄화하는 것을 포함할 수 있다.

또 다른 실시예들에서, 상기 프로브 기판을 형성하기 전에, 상기 열 방향을 따라 배열된 상기 제1 프로브들 사이에 제3 프로브들을 형성하고, 상기 열 방향을 따라 배열된 상기 제2 프로브들 사이에 제4 프로브들을 형성하는 것을 더 포함할 수 있다.

상기 제4 프로브들을 형성한 후에, 상기 열 방향을 따라 위치하는 상기 제1 프로브들 및 상기 제2 프로브들을 덮는 제1 금속 배선들을 형성하고, 상기 제1 금속 배선들 사이에 위치하고 상기 제2 프로브들 및 상기 제4 프로브들을 덮는 제2 금속 배선들을 형성하는 것을 더 포함할 수 있다.

본 발명의 다른 태양은 서로 높이가 다른 프로브들을 갖는 프로브 어레이의 제조방법을 제공한다. 이 방법은 희생 기판 상에 제1 몰드 절연막을 형성하고, 상기 제1 몰드 절연막을 관통하며 상기 희생 기판 상에 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 형성하는 것을 특징으로 한다. 상기 열 방향을 따라 배열된 상기 제1 프로브들을 덮는 제1 금속 배선들을 형성한다. 상기 제1 금속 배선들을 갖는 기판 상에 제2 몰드 절연막을 형성한다. 상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 제2 프로브들을 형성하되, 상기 제2 프로브들의 각각은 상기 제2 몰드 절연막 및 상기 제1 몰드 절연막을 차례로 관통하도록 형성되며, 상기 제1 프로브들과 상기 제2 프로브들 사이의 거리는 리소그래피 공정의 한계 해상 도보다 작은 거리이다. 상기 열 방향을 따라 배열된 상기 제2 프로브들을 덮는 제2 금속 배선들을 형성한다. 상기 제2 금속 배선들을 갖는 기판 상에 프로브 기판을 형성한다. 상기 희생 기판을 제거하는 것을 포함한다.

본 발명의 또 다른 태양은 스토리지 소자의 제조방법을 제공한다. 이 방법은 스토리지 기판 및 희생 기판을 준비하고, 상기 스토리지 기판 상에 정보 저장체를 형성하고, 상기 희생 기판 상에 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 형성하는 것을 특징으로 한다. 상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 제2 프로브들을 형성하되, 상기 제1 및 제2 프로브들 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 거리이다. 상기 제1 및 제2 프로브들을 갖는 기판 상에 프로브 기판을 형성한다. 상기 희생 기판을 제거하고, 상기 정보 저장체와 상기 프로브들이 서로 마주보도록 상기 프로브 기판 및 상기 스토리지 기판을 정렬한다.

본 발명의 또 다른 태양은 고밀도 프로브 어레이를 제공한다. 이 프로브 어레이는 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 구비한다. 상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 위치하며, 상기 제1 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 배치된 제2 프로브들이 제공된다. 상기 제1 및 제2 프로브들 상에 배치된 프로브 기판이 제공된다.

본 발명의 또 다른 태양은 고밀도 프로브 어레이를 갖는 스토리지 소자를 제공한다. 이 소자는 스토리지 기판 상에 형성되며 복수개의 정보 저장 영역들을 갖 는 정보 저장체를 구비한다. 상기 정보 저장체 상에 위치하는 프로브 기판이 제공된다. 상기 정보 저장체 상에 위치하며 상기 프로브 기판 하부에 고정되고 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들이 제공된다. 상기 제1 프로브들 사이에 위치하며 상기 제1 프로브들과의 이격거리가 리소그래피 공정의 한계 해상도보다 작은 이격거리를 갖도록 상기 프로브 기판 하부에 배치된 제2 프로브들이 제공된다.

본 발명의 또 다른 태양은 고밀도 프로브 어레이를 갖는 스토리지 소자 어셈블리를 제공한다. 이 어셈블리는 스토리지 기판 상에 형성되며 복수개의 정보 저장 영역들을 갖는 정보 저장체를 구비한다. 상기 정보 저장체 상에 위치하는 프로브 기판이 제공된다. 상기 정보 저장체 상에 위치하며 상기 프로브 기판 하부에 고정되고 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들이 제공된다. 상기 제1 프로브들 사이에 위치하며 상기 제1 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 상기 프로브 기판 하부에 배치된 제2 프로브들이 제공된다. 상기 프로브 기판 또는 상기 스토리지 기판을 이동시키는 제어 유닛이 제공된다.

본 발명의 또 다른 태양은 스토리지 소자의 정보 읽기/쓰기 방법을 제공한다. 이 방법은 복수개의 정보저장영역들로 구분된 정보저장체 상에 행 및 열방향을 따라 2차원적으로 배열된 프로브들을 위치시키되, 상기 프로브들의 각각은 상기 정보 저장 영역들의 각각에 대응하고, 상기 정보 저장 영역들 각각의 표면은 사분면(quadrant)으로 구분되며 상기 사분면으로 구분된 4개 면들 각각의 중심부는 비트 부(binary digit portion)이고, 상기 프로브들 중 선택된 어느 하나를 상기 4개의 비트부들 중 선택된 어느 하나 상으로 이동시키고, 상기 선택된 비트부로 이동된 프로브에 전압을 인가하여 상기 선택된 비트부의 정보를 읽거나 기록하는 것을 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 실시예들에 따른 스토리지 소자의 평면도이고, 도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 프로브 어레이의 제조방법을 나타낸 단면도들이고, 도 3a 내지 도 3k는 본 발명의 다른 실시예에 따른 프로브 어레이의 제조방법을 나타낸 단면도들이고, 도 4a 내지 도 4g는 본 발명의 또 다른 실시예에 따른 프로브 어레이의 제조방법을 나타낸 단면도들이다. 도 2a 내지 도 4g에 있어서, 참조부호 "PA"은 도 1의 I-I′선을 따라 취해진 영역들을 나타내고, 참조부호 "PB"는 도 1의 II-II′선을 따라 취해진 영역들을 나타낸 것이다. 도 5는 본 발명의 다른 실시예들에 따른 스토리지 소자의 평면도이고, 도 6a 내지 6f는 본 발명의 다른 실시예들에 따른 스토리지 매체의 제조방법을 나타낸 단면도들이다. 도 6a 내지 도 6f에 있어서, 참조부호 "SA"은 도 5의 III-III′선을 따라 취해진 영역들을 나타내고, 참조부호 "SB"는 도 5의 IV-IV′선을 따라 취해진 영역들을 나타낸 것이다.

우선, 도 1을 참조하여 본 발명의 실시예들에 따른 스토리지 소자를 설명하기로 한다.

도 1을 참조하면, 스토리지 소자는 제1 프로브들 및 제2 프로브들을 구비한다. 상기 제1 프로브들은 행(X) 및 열(Y) 방향을 따라 2차원적으로 배열된다. 예를 들어, 상기 행(X) 방향으로 n 개의 제1 프로브들(D11, D21, ..., Dn1)이 배열되고, 상기 열(Y) 방향으로 m 개의 제1 프로브들(D11, D12, ..., D1m)이 배열될 수 있다. 따라서, n×m 개의 제1 프로브들(D11, D21, ..., Dnm)이 제공될 수 있다.

상기 행(X) 방향으로 배열된 상기 제1 프로브들(D11, D21, ..., Dnm) 사이에 제2 프로브들이 배치된다. 예를 들어, 상기 제2 프로브들의 각각은 상기 행(X) 방향으로 배열된 상기 제1 프로브들(D11, D21, ..., Dnm) 사이에 배치될 수 있다. 즉, 상기 행(X) 방향으로 n 개의 제2 프로브들(E11, E21, ..., En1)이 배열되고, 상기 열(Y) 방향으로 m 개의 제2 프로브들(E11, E12, ..., E1m)이 배열될 수 있다. 따라서, n×m 개의 제2 프로브들(E11, E21,..., Enm)이 제공될 수 있다.

본 발명에서 상기 제1 프로브들(D11, D21, ..., Dnm)과 상기 제2 프로브들(E11, E21, ..., Enm) 은 리소그래피 공정의 한계 해상도 보다 작은 거리만큼 이격될 수 있다. 따라서, 본 발명에서의 상기 제1 프로브들(D11, D21, ..., Dnm)과 상기 제2 프로브들(E11, E21, ..., Enm)은 고밀도로 배치될 수 있다.

상기 열(Y) 방향에 평행한 상기 제1 프로브들을 덮는 제1 금속 배선들이 제 공될 수 있다. 예를 들어, 상기 열(Y) 방향에 평행한 n 개의 제1 금속 배선들(A1, A2, ..., An)이 제공될 수 있다. 상기 제1 금속배선들(A1, A2, ..., An) 사이에 배치된 제2 금속배선들이 제공될 수 있다. 예를 들어, 상기 열(Y) 방향에 평행한 n 개의 제2 금속 배선들(B1, B2, ..., Bn)이 제공될 수 있다.

상술한 바와 같은 상기 제1 프로브들(D11, D21, ..., Dnm)과 상기 제2 프로브들(E11, E21, ..., Enm)은 프로브 어레이를 구성할 수 있다. 따라서, 상기 프로브 어레이는 고밀도로 집적된 상기 제1 프로브들(D11, D21, ..., Dnm)과 상기 제2 프로브들(E11, E21, ..., Enm)을 구비할 수 잇다.

한편, 상기 제1 금속 배선들(A1, A2, ..., An) 및 상기 제2 금속 배선들(B1, B2, ..., Bn)과 교차하는 방향성을 갖는 복수개의 하부 전극들이 제공될 수 있다. 예를 들면, 상기 행(X) 방향과 평행하도록 m 개의 하부 전극들(C1, C2, ..., Cm)이 배열되고, 상기 하부 전극들(C1, C2, ..., Cm)은 상기 금속 배선들 하부에 제공될 수 있다. 도 1에는 도시되지 않았지만, 상기 하부 전극들(C1, C2, ..., Cm) 상에는 정보 저장체가 제공될 수 있다.

다음으로, 도 5를 참조하여 본 발명의 다른 실시예에 따른 스토리지 소자를 설명하기로 한다.

도 5를 참조하면, 스토리지 소자는 제1, 제2, 제3 및 제4 프로브들을 구비한다. 상기 제1 프로브들은 행(X) 및 열(Y) 방향을 따라 2차원적으로 배열된다. 예를 들어, 상기 행(X) 방향으로 n 개의 제1 프로브들(d11, d21, ..., dn1)이 배열되고, 상기 열(Y) 방향으로 m 개의 제1 프로브들(d11, d12, ..., d1m)이 배열될 수 있다. 따라서, n×m 개의 제1 프로브들(d11, d21, ..., dnm)이 제공될 수 있다.

상기 열(Y) 방향으로 배열된 상기 제1 프로브들(d11, d21, ..., dnm) 사이에 제3 프로브들이 배치된다. 예를 들어, 상기 제3 프로브들의 각각은 상기 열(Y) 방향으로 배열된 상기 제1 프로브들(d11, d21, ..., dnm) 사이에 배치될 수 있다. 즉, 상기 열(Y) 방향으로 m 개의 제3 프로브들(f11, f12, ..., f1m)이 배열되고, 상기 행(Y) 방향으로 n 개의 제3 프로브들(f11, f21, ..., fn1)이 배열될 수 있다. 따라서, n×m 개의 제3 프로브들(f11, f12,..., fnm)이 제공될 수 있다.

상기 열(Y) 방향으로 배열된 상기 제2 프로브들(e11, e21, ..., en1) 사이에 제4 프로브들이 배치된다. 예를 들어, 상기 제4 프로브들의 각각은 상기 열(Y) 방향으로 배열된 상기 제2 프로브들(e11, e21, ..., en1) 사이에 배치될 수 있다. 즉, 상기 열(Y) 방향으로 m 개의 제4 프로브들(g11, g12, ..., g1m)이 배열되고, 상기 행(Y) 방향으로 n 개의 제4 프로브들(g11, g21, ..., gn1)이 배열될 수 있다. 따라서, n×m 개의 제4 프로브들(g11, g12,..., gnm)이 제공될 수 있다.

본 발명에서 상기 제1, 제2, 제3 및 제4 프로브들의 각각은 인접하는 프로브 들과 리소그래피 공정의 한계 해상도 보다 작은 거리만큼 이격될 수 있다. 따라서, 상기 제1, 제2, 제3 및 제4 프로브들은 고밀도로 배치될 수 있다.

상기 열(Y) 방향에 평행한 상기 제1 프로브들(d11, d21, ..., dnm) 및 상기 제3 프로브들(f11, f12,..., fnm)을 덮는 제1 금속 배선들이 제공될 수 있다. 예를 들어, 상기 열(Y) 방향에 평행한 n 개의 제1 금속 배선들(a1, a2, ..., an)이 제공될 수 있다. 상기 제1 금속배선들(a1, a2, ..., an) 사이에 배치된 제2 금속배선들이 제공될 수 있다. 예를 들어, 상기 열(Y) 방향에 평행한 n 개의 제2 금속 배선들(b1, b2, ..., bn)이 제공될 수 있다. 여기서, 상기 제2 금속 배선들(b1, b2, ..., bn)은 상기 제2 및 제4 프로브들을 덮을 수 있다. 상술한 바와 같은 상기 제1, 제2, 제3 및 제4 프로브들은 프로브 어레이를 구성할 수 있다. 따라서, 상기 프로브 어레이는 고밀도로 집적된 상기 제1 프로브들(d11, d21, ..., dnm), 상기 제2 프로브들(e11, e21, ..., enm), 상기 제3 프로브들(f11, f12,..., fnm), 상기 제4 프로브들(g11, g12,..., gnm)을 구비할 수 있다.

한편, 상기 제1 금속 배선들(a1, a2, ..., an) 및 상기 제2 금속 배선들(b1, b2, ..., bn)과 교차하는 방향성을 갖는 복수개의 하부 전극들이 제공될 수 있다. 예를 들면, 상기 행(X) 방향과 평행하도록 m 개의 제1 하부 전극들(Ca1, Ca2, ..., Cam)이 배열되고, 상기 제1 하부 전극들(Ca1, Ca2, ..., Cam) 사이에 제2 하부 전극들이 제공될 수 있다. 즉, 상기 행(X)방향과 평행한 m 개의 제2 하부 전극들(Cb1, Cb2, ..., Cbm)이 제공될 수 있다. 상기 제1 하부 전극들(Ca1, Ca2, ..., Cam)과 상기 제2 하부 전극들(Cb1, Cb2, ..., Cbm) 사이의 거리는 리소그래피 공정 의 한계 해상도 보다 작은 거리일 수 있다. 상기 제1 하부 전극들(Ca1, Ca2, ..., Cam) 및 상기 제2 하부 전극들(Cb1, Cb2, ..., Cbm)은 상기 금속 배선들 하부에 제공될 수 있다. 도 5에는 도시되지 않았지만, 상기 제1 하부 전극들(Ca1, Ca2, ..., Cam) 및 상기 제2 하부 전극들(Cb1, Cb2, ..., Cbm) 상에는 정보 저장체가 제공될 수 있다.

상술한 바와 같은 구성요소들을 포함하는 스토리지 소자가 제공될 수 있다. 이러한 스토리지 소자는 고밀도 프로브 어레이를 구비하므로 고밀도의 정보를 저장할 수 있다.

이하에서, 도 1에서 설명한 바와 같은 상기 제1 프로브들(D11, D21, ..., Dnm)과 상기 제2 프로브들(E11, E21, ..., Enm)을 구비하는 프로브 어레이를 제조하는 방법들에 대해서 설명하기로 한다.

우선, 도 1, 도 2a 내지 도 2i를 참조하여 본 발명의 일 실시예에 따른 프로브 어레이의 제조방법을 설명하기로 한다.

도 1 및 도 2a를 참조하면, 희생 기판(1)을 준비한다. 상기 희생 기판(1)은 차례로 적층된 실리콘 기판 및 희생 절연막으로 이루어질 수 있다. 여기서, 상기 희생 절연막은 실리콘 산화막과 같이 습식 식각 공정으로 제거할 수 있는 물질막일 수 있다. 상기 희생 기판(1) 상에 제1 몰드 절연막(3)을 형성할 수 있다. 상기 제1 몰드 절연막(3)은 차례로 적층된 하부 몰드 절연막(4), 평탄화저지막(5) 및 상부 몰드 절연막(6)으로 형성될 수 있다.

도 1 및 도 2b를 참조하면, 상기 제1 몰드 절연막(3)을 패터닝하여 상기 희 생 기판(1)을 노출시키는 제1 홀들(3a)을 형성할 수 있다. 상기 제1 홀들(3a)은 행(X) 및 열(Y) 방향을 따라 2차원적으로 배열될 수 있다. 상기 제1 홀들(3a)의 측벽들을 덮는 제1 홀 스페이서들(9)을 형성할 수 있다. 이어서, 도 2c에 도시된 바와 같이 상기 제1 홀 스페이서들(9)을 갖는 기판 상에 제1 도전막(15)을 형성할 수 있다.

도 1 및 도 2d를 참조하면, 상기 제1 도전막(15)을 평탄화할 수 있다. 그 결과, 상기 제1 홀 스페이서들(9)에 의해 측벽들이 덮인 상기 제1 홀(3a) 내에 제1 프로브들(16)이 형성될 수 있다.

한편, 상기 제1 몰드 절연막(3)이 차례로 적층된 하부 몰드절연막(4), 평탄화저지막(5), 및 상부 몰드 절연막(6)으로 형성되는 경우에, 상기 제1 도전막(15)을 평탄화하는 것은 상기 평탄화저지막(5)이 노출될때까지 평탄화시키는 화학 기계적 연막 기술을 사용할 수 있다. 그 결과, 상기 평탄화공정 동안에 상기 상부 몰드 절연막은 제거되고, 상기 제1 도전막(15)은 잔존하여 제1 프로브들(16)이 형성될 수 있다. 상기 제1 프로브들(16) 각각의 상면은 하면과 같거나 큰 면적을 갖도록 형성될 수 있다. 상기 제1 프로브들(16)은 행(X) 및 열(Y) 방향을 따라 복수개가 배열될 수 있다. 예컨대, 상기 행(X) 방향으로 n 개의 제1 프로브들(D11, D21, ..., Dn1)이 배열되고, 상기 열(Y) 방향으로 m 개의 제1 프로브들(D11, D12, ..., D1m)이 배열될 수 있다. 따라서, 상기 제1 프로브들(16)은 n×m 개가 배열될 수 있다.

도 1 및 도 2e를 참조하면, 상기 열 방향(Y)을 따라 배열된 상기 제1 프로브 들(16)을 덮는 제1 금속 배선들(18)을 형성할 수 있다. 상기 제1 금속 배선들(18)의 각각은 상기 제1 프로브들(16) 각각의 상부면의 폭보다 넓은 폭을 갖도록 형성될 수 있다. 이어서, 도 2f에 도시된 바와 같이 상기 제1 금속 배선들(18)을 갖는 기판 상에 제2 몰드 절연막(21)을 형성할 수 있다.

도 1 및 도 2g를 참조하면, 상기 제2 몰드 절연막(21), 상기 평탄화저지막(5), 및 상기 하부 몰드 절연막(4)을 차례로 관통하는 제2 홀들(24)을 형성할 수 있다. 상기 제2 홀들(24)은 상기 행(X) 방향을 따라 배열된 상기 제1 프로브들(16) 사이에 형성될 수 있다.

이어서, 상기 제2 홀들(24)의 측벽들을 덮는 제2 홀 스페이서들(27)을 형성할 수 있다. 상기 제2 홀 스페이서들(27)을 갖는 기판 상에 제2 도전막을 형성하고, 상기 제2 몰드 절연막(21)이 노출될때까지 상기 제2 도전막을 평탄화할 수 있다. 그 결과, 상기 제2 홀 스페이서들(27)에 의해 측벽들이 덮인 상기 제2 홀들(24) 내에 잔존하는 제2 프로브들(30)이 형성될 수 있다. 상기 제2 프로브들(30) 각각의 상면은 하면과 같거나 큰 면적을 갖도록 형성될 수 있다.

상기 제2 프로브들(30)과 상기 제1 프로브들(16) 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 형성된다.

상기 제2 프로브들(30)을 덮는 제2 금속 배선들(33)을 형성할 수 있다. 상기 제2 금속 배선들(33)은 상기 열(Y) 방향에 평행한 라인 형상들일 수 있다. 따라서, 도 2g에 도시된 바와 같이 상기 제1 프로브들(16) 및 상기 제2 프로브들(30)은 서로 다른 높이를 갖도록 형성될 수 있다. 또한, 상기 제1 금속 배선들(18)과 상기 제2 금속 배선들(33)은 서로 다른 높이의 위치에 형성될 수 있다.

도 1 및 도 2h를 참조하면, 상기 제2 금속 배선들(33)을 갖는 기판 상에 프로브 기판(36)을 형성한다. 상기 프로브 기판(36)은 유리 기판 또는 실리콘 기판으로 형성할 수 있다. 이어서, 도 2i에 도시된 바와 같이, 상기 희생 기판(1)을 제거한다. 구체적으로, 상기 희생 기판(1)의 표면에 습식 식각 공정으로 제거할 수 있는 희생 절연막이 형성되어 있는 경우에, 상기 희생 절연막을 선택적으로 식각 공정으로 제거할 수 있다. 그 결과, 상기 희생 기판(1)은 상기 제1 및 제2 프로브들(16, 30) 및 상기 프로브 기판(36)으로부터 분리되어 제거될 수 있다.

한편, 상기 희생 기판(1)을 제거하는 동안에 상기 하부 몰드 절연막(4)이 제거될 수 있다. 또한, 상기 희생 기판(1)을 제거하는 동안에 상기 제1 및 제2 프로브들(16, 30) 주위를 감싸고 있는 상기 제1 및 제2 홀 스페이서들(9, 27)의 일부분 또는 전부 제거되어 적어도 상기 제1 및 제2 프로브들(16, 30)의 하부 영역들이 노출될 수 있다.

따라서, 상기 제1 및 제2 프로브들(16, 30) 사이의 거리는 리소그래피 공정의 한계 해상도 보다 작은 거리이므로, 고밀도로 집적된 프로브들을 형성할 수 있다.

다음으로, 도 1, 도 3a 내지 도 3k를 참조하여 본 발명의 다른 실시예들에 따른 프로브 어레이의 제조방법을 설명하기로 한다.

도 1 및 도 3a를 참조하면, 희생 기판(100)을 준비한다. 상기 희생 기판 (100)은 도 2a를 참조하여 설명한 희생 기판과 실질적으로 동일한 기판일 수 있다. 상기 희생 기판(100) 상에 몰드 절연막(103)을 형성할 수 있다. 상기 몰드 절연막(103)은 차례로 적층된 하부 몰드 절연막(104), 평탄화저지막(105), 및 상부 몰드 절연막(106)으로 형성할 수 있다. 상기 몰드 절연막(103)을 패터닝하여 상기 희생 기판(100)을 노출시키는 제1 홀들(103a)을 형성할 수 있다. 상기 제1 홀들(103a)은 행(X) 및 열(Y) 방향을 따라 2차원적으로 배열될 수 있다. 상기 제1 홀들(103a)의 측벽들을 덮는 제1 홀 스페이서들(109)을 형성할 수 있다. 상기 제1 홀 스페이서들(109)을 갖는 기판 상에 제1 도전막(115)을 형성할 수 있다. 이어서, 도 3b에 도시된 바와 같이 상기 몰드 절연막(103)의 상부면이 노출될때까지 상기 제1 도전막(115)을 평탄화할 수 있다. 그 결과, 잔존하는 제1 프로브들(116)이 형성될 수 있다. 상기 제1 프로브들(116)은 도 1 및 도 2d를 참조하여 설명한 바와 같이 행(X) 방향 및 열(Y) 방향을 따라 n×m 개가 배열되도록 형성될 수 있다.

도 1 및 도 3c를 참조하면, 상기 몰드 절연막(103)을 패터닝하여 상기 행(X) 방향을 따라 배열된 상기 제1 프로브들(116) 사이에 제2 홀들(118)을 형성할 수 있다. 상기 제2 홀들(118)의 측벽들을 덮는 제2 홀 스페이서들(121)을 형성할 수 있다. 이어서, 도 3d에 도시된 바와 같이 상기 제2 홀 스페이서들(121)을 갖는 기판 상에 제2 도전막(124)을 형성할 수 있다.

도 1 및 도 3e를 참조하면, 상기 제2 도전막(124)을 평탄화할 수 있다. 구체적으로, 화학 기계적 연마 기술을 사용하여 상기 평탄화저지막(105)이 노출될 때까지 상기 제2 도전막(124)을 평탄화 할 수 있다. 따라서, 상기 상부 몰드 절연막 (106)은 상기 제2 도전막(124)을 평탄화하는 동안에 제거될 수 있다. 이에 따라, 상기 제2 도전막(124)이 상기 제2 홀 스페이서들(121)에 의해 감싸인 형태로 잔존하는 제2 프로브들(125)이 형성될 수 있다. 또한, 상기 제1 프로브들(116)이 상기 제1 홀 스페이서들(109)에 의해 감싸인 형태로 잔존할 수 있다. 따라서, 상기 제1 프로브들(116)과 상기 제2 프로브들(125)은 같은 높이를 갖도록 형성될 수 있다.

도 1 및 도 3f를 참조하면, 상기 제1 및 제2 프로브들(116, 125)을 갖는 기판 상에 금속간 절연막(130)을 형성할 수 있다. 상기 금속간 절연막(130)을 패터닝하여 상기 열(Y) 방향을 따라 배열된 상기 제1 프로브들(116)을 노출시키는 제1 그루브들(133)을 형성할 수 있다. 이어서, 상기 제1 그루브들(133)의 측벽들을 덮는 제1 그루브 스페이서들(136)을 형성할 수 있다.

한편, 상기 금속간 절연막(130)을 형성하기 전에 식각 저지막(127)을 형성할 수 있다. 상기 식각 저지막(127)은 상기 제1 프로브들(116)을 노출시키도록 상기 제1 그루브 스페이서들(136)을 형성하는 동안에 식각될 수 있다.

도 1 및 도 3g를 참조하면, 상기 제1 그루브 스페이서들(136)을 갖는 기판 상에 제1 금속막을 형성하고, 상기 금속간 절연막(130)이 노출될 때까지 상기 제1 금속막을 평탄화할 수 있다. 그 결과, 측벽들에 상기 제1 그루브 스페이서들(136)이 형성된 상기 제1 그루브들(133) 내에 제1 금속 배선들(139)이 형성될 수 있다. 따라서, 상기 제1 금속 배선들(139)은 상기 열(Y) 방향을 따라 배열된 상기 제1 프로브들(116)을 덮을 수 있다.

도 1 및 도 3h를 참조하면, 상기 금속간 절연막(130)을 패터닝하여 상기 제1 금속배선들(139) 사이에 위치하는 제2 그루브들(142)을 형성할 수 있다. 상기 제2 그루브들(142)에 의해 상기 식각 저지막(127)이 노출될 수 있다.

도 1 및 도 3i를 참조하면, 상기 제2 그루브들(142)의 측벽들을 덮는 제2 그루브 스페이서들(145)을 형성할 수 있다. 여기서, 상기 제2 그루브 스페이서들(145)을 형성하는 동안에, 상기 식각저지막(127)도 같이 식각되어 상기 제2 프로브들(125)을 노출시킬 수 있다. 이어서, 상기 제2 그루브 스페이서들(145)을 갖는 기판 상에 제2 금속막(148)을 형성할 수 있다.

도 1 및 도 도 3j를 참조하면, 상기 제2 금속막(148)을 평탄화하여 제2 금속 배선들(149)을 형성할 수 있다. 상기 제1 금속 배선들(139)과 상기 제2 금속 배선들(149) 간의 쇼트를 방지하기 위하여, 상기 제1 및 제2 그루브 스페이서들(136, 145)의 상부 영역이 제거될 때 까지 상기 제2 금속막(148)을 평탄화할 수 있다. 그 결과, 도 3j에 도시된 바와 같이 서로 이격된 제1 및 제2 금속 배선들(139, 149)이 형성될 수 있다. 여기서, 상기 제1 및 제2 금속 배선들(139, 149) 사이의 거리는 리소그래피 공정의 한계 해상도 보다 작은 거리로 형성된다.

도 1 및 도 3k를 참조하면, 상기 제1 및 제2 금속 배선들(139, 149)을 갖는 기판 상에 프로브 기판(152)을 형성한다. 이어서, 상기 희생 기판(100)을 제거한다.

한편, 상기 희생 기판(100)을 제거하는 동안에 상기 하부 몰드 절연막(104)이 제거될 수 있다. 더 나아가, 상기 희생 기판(100)을 제거하는 동안에 또는 상기 희생 기판(100)을 제거한 후에, 상기 제1 및 제2 홀 스페이서들(109, 121)을 제거 할 수 있다. 그 결과, 상기 제1 및 제2 프로브들(116, 125)이 도 3k에 도시된 바와 같이 노출될 수 있다. 즉, 상기 제1 및 제2 프로브들(116, 125)은 상기 프로브 기판(152) 하부로 돌출된 형상일 수 있다.

다음으로, 도 1, 도 4a 내지 도 4g를 참조하여 본 발명의 또 다른 실시예에 따른 프로브 어레이를 설명하기로 한다.

도 1 및 도 4a를 참조하면, 희생 기판(200)을 준비한다. 상기 희생 기판(200)은 도 2a를 참조하여 설명한 희생 기판과 실질적으로 같은 기판일 수 있다. 상기 희생 기판(200) 상에 몰드 절연막(203)을 형성할 수 있다. 상기 몰드 절연막(203)은 차례로 적층된 하부 몰드 절연막(204), 평탄화저지막(205) 및 상부 몰드 절연막(206)으로 형성할 수 있다.

상기 몰드 절연막(203)을 패터닝하여 행(X) 및 열(Y) 방향을 따라 2차원적으로 배열된 제1 홀들(203a)을 형성할 수 있다. 이 경우에, 상기 제1 홀들(203a)의 각각은 하면이 상면보다 좁은 형상일 수 있다. 이어서, 도 4b에 도시된 바와 같이 상기 제1 홀들(203a)을 갖는 기판 상에 제1 도전막(208)을 형성할 수 있다. 계속해서, 도 4c에 도시된 바와 같이, 상기 몰드 절연막(203)이 노출될때까지 상기 제1 도전막(208)을 평탄화할 수 있다. 그 결과, 제1 프로브들(209)이 형성된다. 상기 제1 프로브들(209)은 도 1 및 도 2d를 참조하여 설명한 바와 같이 행(X) 방향 및 열(Y) 방향을 따라 n×m 개가 배열되도록 형성될 수 있다.

도 1 및 도 4d를 참조하면, 상기 몰드 절연막(203)을 패터닝하여 상기 행(X) 방향을 따라 배열된 상기 제1 프로브들(209) 사이에 제2 홀들(212)을 형성할 수 있다. 상기 제2 홀들(212)의 각각은 하면이 상면보다 좁은 형상일 수 있다.

도 1 및 도 4f를 참조하면, 상기 제2 홀들(212)을 갖는 기판 상에 제2 도전막을 형성할 수 있다. 이어서, 상기 평탄화저지막(205)이 노출될 때까지 상기 제2 도전막을 평탄화하여 상기 제2 홀들(212) 내에 잔존하는 제2 프로브들(216)이 형성될 수 있다. 여기서, 상기 제2 도전막을 평탄화하는 동안에 상기 상부 몰드 절연막(206)은 제거되고, 상기 제1 프로브들(209)의 높이는 낮아질 수 있다. 그 결과, 상기 제1 프로브들(209) 및 상기 제2 프로브들(216)은 서로 동일한 높이를 갖도록 형성될 수 있다. 상기 제1 및 제2 프로브들(216)의 각각은 하면이 상면 보다 좁은 형상일 수 있다.

도 1 및 도 4g를 참조하면, 상기 열(Y) 방향을 따라 배열된 상기 제1 프로브들(209)을 덮는 제1 금속 배선들(239)을 형성할 수 있다. 이어서, 상기 제1 금속 배선들(239) 사이에 위치하고 상기 열(Y) 방향을 따라 배열된 상기 제2 프로브들(216)을 덮는 제2 금속 배선들(239)을 형성할 수 있다. 여기서, 상기 제1 및 제2 금속 배선들(239, 249)은 제1 및 제2 그루브 스페이서들(236, 245)에 의해 둘러싸일 수 있다. 여기서, 상기 제1 및 제2 금속배선들(239, 249)을 형성하는 것은 도 3f 내지 도 3k를 참조하여 설명한 바 있는 금속 배선들(139, 149)의 형성방법과 실질적으로 같은 방법을 사용하여 형성할 수 있다. 도 3k에 도시된 제1 그루브 스페이서들(136), 제2 그루브 스페이서들(145), 제1 금속 배선들(139), 및 제2 금속 배 선들(149)은 도 4g의 제1 그루브 스페이서들(236), 제2 그루브 스페이서들(245), 제1 금속 배선들(239), 및 제2 금속 배선들(249)에 각각 대응할 수 있다.

상기 제1 및 제2 금속 배선들(239, 249)을 갖는 기판 상에 프로브 기판(252)을 형성할 수 있다. 이어서, 상기 희생 기판(200)을 제거할 수 있다.

한편, 상기 희생 기판(200)을 제거하는 동안에 상기 하부 몰드 절연막(204)이 같이 제거될 수 있다. 또는 상기 희생 기판(200)을 제거한 후에, 상기 하부 몰드 절연막(204)을 제거할 수 있다. 그 결과, 상기 프로브 기판(252) 하부로 돌출된 상기 제1 및 제2 프로브들(209, 216)이 형성된다.

한편, 도 5에서 설명한 바와 같은 상기 제1 프로브들(d11, d21, ..., dnm), 상기 제2 프로브들(e11, e21, ..., enm), 상기 제3 프로브들(f11, f12,..., fnm), 상기 제4 프로브들(g11, g12,..., gnm), 상기 제1 금속 배선들(a1, a2, ..., an) 및 상기 제2 금속 배선들(b1, b2, ..., bn)을 구비하는 프로브 어레이는 이미 도 1, 도 3a 내지 도 4g를 참조하여 설명한 바 있는 프로브 어레이의 다양한 제조방법들을 응용하여 쉽게 제조할 수 있다. 다시 말하면, 도 1에서 제시된 상기 제1 프로브들(D11, D21, ..., Dnm)과 상기 제2 프로브들(E11, E21, ..., Enm)을 제조하는 방법들 까지는 도 3a 내지 도 4g에서 설명한 방법들과 실질적으로 같다.

예를 들면, 도 3a 부터 도 3e까지의 개시된 도면들을 참조하여 설명한 바와 같은 방법으로 상기 제1 프로브들(d11, d21, ..., dnm), 상기 제2 프로브들(e11, e21, ..., enm)을 형성한 후에, 이와 동일한 방법들을 반복하여 상기 제3 프로브들(f11, f12,..., fnm), 상기 제4 프로브들(g11, g12,..., gnm)을 형성할 수 있다. 즉, 상기 제3 프로브들(f11, f12,..., fnm), 상기 제4 프로브들(g11, g12,..., gnm)은 상기 열(Y) 방향을 따라 배열된 상기 제1 프로브들(d11, d21, ..., dnm), 상기 제2 프로브들(e11, e21, ..., enm) 사이에 배치된다는 것만 다를 뿐, 상기 제1 프로브들(d11, d21, ..., dnm), 상기 제2 프로브들(e11, e21, ..., enm)을 형성하는 방법들과 실질적으로 동일하다고 볼 수 있다.

또한, 도 5에 제시된 상기 제1 금속 배선들(a1, a2, ..., an)과 상기 제2 금속 배선들(b1, b2, ..., bn)은 도 3f 부터 도 3j까지의 개시된 도면들을 참조하여 금속 배선들을 형성하는 방법을 설명한 바와 같은 방법으로 형성할 수 있다.

이와 같은 방법들로 도 5에 개시된 프로브들 및 금속 배선들을 형성한 후에, 도 3k의 도면을 참조하여 설명한 바와 같은 프로브 기판을 형성할 수 있다. 그 결과, 도 5에 개시된 프로브들 및 금속 배선들과, 프로브 기판을 포함하는 프로브 어레이를 제조할 수 있다. 따라서, 프로브 어레이를 제조하는 자세한 방법들에 대해서는 생략하기로 한다.

다음으로, 도 5, 도 6a 내지 도 6f를 참조하여 스토리지 매체를 형성하는 방법들에 대해 설명하기로 한다.

도 5 및 도 6a를 참조하면, 스토리지 기판(400)을 준비한다. 예를 들어, 상기 스토리지 기판(400)은 표면이 절연된 실리콘 기판일 수 있다. 상기 스토리지 기판(400) 상에 몰드 절연막(403)을 형성할 수 있다. 상기 몰드 절연막(403)을 패터닝하여 복수개의 제1 그루브들(403a)을 형성할 수 있다. 예를 들어, 상기 행(X) 방향에 평행한 m 개의 제1 그루브들(403a)이 형성될 수 있다. 상기 제1 그루브들 (403a)의 측벽들을 덮는 제1 그루브 스페이서들(406)을 형성할 수 있다.

도 5 및 도 6b를 참조하면, 상기 제1 그루브 스페이서들(406)을 갖는 기판 상에 제1 도전막을 형성할 수 있다. 이어서, 상기 몰드 절연막(403)의 상부면이 노출될때까지 상기 제1 도전막을 평탄화할 수 있다. 그 결과, 제1 하부 전극들(409)이 제공될 수 있다. 이이서, 도 6c에 도시된 바와 같이 상기 몰드 절연막(403)을 패터닝하여 상기 제1 하부 전극들(409) 사이에 위치하는 제2 그루브들(412)을 형성할 수 있다.

도 5 및 도 6d를 참조하면, 상기 제2 그루브들(412)의 측벽들을 덮는 제2 그루브 스페이서들(415)를 형성할 수 있다. 이어서, 상기 제2 그루브 스페이서들(415)을 갖는 기판 상에 제2 도전막(418)을 형성할 수 있다. 이어서, 도 6e에 도시된 바와 같이 상기 제2 도전막(418)을 평탄화하여 제2 하부 전극들(419)을 형성할 수 있다. 여기서, 상기 제2 도전막(418)을 평탄화하는 것은 상기 그루브 스페이서들(406, 415)의 상부 영역들이 제거될 때 까지 하는 것이 바람직하다. 그 결과, 상기 제1 및 제2 하부 전극들(409, 419)의 쇼트를 방지할 수 있다.

따라서, 상기 제1 및 제2 하부 전극들(409, 419) 사이의 거리는 리소그래피 공정의 한계해상도 보다 작을 수 있다.

도 5 및 도 6f를 참조하면, 상기 제1 및 제2 하부 전극들(409, 419)을 갖는 기판 상에 정보 저장체(421)를 형성할 수 있다. 상기 정보 저장체(421)는 강유전 물질, 저항 메모리 물질, 또는 폴리머일 수 있다.

한편, 상기 정보 저장체(421)는 상기 제1 및 제2 하부 전극들(409, 419)과 자기정렬되도록 형성할 수 있다. 예를 들어, 상기 제2 도전막을 상기 그루브 스페이서들(406, 415)의 상부면까지 화학 기계적 연마 공정으로 평탄화하고, 에치백 공정을 이용하여 상기 그루브 스페이서들(406, 415)의 중간 영역까지 상기 하부 전극들(409, 419)을 식각한 후에, 상기 하부 전극들(409, 419) 상에 선택적으로 정보 저장체(421)를 형성할 수 있다. 즉, 상기 그루브 스페이서들(406, 415)의 상부면보다 낮은 상부면을 갖도록 상기 정보 저장체(421)를 형성할 수 있다. 그 결과, 상기 제1 및 제2 하부 전극들(409, 419)과 자기정렬된 정보 저장체가 형성될 수 있다.

한편, 도 5, 도 6a 내지 도 6f를 참조하여 설명한 바와 같은 방법을 이용하여 도 1에 제시된 하부 전극들(C1, C2, ..., Cm)을 형성할 수 있다. 구체적으로, 도 6a 내지 도 6f를 참조하여 설명한 바와 같은 방법들 중에서, 제2 하부 전극들을 형성하는 방법을 생략한 것이다. 따라서, 도 1에 제시된 하부 전극들(C1, C2, ..., Cm)을 포함하는 스토리지 매체의 제조방법은 도 5, 도 6a 내지 도 6f를 참조하여 설명한 바와 같은 방법으로부터 쉽게 유추할 수 있으므로 자세한 설명은 생략하기로 한다.

스토리지 소자를 구성하고 있는 프로브 어레이 및 스토리지 매체를 제조하는 다양한 방법들에 대해 설명한 바 있다.

이와 같은 방법들에 의해 제조된 프로브 어레이의 구조에 대해 설명하기로 한다.

우선, 도 1 및 도 2i를 참조하여 본 발명의 일 실시예에 따른 프로브 어레이의 구조에 대해 설명하기로 한다.

도 1 및 도 2i를 참조하면, 프로브 기판(36) 하부에 제1 및 제2 프로브들(16, 30)이 제공된다. 상기 제1 및 제2 프로브들(16, 30)은 도 1에서 설명한 바와 같이 2차원적으로 배열된다. 이에 대해서는 도 1을 참조하여 프로브들을 설명할때 자세히 설명하였으므로 자세한 설명은 생략하기로 한다.

상기 제1 프로브들(16) 및 상기 제2 프로브들(30)은 서로 다른 높이를 가질 수 있다. 즉, 상기 제1 프로브들(16)은 제1 높이를 가지는 경우에, 상기 제2 프로브들(30)은 상기 제1 높이 보다 큰 제2 높이를 가질 수 있다. 여기서, 상기 제1 및 제2 프로브들(16, 30)의 하부면은 서로 동일한 레벨에 위치한다.

상기 제1 프로브들(16)과 상기 프로브 기판(36) 사이에 제1 금속 배선들(18)이 배치되고, 상기 제2 프로브들(30)과 상기 프로브 기판(36) 사이에 제2 금속 배선들(18)이 배치될 수 있다. 여기서, 상기 제2 금속 배선들(33)은 상기 제1 금속 배선들(18)보다 높은 레벨에 위치할 수 있다. 상기 제1 금속 배선들(18)과 상기 프로브 기판(36) 사이에는 제2 몰드 절연막(21)이 개재될 수 있다.

다음으로, 도 1 및 도 3k를 참조하여 본 발명의 다른 실시예에 따른 프로브 어레이의 구조에 대해 설명하기로 한다.

도 1 및 도 3k를 참조하면, 프로브 기판(152) 하부에 제1 및 제2 프로브들(116, 125)이 제공된다. 상기 제1 및 제2 프로브들(116, 125)은 도 1에서 설명한 바와 같이 2차원적으로 배열된다. 이에 대해서는 도 1을 참조하여 프로브들을 설명할 때 자세히 설명하였으므로 자세한 설명은 생략하기로 한다. 상기 제1 프로브들(116)과 상기 프로브 기판(152) 사이에 제1 금속 배선들(139)이 배치되고, 상기 제 2 프로브들(125)과 상기 프로브 기판(152) 사이에 제2 금속 배선들(149)이 배치될 수 있다. 상기 제1 및 제2 금속 배선들(139, 149) 사이의 거리는 리소그래피 공정의 한계 해상도보다 작을 수 있다.

한편, 상기 열(Y) 방향을 따라 배열된 상기 제1 프로브들(116) 사이에 제3 프로브들이 배치되고, 상기 열(Y) 방향을 따라 배열된 상기 제2 프로브들(125) 사이에 제4 프로브들이 배치될 수 있다. 그 결과, 도 5에 도시되고 도 5를 참조하여 설명한 바와 같은 프로브들을 갖는 프로브 어레이가 제공될 수 있다.

다음으로, 도 5 및 도 6f를 참조하여 본 발명의 실시예들에 따른 스토리지 매체에 대해 설명하기로 한다.

도 5 및 도 6f를 참조하면, 스토리지 기판(400) 상에 복수개의 제1 하부 전극들(409)이 배치될 수 있다. 더 나아가서, 상기 제1 하부 전극들(419) 사이에 제2 하부 전극들(419)이 배치될 수 있다. 이에 대해서는 도 5를 참조하여 하부 전극들을 설명할 때 자세히 설명하였으므로 자세한 설명은 생략하기로 한다.

다음으로, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c 및 도 9d를 참조하여 본 발명의 실시예들에 따른 스토리지 소자 어셈블리 및 스토리지 소자의 읽기/쓰기 방법에 대해 설명하기로 한다. 도 7은 본 발명의 실시예들에 따른 스토리지 소자 어셈블리를 나타낸 개략적인 배치도이고, 도 8a는 본 발명의 실시예들에 따른 스토리지 매체의 일부분을 나타낸 부분확대도이고, 도 8b는 본 발명의 실시예들에 따른 프로브 어레이의 일부분을 나타낸 부분확대도이고, 도 9a 내지 도 9d는 본 발명의 실시예들에 따른 스토리지 소자의 읽기/쓰기 방법을 설명하기 위해 나타낸 단면도 들이다. 도 8a, 도 8b, 도 9a, 도 9b, 도 9c 및 도 9d에서, 참조부호 "C"는 정보 저장체의 일부분을 나타낸 것이고, 참조부호 "DS" 는 정보 저장체 표면에 정의된 정보 저장 영역들을 나타낸 것이고, 참조부호 "A"는 제1 금속 배선을 나타낸 것이고, 참조부호 "B"는 제2 금속 배선을 나타낸 것이고, 참조부호 "D" 및 "E"는 프로브들을 나타낸 것이다.

본 발명에서, 상기 정보 저장 영역들(DS) 각각은 프로브 어레이의 프로브들 각각에 대응하는 영역들로 정의된다. 상기 정보 저장 영역들(DS) 각각의 표면은 사분면(quadrant)으로 정의되고, 상기 사분면으로 정의된 4개 면들(p1, p2, p3, p4) 각각의 중심부는 비트부(binary digit portion)로 정의된다.

도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c 및 도 9d를 참조하면, 프로브 어레이와 스토리지 매체가 서로 마주보도록 위치시킨다. 구체적으로, 상기 프로브 어레이의 프로브 기판 하부에 위치하는 프로브들과 상기 스토리지 매체의 스토리지 지판 상에 형성된 정보 저장체가 서로 마주보도록, 상기 스토리지 기판 상으로 상기 프로브 기판을 위치, 즉 정렬시킨다. 그 결과, 상기 프로브 어레이와 스토리지 매체를 포함하는 스토리지 소자가 제공될 수 있다. 상기 프로브 어레이와 스토리지 매체에 대해서는 이미 설명한 바 있으므로, 상기 프로브 어레이의 구성요소들 및 상기 스토리지 매체의 구성요소들에 대한 자세한 설명은 생략하기로 한다. 상기 프로브 어레이의 상기 프로브 기판 또는 상기 스토리지 매체의 상기 스토리지 기판을 움직일 수 있는 제어 유닛이 제공된다. 상기 제어유닛은 상기 정보 저장 영역들 내의 비트부들에 대한 디지탈화된 위치정보를 포함할 수 있다. 이러한, 디지탈화된 위치정보를 갖는 상기 제어 유닛은 상기 하나의 정보 저장 영역(DS)에 대응하는 상기 하나의 프로브가 상기 4개의 면들(p1, p2, p3, p4), 즉 상기 비트부들 중 선택된 어느 하나 상으로 위치하도록 상기 프로브 기판 또는 상기 스토리지 기판을 이동시킬 수 있다. 즉, 도 9a 내지 도 9d에 도시된 것과 같이, 선택된 프로브가 상기 4개의 면들 중 선택된 어느 하나 상으로 위치하도록 상기 프로브 기판 또는 상기 스토리지 기판을 이동시킬 수 있다. 상기 제어 유닛에 의해 이동되는 상기 프로브 기판 또는 상기 스토리지 기판의 이동 거리는 50nm 이하일 수 있다.

상기 제어 유닛은 상기 금속 배선들 및 상기 하부 전극들에 전기적 신호를 인가할 수 있다. 따라서, 선택된 프로브를 상기 비트부들 중 선택된 어느 하나 상에 위치시키고, 상기 선택된 비트부로 이동된 프로브에 전압을 인가하여 상기 선택된 비트부의 정보를 읽거나 기록할 수 있다.

본 발명에서, 상기 하나의 프로부가 상기 4개의 면들(p1, p2, p3, p4) 중 선택된 하나의 면으로 이동하는 것은 상기 제어 유닛에 의해 구현될 수 있다. 여기서, 상기 제어 유닛은 상기 4 개의 면들(p1, p2, p3, p4)에 대한 디지탈화된 위치 정보를 포함할 수 있다. 예를 들어, 상기 제어 유닛은 (0,0), (0,1), (1,0), (1,1) 등과 같이 상기 4 개의 면들(p1, p2, p3, p4)에 대한 디지탈화된 위치 정보를 포함할 수 있다. 따라서, 상기 프로브를 상기 정보 저장 영역 내의 원하는 비트부로 이동시킬 수 있으므로, 정보에 대한 랜덤 억세스(random access)가 가능하다.

상기 프로브는 상기 정보 저장 영역(DS) 내에서만 움직인다. 즉, 상기 프로브는 1bit 씩만 움직이므로 상기 정보 저장 영역(DS) 내의 비트부들로 이동하는 거 리가 매우 짧다. 이에 대해서는 상기 프로브들 사이의 거리가 리소그래피 공정의 한계 해상도 보다 작다 라고 앞에서 설명한 바 있다. 따라서, 상기 프로브가 이동하는 거리가 짧다 라는 것은 이해될 것이다. 또한, 상기 프로브가 이동하는 거리가 짧으므로 상기 프로브를 z 축으로 이동시키기 위한 캔틸레버를 사용하지 않고도 기존의 스토리지 소자와 같은 내구성을 구현할 수 있다.

결과적으로, 스토리지 소자로부터 정보를 읽거나 기록하는 속도가 빨라지며, 또한, 랜덤하게 억세스(random access) 할 수 있다.

한편, 본 발명의 프로브들은 매우 고밀도로 배열되므로, 상기 프로브들을 움직이기 위한 제어유닛을 사용하지 않고, 상기 정보 저장 영역 상에 상기 프로브가 고정된 형태의 새로운 저장 소자를 제공할 수 있다. 상기 제어 유닛을 사용하는 경우보다 정보의 저장 밀도는 낮지만, 제조 비용을 현저히 줄일 수 있는 장점이 있다.

상술한 바와 같이 본 발명에 따르면, 고밀도로 집적된 프로브들을 갖는 고밀도 프로브 어레이를 제공한다. 또한, 고밀도 프로브 어레이를 구비하는 스토리지 소자를 제공한다. 상기 스토리지 소자는 프로브의 이동 거리를 짧게 할 수 있고, 정보에 대한 랜덤 억세스가 가능하다. 이에 따라, 정보를 읽거나 기록하는 속도가 빠르다.

Claims

희생 기판을 준비하고,

상기 희생 기판 상에 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 형성하고,

상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 제2 프로브들을 형성하되, 상기 제1 및 제2 프로브들 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 거리이고,

상기 제1 및 제2 프로브들을 갖는 기판 상에 프로브 기판을 형성하고,

상기 희생 기판을 제거하는 것을 포함하는 프로브 어레이 제조방법.
제 1 항에 있어서,

상기 제1 프로브들을 형성하는 것은

상기 희생 기판 상에 몰드 절연막을 형성하고,

상기 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제1 홀들을 형성하고,

상기 제1 홀들을 갖는 기판 상에 제1 도전막을 형성하고,

상기 제1 도전막을 평탄화하는 것을 포함하는 프로브 어레이 제조방법.
제 2 항에 있어서,

상기 제1 홀들을 형성한 후에,

상기 제1 홀들의 측벽들을 덮는 제1 홀 스페이서들을 형성하는 것을 더 포함하는 프로브 어레이 제조방법.
제 2 항에 있어서,

상기 제2 프로브들을 형성하는 것은

상기 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제2 홀들을 형성하고,

상기 제2 홀들을 갖는 기판 상에 제2 도전막을 형성하고,

상기 제2 도전막을 평탄화하는 것을 포함하는 프로브 어레이 제조방법.
제 4 항에 있어서,

상기 제2 홀들을 형성한 후에,

상기 제2 홀들의 측벽들에 제2 홀 스페이서들을 형성하는 것을 더 포함하는 프로브 어레이 제조방법.
제 4 항에 있어서,

상기 몰드 절연막은 차례로 적층된 하부 몰드 절연막, 평탄화저지막, 및 상부 몰드 절연막으로 형성되되, 상기 상부 몰드 절연막은 상기 제2 도전막을 평탄화하는 동안에 제거되는 것을 특징으로 하는 프로브 어레이 제조방법.
제 1 항에 있어서,

상기 제1 및 제2 프로브들 각각의 상면은 하면과 같거나 큰 면적을 갖도록 형성되는 것을 특징으로 하는 프로브 어레이 제조방법.
제 1 항에 있어서,

상기 프로브 기판을 형성하기 전에,

상기 열 방향을 따라 배열된 상기 제1 프로브들을 덮는 제1 금속 배선들을 형성하고,

상기 제1 금속 배선들 사이에 위치하며 상기 제2 프로브들을 덮는 제2 금속배선들을 형성하는 것을 더 포함하는 프로브 어레이 제조방법.
제 8 항에 있어서,

상기 제1 금속배선들을 형성하는 것은

상기 제1 및 제2 프로브들을 갖는 기판 상에 금속간 절연막을 형성하고,

상기 금속간 절연막을 패터닝하여 상기 열 방향을 따라 배열된 상기 제1 프로브들을 노출시키는 제1 그루브들을 형성하고,

상기 제1 그루브들의 측벽들을 덮는 제1 그루브 스페이서들을 형성하고,

상기 제1 그루브 스페이서들을 갖는 기판 상에 제1 금속막을 형성하고,

상기 제1 금속막을 평탄화하는 것을 포함하는 프로브 어레이 제조방법.
제 9 항에 있어서,

상기 제2 금속 배선들을 형성하는 것은

상기 금속간 절연막을 패터닝하여 상기 제2 프로브들을 노출시키며 상기 제1 금속 배선들 사이에 위치하는 제2 그루브들을 형성하고,

상기 제2 그루브들의 측벽들을 덮는 제2 그루브 스페이서들을 형성하고,

상기 제2 그루브 스페이서들을 갖는 기판 상에 제2 금속막을 형성하고,

상기 제2 금속막을 평탄화하는 것을 포함하는 프로브 어레이 제조방법.
제 1 항에 있어서,

상기 프로브 기판을 형성하기 전에,

상기 열 방향을 따라 배열된 상기 제1 프로브들 사이에 제3 프로브들을 형성하고,

상기 열 방향을 따라 배열된 상기 제2 프로브들 사이에 제4 프로브들을 형성하는 것을 더 포함하는 프로브 어레이 제조방법.
제 11 항에 있어서,

상기 제4 프로브들을 형성한 후에,

상기 열 방향을 따라 위치하는 상기 제1 프로브들 및 상기 제2 프로브들을 덮는 제1 금속 배선들을 형성하고,

상기 제1 금속 배선들 사이에 위치하고 상기 제2 프로브들 및 상기 제4 프로브들을 덮는 제2 금속 배선들을 형성하는 것을 더 포함하는 프로브 어레이 제조방법.
희생 기판을 준비하고,

상기 희생 기판 상에 제1 몰드 절연막을 형성하고,

상기 제1 몰드 절연막을 관통하며 상기 희생 기판 상에 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 형성하고,

상기 열 방향을 따라 배열된 상기 제1 프로브들을 덮는 제1 금속 배선들을 형성하고,

상기 제1 금속 배선들을 갖는 기판 상에 제2 몰드 절연막을 형성하고,

상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 제2 프로브들을 형성하되, 상기 제2 프로브들의 각각은 상기 제2 몰드 절연막 및 상기 제1 몰드 절연막을 차례로 관통하도록 형성되며, 상기 제1 프로브들과 상기 제2 프로브들 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 거리이고,

상기 열 방향을 따라 배열된 상기 제2 프로브들을 덮는 제2 금속 배선들을 형성하고,

상기 제2 금속 배선들을 갖는 기판 상에 프로브 기판을 형성하고,

상기 희생 기판을 제거하는 것을 포함하는 프로브 어레이 제조방법.
제 13 항에 있어서,

상기 제1 프로브들을 형성하는 것은

상기 제1 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제1 홀들을 형성하고,

상기 제1 몰드 절연막 상에 상기 제1 홀들을 채우는 제1 도전막을 형성하고,

상기 제1 도전막을 평탄화하는 것을 포함하는 프로브 어레이 제조방법.
제 14 항에 있어서,

상기 제1 홀들을 형성한 후에,

상기 제1 홀들의 측벽들을 덮는 제1 홀 스페이서들을 형성하는 것을 더 포함하는 프로브 어레이 제조방법.
제 13 항에 있어서,

상기 제2 프로브들을 형성하는 것은

상기 제2 몰드 절연막 및 상기 제1 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제2 홀들을 형성하고,

상기 제2 홀들을 갖는 기판 상에 제2 도전막을 형성하고,

상기 제2 도전막을 평탄화하는 것을 포함하는 프로브 어레이 제조방법.
스토리지 기판 및 희생 기판을 준비하고,

상기 스토리지 기판 상에 정보 저장체를 형성하고,

상기 희생 기판 상에 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들을 형성하고,

상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 제2 프로브들을 형성하되, 상기 제1 및 제2 프로브들 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 거리이고,

상기 제1 및 제2 프로브들을 갖는 기판 상에 프로브 기판을 형성하고,

상기 희생 기판을 제거하고,

상기 정보 저장체와 상기 프로브들이 서로 마주보도록 상기 프로브 기판 및 상기 스토리지 기판을 정렬하는 것을 포함하는 스토리지 소자의 제조방법.
제 17 항에 있어서,

상기 제1 프로브들을 형성하는 것은

상기 희생 기판 상에 몰드 절연막을 형성하고,

상기 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제1 홀들을 형성하고,

상기 제1 홀들의 측벽들을 덮는 제1 홀 스페이서들을 형성하고,

상기 제1 홀 스페이서들을 갖는 기판 상에 제1 도전막을 형성하고,

상기 제1 도전막을 평탄화하는 것을 포함하는 스토리지 소자의 제조방법.
제 18 항에 있어서,

상기 제2 프로브들을 형성하는 것은

상기 몰드 절연막을 패터닝하여 상기 희생 기판을 노출시키는 제2 홀들을 형성하고,

상기 제2 홀들의 측벽들에 제2 홀 스페이서들을 형성하고,

상기 제2 홀 스페이서들을 갖는 기판 상에 제2 도전막을 형성하고,

상기 제2 도전막을 평탄화하는 것을 포함하는 스토리지 소자의 제조방법.
제 19 항에 있어서,

상기 몰드 절연막은 차례로 적층된 하부 몰드 절연막, 평탄화저지막, 및 상부 몰드 절연막으로 이루어지되, 상기 상부 몰드 절연막은 상기 제2 도전막을 평탄화하는 동안에 제거되는 것을 특징으로 하는 스토리지 소자의 제조방법.
제 17 항에 있어서,

상기 프로브 기판을 형성하기 전에,

상기 열 방향을 따라 배열된 상기 제1 프로브들을 덮는 제1 금속 배선들을 형성하고,

상기 제1 금속 배선들 사이에 위치하며 상기 제2 프로브들을 덮는 제2 금속배선들을 형성하는 것을 더 포함하는 스토리지 소자의 제조방법.
제 21 항에 있어서,

상기 제1 금속배선들을 형성하는 것은

상기 제1 및 제2 프로브들을 갖는 기판 상에 금속간 절연막을 형성하고,

상기 금속간 절연막을 패터닝하여 상기 열 방향을 따라 배열된 상기 제1 프로브들을 노출시키는 제1 그루브들을 형성하고,

상기 제1 그루브들의 측벽들을 덮는 제1 그루브 스페이서들을 형성하고,

상기 제1 그루브 스페이서들을 갖는 기판 상에 제1 금속막을 형성하고,

상기 제1 금속막을 평탄화하는 것을 포함하는 스토리지 소자의 제조방법.
제 22 항에 있어서,

상기 제2 금속 배선들을 형성하는 것은

상기 금속간 절연막을 패터닝하여 상기 제1 금속 배선들 사이에 위치하며 상기 제2 프로브들을 노출시키는 제2 그루브들을 형성하고,

상기 제2 그루브들의 측벽들을 덮는 제2 그루브 스페이서들을 형성하고,

상기 제2 그루브 스페이서들을 갖는 기판 상에 금속막을 형성하고,

상기 금속막을 평탄화하는 것을 포함하는 스토리지 소자의 제조방법.
제 17 항에 있어서,

상기 프로브 기판을 형성하기 전에,

상기 열 방향을 따라 배열된 상기 제1 프로브들 사이에 제3 프로브들을 형성 하고,

상기 열 방향을 따라 배열된 상기 제2 프로브들 사이에 제4 프로브들을 형성하는 것을 더 포함하는 스토리지 소자의 제조방법.
제 24 항에 있어서,

상기 제4 프로브들을 형성한 후에,

상기 열 방향을 따라 위치하는 상기 제1 프로브들 및 상기 제2 프로브들을 덮는 제1 금속 배선들을 형성하고,

상기 제1 금속 배선들 사이에 위치하고 상기 제2 프로브들 및 상기 제4 프로브들을 덮는 제2 금속 배선들을 형성하는 것을 더 포함하는 스토리지 소자의 제조방법.
제 17 항에 있어서,

상기 정보 저장체는 강유전 물질, 저항 메모리 물질, 또는 폴리머인 것을 특징으로 하는 스토리지 소자의 제조방법.
제 17 항에 있어서,

상기 정보 저장체를 형성하기 전에,

행 방향에 평행한 라인 형상의 하부 전극들을 형성하는 것을 더 포함하는 스토리지 소자의 제조방법.
행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들;

상기 행 방향을 따라 배열된 상기 제1 프로브들 사이에 위치하며, 상기 제1 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 배치된 제2 프로브들; 및

상기 제1 및 제2 프로브들 상에 배치된 프로브 기판을 포함하는 프로브 어레이.
제 28 항에 있어서,

상기 열 방향을 따라 배열된 상기 제1 프로브들과 상기 프로브 기판 사이에 배치된 제1 금속 배선들; 및

상기 열 방향을 따라 배열된 상기 제2 프로브들과 상기 프로브 기판 사이에 배치된 제2 금속 배선들을 더 포함하는 프로브 어레이.
제 28 항에 있어서,

상기 열 방향을 따라 배열된 상기 제1 프로브들 사이에 위치하며, 상기 제1 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 배치된 제3 프로브들; 및

상기 열 방향을 따라 배열된 상기 제2 프로브들 사이에 위치하며, 상기 제2 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 배치 된 제4 프로브들을 더 포함하는 프로브 어레이.
제 28 항에 있어서,

상기 제1 프로브들의 각각은 제1 높이를 갖고, 상기 제2 프로브들의 각각은 상기 제1 높이보다 높은 제2 높이를 갖는 것을 특징으로 하는 프로브 어레이.
스토리지 기판;

상기 스토리지 기판 상에 형성되며 복수개의 정보 저장 영역들을 갖는 정보 저장체;

상기 정보 저장체 상에 위치하는 프로브 기판;

상기 정보 저장체 상에 위치하며 상기 프로브 기판 하부에 고정되고 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들;

상기 제1 프로브들 사이에 위치하며 상기 제1 프로브들과의 이격거리가 리소그래피 공정의 한계 해상도보다 작은 이격거리를 갖도록 상기 프로브 기판 하부에 배치된 제2 프로브들을 포함하는 스토리지 소자.
제 32 항에 있어서,

상기 열 방향을 따라 배열된 상기 제1 프로브들 사이에 위치하며, 상기 제1 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 배치된 제3 프로브들; 및

상기 열 방향을 따라 배열된 상기 제2 프로브들 사이에 위치하며, 상기 제2 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 배치된 제4 프로브들을 더 포함하는 스토리지 소자.
스토리지 기판;

상기 스토리지 기판 상에 형성되며 복수개의 정보 저장 영역들을 갖는 정보 저장체;

상기 정보 저장체 상에 위치하는 프로브 기판;

상기 정보 저장체 상에 위치하며 상기 프로브 기판 하부에 고정되고 행 및 열 방향을 따라 2차원적으로 배열된 제1 프로브들;

상기 제1 프로브들 사이에 위치하며 상기 제1 프로브들과의 거리가 리소그래피 공정의 한계 해상도보다 작은 거리를 갖도록 상기 프로브 기판 하부에 배치된 제2 프로브들; 및

상기 프로브 기판 또는 상기 스토리지 기판을 이동시키는 제어 유닛을 포함하는 스토리지 소자 어셈블리.
제 34 항에 있어서,

상기 제1 및 제2 프로브들의 각각은 상기 정보 저장 영역들 각각에 대응하며, 상기 정보 저장 영역들 각각의 표면은 사분면(quadrant)으로 정의되고, 상기 사분면으로 정의된 4개 면들 각각의 중심부는 비트부(binary digit portion)인 것 을 특징으로 하는 스토리지 소자 어셈블리.
제 35 항에 있어서,

상기 제어 유닛은 상기 하나의 정보 저장 영역에 대응하는 상기 하나의 프로브가 상기 4개의 면들 중 선택된 어느 하나 상에 위치하도록 상기 프로브 기판 또는 상기 스토리지 기판을 이동시키는 것을 특징으로 하는 스토리지 소자 어셈블리.
제 36 항에 있어서,

상기 프로브 기판 또는 상기 스토리지 기판의 이동 거리는 50nm 이하인 것을 특징으로 하는 스토리지 소자 어셈블리.
제 35 항에 있어서,

상기 제어유닛은 상기 정보 저장 영역들 내의 비트부들에 대한 디지탈화된 위치정보를 포함하는 것을 특징으로 하는 스토리지 소자 어셈블리.
제 34 항에 있어서,

상기 스토리지 기판과 상기 정보 저장체 사이에 배치된 라인 형상의 하부 전극들; 및

상기 프로브 기판과 상기 프로브들 사이에 배치되고 상기 하부 전극들과 교차하는 방향성을 갖는 라인 형상의 금속 배선들을 더 포함하는 스토리지 소자 어셈 블리.
복수개의 정보저장영역들을 갖는 정보저장체 상에 행 및 열방향을 따라 2차원적으로 배열된 프로브들을 위치시키되, 상기 프로브들의 각각은 상기 정보 저장 영역들의 각각에 대응하고, 상기 정보 저장 영역들 각각의 표면은 사분면(quadrant)으로 정의되며 상기 사분면으로 정의된 4개 면들 각각의 중심부는 비트부(binary digit portion)이고,

상기 프로브들 중 선택된 어느 하나가 상기 4개의 비트부들 중 선택된 어느 하나 상에 위치하도록 상기 프로브들을 이동시키고,

상기 선택된 비트부로 이동된 프로브에 전압을 인가하여 상기 선택된 비트부의 정보를 읽거나 기록하는 것을 포함하는 스토리지 소자의 정보 읽기/쓰기 방법.
제 40 항에 있어서,

상기 프로브들 사이의 거리는 리소그래피 공정의 한계 해상도보다 작은 것을 특징으로 하는 스토리지 소자의 정보 읽기/쓰기 방법.