KR100700330B1 - Method for fabricating capacitor - Google Patents

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Abstract

본 발명은 플러그구조와 스토리지노드의 오정렬을 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 반도체기판상에 제 1 산화물, 비전도성 질화물, 제 2 산화물을 차례로 형성하는 단계, 상기 제 1 산화물, 비전도성 질화물 및 상기 제 2 산화물을 동시에 식각하여 상기 반도체기판의 표면이 노출되는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 포함한 전면에 전도성 질화물과 시드층을 차례로 형성하는 단계, 상기 시드층상에 상기 스토리지노드 콘택홀을 채우면서 하부전극을 형성하는 단계, 상기 제 2 산화물의 표면이 노출될때까지 상기 하부전극, 시드층 및 상기 전도성 질화물을 선택적으로 제거하는 단계, 상기 표면이 드러난 제 2 산화막만을 제거하는 단계, 상기 제 2 산화막 제거후 노출된 상기 전도성 질화물 중 상기 시드층의 노출된 측벽에 붙어 있는 부분만을 제거하는 단계, 상기 부분적으로 제거된 후 잔류하는 상기 전도성 질화물의 표면을 산화시키는 단계, 및 상기 측벽이 드러난 시드층을 포함한 전면에 유전막, 상부전극을 차례로 형성하는 단계를 포함한다.
The present invention relates to a method of manufacturing a capacitor to prevent misalignment of a plug structure and a storage node, the method comprising: sequentially forming a first oxide, a nonconductive nitride, and a second oxide on a semiconductor substrate; Simultaneously etching the nitride and the second oxide to form a storage node contact hole exposing a surface of the semiconductor substrate, and sequentially forming a conductive nitride and a seed layer on the entire surface including the storage node contact hole, on the seed layer Forming a lower electrode while filling the storage node contact hole in the storage node, selectively removing the lower electrode, the seed layer and the conductive nitride until the surface of the second oxide is exposed, and the second oxide layer having the exposed surface Removing only the second oxide layer and removing the second oxide layer; Removing only the portion that is attached to the exposed sidewall of the seed layer, oxidizing the surface of the conductive nitride remaining after the partial removal, and dielectric layer on the front surface including the seed layer where the sidewall is exposed, and then the upper electrode Forming a step.

캐패시터, 스토리지노드, 플러그, 전기화학적 증착법, 시드층Capacitor, Storage Node, Plug, Electrochemical Vapor Deposition, Seed Layer

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR} Manufacturing method of a capacitor {METHOD FOR FABRICATING CAPACITOR}             

도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art;

도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
2A to 2F are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : 소스/드레인21: semiconductor substrate 22: source / drain

23 : 층간절연막 24 : 비전도성 질화물23 interlayer insulating film 24 non-conductive nitride

25 : 캐패시터산화막 26 : 스토리지노드 콘택홀25: capacitor oxide film 26: storage node contact hole

27 : 티타늄실리사이드 28 : 전도성 질화물27: titanium silicide 28: conductive nitride

29 : 시드층 30 : 하부전극29 seed layer 30 lower electrode

31 : 산화막 32 : 유전막31: oxide film 32: dielectric film

33 : 상부전극
33: upper electrode

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor.

반도체소자에서 캐패시터의 정전용량(Capacitance; C)은

Figure 112001016166544-pat00001
(ε: 유전율, A: 표면적, d: 유전체 두께)로 나타내는데, 스토리지노드(storage node)(또는 하부전극)의 표면적과 유전체의 유전율에 비례하는 값을 갖는다. The capacitance C of the capacitor in the semiconductor device is
Figure 112001016166544-pat00001
(ε: dielectric constant, A: surface area, d: dielectric thickness), which is proportional to the surface area of the storage node (or lower electrode) and the dielectric constant of the dielectric.

따라서 미세화되어 가는 반도체소자의 제조 공정에 있어 반도체소자가 적절히 동작하기 위한 일정량 이상의 정전용량을 확보하기 위하여 스토리지노드의 모양을 3차원 구조로 형성하여 스토리지노드의 표면적을 증가시키거나, 높은 유전율을 갖는 BST[(Ba,Sr)TiO3] 등과 같은 고유전체 물질을 사용하여 정전용량을 확보하는 방법이 연구되고 있다.Therefore, in the manufacturing process of semiconductor devices that are miniaturized, in order to secure a certain amount of capacitance for proper operation of the semiconductor devices, the shape of the storage node is formed in a three-dimensional structure to increase the surface area of the storage node or to have a high dielectric constant. A method of securing capacitance by using a high dielectric material such as BST [(Ba, Sr) TiO 3 ] has been studied.

도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art.

도 1a에 도시된 바와 같이, 소스/드레인(12)을 포함한 트랜지스터 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(13)을 형성한다.As shown in FIG. 1A, an interlayer dielectric (ILD) 13 is formed on a semiconductor substrate 11 on which a transistor manufacturing process including a source / drain 12 is completed.

그리고, 층간절연막(13)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 층간절연막(13)을 식각하여 소스/드레인(12)의 소 정 부분이 노출되는 콘택홀(14)을 형성하고, 패터닝된 감광막을 제거한다.After the photoresist is coated on the interlayer insulating layer 13 and patterned by exposure and development, the interlayer insulating layer 13 is etched using the patterned photoresist as a mask to expose a predetermined portion of the source / drain 12. (14) is formed and the patterned photoresist film is removed.

도 1b에 도시된 바와 같이, 콘택홀(14)이 형성된 층간절연막(13)상에 폴리실리콘을 증착한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀(14)에 소정 깊이만큼 매립되는 스토리지노드 콘택 플러그인 폴리실리콘플러그(15)를 형성한다. As shown in FIG. 1B, polysilicon is deposited on the interlayer insulating layer 13 on which the contact hole 14 is formed, and then recessed to a predetermined depth by an etch back process to predetermined the contact hole 14. A storage node contact plug-in polysilicon plug 15 that is embedded by depth is formed.

그리고, 전면에 티타늄(Ti)을 증착한 후, 급속열처리(RTP)하여 폴리실리콘 플러그(15)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그 (15)상에 티타늄실리사이드(Ti-silicide)(16)를 형성한다. 이 때, 티타늄실리사이드(16)는 폴리실리콘플러그(14)와 후속 스토리지노드와의 오믹 콘택(Ohmic contact)을 형성해 준다.After depositing titanium (Ti) on the entire surface, rapid thermal treatment (RTP) causes a reaction between silicon (Si) atoms of the polysilicon plug 15 and titanium (Ti) to cause titanium on the polysilicon plug 15. The silicide (Ti-silicide) 16 is formed. At this time, the titanium silicide 16 forms an ohmic contact between the polysilicon plug 14 and the subsequent storage node.

계속해서, 티타늄실리사이드(16)상에 티타늄나이트라이드(TiN)(17)를 형성한 후, 층간절연막(13)의 표면이 노출될때까지 티타늄나이트라이드(17)를 화학적기계적연마(Chemical Mechanical Polishing; CMP) 또는 에치백하여 콘택홀에 매립되는 폴리실리콘플러그/티타늄실리사이드/티타늄나이트라이드(15/16/17)의 적층 구조를 형성한다.Subsequently, after titanium nitride (TiN) 17 is formed on titanium silicide 16, titanium nitride 17 is chemically mechanically polished until the surface of interlayer insulating film 13 is exposed. CMP) or etch back to form a laminated structure of polysilicon plug / titanium silicide / titanium nitride (15/16/17) embedded in the contact hole.

이 때, 티타늄나이트라이드(17)는 후속 열처리공정시 스토리지노드내에 잔존하는 산소가 폴리실리콘플러그 또는 반도체기판으로 확산하는 것을 방지하는 확산방지막이다.At this time, the titanium nitride 17 is a diffusion barrier that prevents oxygen remaining in the storage node from diffusing into the polysilicon plug or the semiconductor substrate during the subsequent heat treatment process.

도 1c에 도시된 바와 같이, 층간절연막(13)을 포함한 전면에 캐패시터의 높이를 결정짓는 캐패시터산화막(18)을 형성한 후, 캐패시터산화막(18)상에 감광막을 이용하여 스토리지노드마스크(도시 생략)를 형성한다. 그리고, 스토리지노드마스크로 캐패시터산화막(18)을 식각하여 폴리실리콘플러그(15)와 정렬되는 하부전극이 형성될 영역(이하 '오목부'라 약칭함)을 오픈시킨다.As shown in FIG. 1C, after forming the capacitor oxide film 18 that determines the height of the capacitor on the entire surface including the interlayer insulating film 13, a storage node mask (not shown) is formed on the capacitor oxide film 18 by using a photoresist film. ). The capacitor oxide layer 18 is etched with the storage node mask to open a region (hereinafter, abbreviated as “concave portion”) in which a lower electrode aligned with the polysilicon plug 15 is to be formed.

계속해서, 오픈된 오목부를 포함한 캐패시터산화막(18)상에 하부전극(19)을 증착한 후, 캐패시터산화막(18)상의 하부전극만을 제거하여 이웃한 셀간 스토리지노드(19)를 절연시킨다.Subsequently, after depositing the lower electrode 19 on the capacitor oxide film 18 including the open concave portion, only the lower electrode on the capacitor oxide film 18 is removed to insulate the neighboring inter-cell storage nodes 19.

후속 공정으로 캐패시터산화막(18)을 습식제거한 후, 드러난 하부전극(19)상에 유전막과 상부전극을 순차적으로 형성한다.After the capacitor oxide film 18 is wet removed in a subsequent process, the dielectric film and the upper electrode are sequentially formed on the exposed lower electrode 19.

그러나, 상술한 종래기술은 미세한 디자인룰이 적용되는 4Gbit 이상의 DRAM에서는 스토리지노드 콘택플러그와 하부전극(스토리지노드)의 오정렬(Misalign)과 캐패시터 정전용량의 확보를 위해 하부전극의 높이를 증가시켜야만 한다.However, the above-described prior art has to increase the height of the lower electrode in order to secure misalignment of the storage node contact plug and the lower electrode (storage node) and the capacitor capacitance in the DRAM of 4Gbit or more to which the fine design rule is applied.

하부전극의 높이 증가는 미세한 디자인룰에서 금속배선을 위한 플러그의 높이를 증가시키므로 금속배선 형성에 다시 2차적인 어려움이 있다. 더욱이, 각각의 하부전극 사이의 간격이 매우 좁아짐으로 인해 하부전극, 유전막, 상부전극을 모두 형성하기 위해서는 통상적인 화학기상증착법(Chemical Vapor Deposition; CVD)으로는 그 적용이 한계에 이르러 다른 증착법이 개발되고 있는 실정이다.Increasing the height of the lower electrode increases the height of the plug for the metal wiring in the fine design rule, and thus there is a secondary difficulty in forming the metal wiring again. Moreover, the gap between each lower electrode becomes very narrow, so that the lower limit of the application of the conventional chemical vapor deposition (CVD) to form the lower electrode, the dielectric film, and the upper electrode has reached its limit. It's happening.

한편, 하부전극의 높이를 감소시키기 위해서는 BST 등의 고유전율을 갖는 유전막을 적용해야만 하는데, BST에 적합한 전극 물질은 백금, 이리듐, 루테늄 등의 귀금속과 전도성 산화물이 응용되고 있으며, 이들 전극 물질들은 통상적으로 스퍼터링법 또는 화학기상증착법에 의해 증착되고 있다.
Meanwhile, in order to reduce the height of the lower electrode, a dielectric film having a high dielectric constant such as BST should be applied. The electrode material suitable for BST is a noble metal such as platinum, iridium, ruthenium, and a conductive oxide. It is deposited by sputtering or chemical vapor deposition.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 폴리실리콘플러그와 하부전극을 각각 형성함에 따른 오정렬을 방지하고 공정을 단순화시키는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the above problems of the prior art, an object of the present invention is to provide a method of manufacturing a capacitor suitable for preventing misalignment and simplifying the process of forming a polysilicon plug and a lower electrode, respectively.

상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 제 1 산화물, 비전도성 질화물, 제 2 산화물을 차례로 형성하는 단계, 상기 제 1 산화물, 비전도성 질화물 및 상기 제 2 산화물을 동시에 식각하여 상기 반도체기판의 표면이 노출되는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 포함한 전면에 전도성 질화물과 시드층을 차례로 형성하는 단계, 상기 시드층상에 상기 스토리지노드 콘택홀을 채우면서 하부전극을 형성하는 단계, 상기 제 2 산화물의 표면이 노출될때까지 상기 하부전극, 시드층 및 상기 전도성 질화물을 선택적으로 제거하는 단계, 상기 표면이 드러난 제 2 산화막만을 제거하는 단계, 상기 제 2 산화막 제거후 노출된 상기 전도성 질화물 중 상기 시드층의 노출된 측벽에 붙어 있는 부분만을 제거하는 단계, 상기 부분적으로 제거된 후 잔류하는 상기 전도성 질화물의 표면을 산화시키는 단계, 및 상기 측벽이 드러난 시드층을 포함한 전면에 유전막, 상부전극을 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다. The method of manufacturing a capacitor of the present invention for achieving the above object comprises the steps of sequentially forming a first oxide, a non-conductive nitride, a second oxide on a semiconductor substrate, the first oxide, non-conductive nitride and the second oxide Simultaneously etching to form a storage node contact hole exposing a surface of the semiconductor substrate, sequentially forming a conductive nitride and a seed layer on the entire surface including the storage node contact hole, and forming the storage node contact hole on the seed layer. Forming a lower electrode while filling, selectively removing the lower electrode, the seed layer and the conductive nitride until the surface of the second oxide is exposed, removing only the second oxide layer on which the surface is exposed, Part of the conductive nitride exposed after the removal of the oxide film is attached to the exposed sidewall of the seed layer Removing the bay, oxidizing the surface of the conductive nitride remaining after the partial removal, and sequentially forming a dielectric film and an upper electrode on the front surface including the seed layer where the sidewall is exposed. do.                     

바람직하게, 상기 전도성 질화물 중 상기 시드층의 노출된 측벽에 붙어 있는 부분만을 제거하는 단계는, 상기 제 2 산화물 제거후 노출된 상기 비전도성 질화물의 표면보다 낮게 더 식각하는 것을 특징으로 한다.Preferably, removing only the portion of the conductive nitride that is attached to the exposed sidewall of the seed layer is further etched lower than the surface of the non-conductive nitride exposed after the removal of the second oxide.

바람직하게, 상기 하부전극을 형성하는 단계는, 전기화학적 증착법으로 이루어짐을 특징으로 하고, 상기 전도성 질화물을 형성하기 전에, 상기 스토리지노드 콘택홀을 포함한 전면에 전이금속을 증착하는 단계, 열처리 공정을 통해 상기 스토리지노드 콘택홀내의 상기 반도체기판상에 금속실리사이드를 형성하는 단계, 및 미반응 전이금속을 제거하는 단계를 더 포함함을 특징으로 한다.Preferably, the forming of the lower electrode is characterized in that the electrochemical deposition method, before forming the conductive nitride, depositing a transition metal on the entire surface including the storage node contact hole, through a heat treatment process And forming a metal silicide on the semiconductor substrate in the storage node contact hole, and removing an unreacted transition metal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 소스/드레인(22)을 포함한 트랜지스터 제조 공정이 완료된 반도체기판(21)상에 반도체기판(21)과 캐패시터간의 절연을 위한 층간절연막(ILD)(23)을 증착한 후 평탄화한다. 여기서, 층간절연막(23)은 스토리지노드 콘택 플러그가 매립될 산화막으로서 5000Å∼10000Å의 두께로 증착된다.As shown in FIG. 2A, an interlayer insulating film (ILD) 23 is deposited on the semiconductor substrate 21 on which the transistor manufacturing process including the source / drain 22 is completed, for insulation between the semiconductor substrate 21 and the capacitor. After flattening. Here, the interlayer insulating film 23 is deposited to a thickness of 5000 kPa to 10,000 kPa as an oxide film in which the storage node contact plug is to be embedded.

다음으로, 평탄화된 층간절연막(23)상에 식각선택비가 우수한 비전도성 질화물(24)을 증착하고, 연속해서 비전도성 질화물(24)상에 스토리지노드의 높이를 결정짓는 캐패시터산화막(25)을 증착한다. Next, a non-conductive nitride 24 having an excellent etch selectivity is deposited on the planarized interlayer insulating film 23, and a capacitor oxide film 25 is subsequently deposited on the non-conductive nitride 24 to determine the height of the storage node. do.                     

여기서, 비전도성 질화물(24)은 SiON 또는 SixNy 중에서 선택된 어느 하나를 이용하여 300Å∼600Å의 두께로 증착되고, 캐패시터산화막(25)은 PSG, USG, BPSG, TEOS, PE-TEOS 또는 SOG 중에서 선택된 어느 하나를 이용하여 5000Å∼15000Å의 두께로 증착된다.Here, the non-conductive nitride 24 is deposited to a thickness of 300 kPa to 600 kPa using any one selected from SiON or Si x N y , and the capacitor oxide film 25 is PSG, USG, BPSG, TEOS, PE-TEOS or SOG. It is deposited at a thickness of 5000 kPa to 15000 kPa using any one selected from among them.

다음으로, 캐패시터산화막(25)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스토리지노드 마스크를 형성한 후, 스토리지노드 마스크로 캐패시터산화막(25), 비전도성 질화물(24), 층간절연막(23)을 한 번에 식각하여 소스/드레인 (22)의 표면이 노출되는 스토리지노드 콘택홀(26)을 오픈시킨다.Next, a photosensitive film is coated on the capacitor oxide film 25 and patterned by exposure and development to form a storage node mask. Then, the capacitor oxide film 25, the nonconductive nitride 24, and the interlayer insulating film 23 are formed as the storage node mask. Is etched at once to open the storage node contact hole 26 where the surface of the source / drain 22 is exposed.

이 때, 스토리지노드 콘택홀(26)은 원형, 막대형 또는 직사각형으로 형태로 형성된다.At this time, the storage node contact hole 26 is formed in a circular, rod-shaped or rectangular shape.

도 2b에 도시된 바와 같이, 스토리지노드 콘택홀(26)이 오픈된 캐패시터산화막(25)을 포함한 반도체기판(21)의 전면에 티타늄을 증착한 후, 급속열처리(RTP)하여 소스/드레인(22)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 소스/드레인(22)의 표면상에 티타늄실리사이드(TiSi2)(27)를 형성한다. 이 때, 티타늄실리사이드(27)는 소스/드레인(22)과 후속 하부전극의 접촉저항을 개선시킨다.As shown in FIG. 2B, titanium is deposited on the entire surface of the semiconductor substrate 21 including the capacitor oxide layer 25 in which the storage node contact hole 26 is opened, followed by rapid thermal treatment (RTP) to source / drain 22. Titanium (Ti) is caused to react with the silicon (Si) atoms of the Ti) to form titanium silicide (TiSi 2 ) 27 on the surface of the source / drain 22. At this time, the titanium silicide 27 improves the contact resistance between the source / drain 22 and the subsequent lower electrode.

여기서, 티타늄을 스퍼터링법(sputtering), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 스토리지노드 콘택홀(26)의 바닥면을 기준으로 100Å∼500Å의 두께로 증착한 다음, 질소 및 아르곤 기체를 이용하여 700℃∼900℃의 온도에서 10초∼180초동안 급속열처리한다. Here, titanium is deposited to have a thickness of 100 to 500 kW based on the bottom surface of the storage node contact hole 26 using sputtering, chemical vapor deposition (CVD) or atomic layer deposition (ALD), and then nitrogen. And rapid heat treatment using argon gas at a temperature of 700 ° C to 900 ° C for 10 seconds to 180 seconds.                     

한편, 티타늄외에 코발트(Co)를 비롯한 전이금속을 동일한 방법으로 증착하고 동일한 조건으로 급속열처리할 수 있으며, 티타늄을 증착한 후 스퍼터링법, 화학기상증착법 또는 원자층증착법을 이용하여 스토리지노드 콘택홀(26)의 바닥면을 기준으로 100Å∼500Å의 두께로 티타늄나이트라이드(TiN)를 추가로 증착하는 공정도 가능하다.Meanwhile, in addition to titanium, transition metals including cobalt (Co) may be deposited by the same method and rapidly heat treated under the same conditions. After depositing titanium, the storage node contact hole may be formed by sputtering, chemical vapor deposition, or atomic layer deposition. Further, a process of further depositing titanium nitride (TiN) with a thickness of 100 kPa to 500 kPa based on the bottom surface of FIG. 26 is also possible.

연속해서 티타늄실리사이드(27)를 제외한 캐패시터산화막(25)에 잔류하는 미반응 티타늄을 제거한 다음, 전면에 전도성 질화물(28)과 시드층(29)을 순차적으로 증착한다.Subsequently, the unreacted titanium remaining in the capacitor oxide film 25 except for the titanium silicide 27 is removed, and then the conductive nitride 28 and the seed layer 29 are sequentially deposited on the entire surface.

여기서, 미반응 티타늄 제거시, 수산화암모늄 또는 황산을 포함하는 용액에서 1분∼40분동안 노출시켜 제거한다.Here, when unreacted titanium is removed, it is removed by exposing for 1 to 40 minutes in a solution containing ammonium hydroxide or sulfuric acid.

그리고, 전도성 질화물(28)은 TiN, TaN, Ti1-xHfxN, Ti1-xAlxN 또는 Ti1-xZrxN 중 하나를 이용하며(여기서, x는 0≤x≤0.5), 스퍼터링법, 화학기상증착법 또는 원자층증착법을 이용하여 스토리지노드 콘택홀(26)의 바닥면을 기준으로 50Å∼300Å의 두께로 증착된다. And, the conductive nitride 28 uses one of TiN, TaN, Ti 1-x Hf x N, Ti 1-x Al x N or Ti 1-x Zr x N (where x is 0 ≦ x ≦ 0.5 ), Sputtering, chemical vapor deposition, or atomic layer deposition, are deposited to a thickness of 50 kPa to 300 kPa based on the bottom surface of the storage node contact hole 26.

그리고, 시드층(29)은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 알루미늄(Al) 또는 티타늄(Ti)을 이용하며, 스퍼터링법, 화학기상증착법 또는 원자층증착법을 이용하여 50Å∼300Å의 두께로 증착된다.The seed layer 29 is made of platinum (Pt), iridium (Ir), ruthenium (Ru), aluminum (Al) or titanium (Ti), and is 50 Å by sputtering, chemical vapor deposition, or atomic layer deposition. It is deposited at a thickness of ˜300 mm 3.

도 2c에 도시된 바와 같이, 시드층(29)을 음극으로 하고, 전해질 용액에 접촉하여 전기화학적방법으로 스토리지노드 콘택홀(26)을 채우면서 전면에 스토리지 노드인 하부전극(30)을 증착한다. 이 때, 하부전극(30)은 시드층(29)과 동일한 물질이며 500Å∼2000Å의 두께로 증착되고, 전해질 용액은 염기성 또는 산성 용액을 이용한다.As shown in FIG. 2C, the seed layer 29 is used as a cathode, and the lower electrode 30, which is a storage node, is deposited on the front surface while filling the storage node contact hole 26 by an electrochemical method by contacting the electrolyte solution. . At this time, the lower electrode 30 is the same material as the seed layer 29 and is deposited to a thickness of 500 kPa to 2000 kPa, and the electrolyte solution uses a basic or acidic solution.

다음으로, 스토리지노드 콘택홀(26)을 제외한 캐패시터산화막(25)상의 하부전극(30), 시드층(29), 전도성 질화물(28)을 모두 제거하되, 에치백 또는 화학적기계적연마법으로 제거한다.Next, all of the lower electrode 30, the seed layer 29, and the conductive nitride 28 on the capacitor oxide film 25 except for the storage node contact hole 26 are removed, but are removed by etch back or chemical mechanical polishing. .

도 2d에 도시된 바와 같이, 비전도성 질화물(24)에서 식각이 멈추도록 하여 캐패시터산화막(25)을 습식식각법으로 제거하되, HF를 포함한 용액을 이용한다.As shown in FIG. 2D, the etching stops on the non-conductive nitride 24 to remove the capacitor oxide film 25 by wet etching, using a solution containing HF.

도 2e에 도시된 바와 같이, 캐패시터 산화막(25)을 제거한 후 전도성 질화물(28), 예컨대 캐패시터산화막(25) 제거후 드러나는 시드층(29)의 측벽에 붙어 있는 전도성 질화물(28)을 황산 또는 수산화암모늄을 포함한 용액을 이용하는 습식식각법으로 제거한다.As shown in FIG. 2E, the conductive nitride 28 attached to the sidewall of the seed layer 29 exposed after the removal of the capacitor oxide film 25, for example, the capacitor oxide film 25, is removed by sulfuric acid or hydroxide. Removed by wet etching using a solution containing ammonium.

이 때, 비전도성 질화물(24)과 층간절연막(23)에 의해 드러나지 않은 전도성 질화물(28)도 소정 두께만큼 식각되는데, 초기 증착두께의 3배를 넘지 않은 깊이로 식각된다. 결국, 잔류하는 전도성 질화물(28a)은 함몰된 형태를 갖는다.At this time, the conductive nitride 28 not exposed by the non-conductive nitride 24 and the interlayer insulating film 23 is also etched by a predetermined thickness, which is etched to a depth not exceeding three times the initial deposition thickness. As a result, the remaining conductive nitride 28a has a recessed form.

연속해서, 잔류하는 전도성 질화물(28a)을 산소를 포함한 기체 분위기, 예컨대 산소와 질소 또는 산소와 아르곤의 혼합기체를 사용하여 500℃∼800℃에서 10초∼10분동안 열처리하여 TiO2, Ta2O5, ZrO2, HfO2 또는 Al2O3와 같은 산화물(31)을 형성한다. Subsequently, the remaining conductive nitride 28a is heat-treated at 500 ° C. to 800 ° C. for 10 seconds to 10 minutes using a gas atmosphere containing oxygen such as oxygen and nitrogen or a mixture of oxygen and argon to form TiO 2 , Ta 2. An oxide 31 such as O 5 , ZrO 2 , HfO 2 or Al 2 O 3 is formed.

여기서, 산화물(31)은 후속 하부전극(30)상에 증착되는 유전막과 전도성 질화물(28a)이 직접 닿는 것을 방지한다.Here, the oxide 31 prevents direct contact between the dielectric film deposited on the lower electrode 30 and the conductive nitride 28a.

한편, 시드층(29)으로 알루미늄(Al)과 티타늄(Ti)을 이용하는 경우에는 전도성 질화물(28)을 제거할 때 동시에 제거하여 하부전극(30)만을 노출시키며, 시드층(29)으로 루테늄(Ru)을 이용하는 경우에는 CAN(Cerium Ammonium Nitrate)를 적용하여 필요에 따라 별도로 제거하기도 한다.Meanwhile, in the case of using aluminum (Al) and titanium (Ti) as the seed layer 29, the conductive nitride 28 is removed at the same time to expose only the lower electrode 30. In the case of using Ru, it may be removed separately if necessary by applying Cerium Ammonium Nitrate (CAN).

도 2f에 도시된 바와 같이, 캐패시터산화막(25)을 제거한 후, 드러난 하부전극(30)상에 유전막(32)과 상부전극(33)을 연속해서 형성한다.As shown in FIG. 2F, after the capacitor oxide film 25 is removed, the dielectric film 32 and the upper electrode 33 are successively formed on the exposed lower electrode 30.

유전막(32)은 Al2O3, Ta2O5, HfO2, ZrO2, TiO2, SrTiO3 또는 Ba0.5Sr0.5TiO3를 이용하여 화학기상증착법 또는 원자층증착법을 통해 50Å∼300Å의 두께로 증착된다.The dielectric film 32 is 50Å to 300Å thick by chemical vapor deposition or atomic layer deposition using Al 2 O 3 , Ta 2 O 5 , HfO 2 , ZrO 2 , TiO 2 , SrTiO 3, or Ba 0.5 Sr 0.5 TiO 3 . Is deposited.

그리고, 상부전극(33)은 Pt, Ir, Ru, IrO2, RuO2, SrRuO3, (Ba,Sr)RuO3 , (Sr, Ca)RuO3, 0≤x≤0.5, 0≤y≤0.5, 0.9≤z≤1.1인 조성의 A1-xRexBz O3(A=Y, La; Re=Sr, Ca; B=Cr, Mn, Fe) 또는 La1-xSrxCo1-yO3을 이용한다.The upper electrode 33 is formed of Pt, Ir, Ru, IrO 2 , RuO 2 , SrRuO 3 , (Ba, Sr) RuO 3 , (Sr, Ca) RuO 3 , 0 ≦ x ≦ 0.5, 0 ≦ y ≦ 0.5 , A 1-x Re x B z O 3 (A = Y, La; Re = Sr, Ca; B = Cr, Mn, Fe) or La 1-x Sr x Co 1- y O 3 is used.

이러한 상부전극(33)으로 이용되는 막들은 스퍼터링법, 화학기상증착법 또는 원자층증착법으로 100Å∼2000Å의 두께로 형성된다.The films used for the upper electrode 33 are formed to have a thickness of 100 kPa to 2000 kPa by sputtering, chemical vapor deposition, or atomic layer deposition.

상부전극(33) 형성후 빈공간을 채우기 위해 전기화학적 방법으로 Ir, Ru, Pt을 추가로 500Å∼2000Å의 두께로 형성할 수 있다.After the upper electrode 33 is formed, Ir, Ru, and Pt may be additionally formed to have a thickness of 500 μs to 2000 μs by an electrochemical method to fill the empty space.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은 스토리지노드 콘택플러그와 하부전극 사이의 오정렬을 방지할 수 있으며, 스토리지노드 콘택플러그와 하부전극을 동시에 형성하므로 공정을 단순화시킬 수 있는 효과가 있다.As described above, the present invention can prevent misalignment between the storage node contact plug and the lower electrode, and simultaneously form the storage node contact plug and the lower electrode, thereby simplifying the process.

Claims (16)

캐패시터의 제조 방법에 있어서,In the manufacturing method of a capacitor, 반도체기판상에 제 1 산화물, 비전도성 질화물, 제 2 산화물을 차례로 형성하는 단계;Sequentially forming a first oxide, a nonconductive nitride, and a second oxide on the semiconductor substrate; 상기 제 1 산화물, 비전도성 질화물 및 상기 제 2 산화물을 동시에 식각하여 상기 반도체기판의 표면이 노출되는 스토리지노드 콘택홀을 형성하는 단계;Simultaneously etching the first oxide, non-conductive nitride and the second oxide to form a storage node contact hole exposing a surface of the semiconductor substrate; 상기 스토리지노드 콘택홀을 포함한 전면에 전도성 질화물과 시드층을 차례로 형성하는 단계;Sequentially forming a conductive nitride and a seed layer on the entire surface including the storage node contact hole; 상기 시드층상에 전해질 용액에서 상기 스토리지노드 콘택홀을 채우면서 하부전극을 형성하는 단계;Forming a lower electrode on the seed layer while filling the storage node contact hole in an electrolyte solution; 상기 제 2 산화물의 표면이 노출될때까지 상기 하부전극, 시드층 및 상기 전도성 질화물을 선택적으로 제거하는 단계;Selectively removing the lower electrode, seed layer and conductive nitride until the surface of the second oxide is exposed; 상기 표면이 드러난 제 2 산화막만을 제거하는 단계; Removing only the second oxide film on which the surface is exposed; 상기 제 2 산화막 제거후 노출된 상기 전도성 질화물 중 상기 시드층의 노출된 측벽에 붙어 있는 부분만을 제거하는 단계;Removing only a portion of the conductive nitride exposed after the removal of the second oxide layer, which is attached to the exposed sidewall of the seed layer; 상기 부분적으로 제거된 후 잔류하는 상기 전도성 질화물의 표면을 산화시키는 단계; 및Oxidizing the surface of the conductive nitride remaining after the partial removal; And 상기 측벽이 드러난 시드층을 포함한 전면에 유전막, 상부전극을 차례로 형성하는 단계Sequentially forming a dielectric film and an upper electrode on the entire surface including the seed layer where the sidewalls are exposed. 를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.Method for producing a capacitor, characterized in that comprises a. 제 1 항에 있어서,The method of claim 1, 상기 전도성 질화물 중 상기 시드층의 노출된 측벽에 붙어 있는 부분만을 제거하는 단계는,Removing only a portion of the conductive nitride adhering to the exposed sidewall of the seed layer, 상기 제 2 산화물 제거후 노출된 상기 비전도성 질화물의 표면보다 낮게 더 식각하는 것을 특징으로 하는 캐패시터의 제조 방법.And etching less than the surface of the non-conductive nitride exposed after the removal of the second oxide. 제 1 항에 있어서,The method of claim 1, 상기 하부전극을 형성하는 단계는,Forming the lower electrode, 전기화학적 증착법으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.Method for producing a capacitor, characterized in that the electrochemical deposition method. 제 1 항에 있어서,The method of claim 1, 상기 전도성 질화물을 형성하기 전에,Before forming the conductive nitride, 상기 스토리지노드 콘택홀을 포함한 전면에 전이금속을 증착하는 단계;Depositing a transition metal on the entire surface including the storage node contact hole; 열처리 공정을 통해 상기 스토리지노드 콘택홀내의 상기 반도체기판상에 금속실리사이드를 형성하는 단계; 및Forming a metal silicide on the semiconductor substrate in the storage node contact hole through a heat treatment process; And 미반응 전이금속을 제거하는 단계Removing unreacted transition metals 를 더 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.Method of manufacturing a capacitor, characterized in that further comprises. 제 1 항에 있어서,The method of claim 1, 상기 전도성 질화물의 표면을 산화시키는 단계는,Oxidizing the surface of the conductive nitride, 산소와 질소 또는 산소와 아르곤의 혼합기체를 사용하여 500℃∼800℃에서 10초∼10분동안 열처리하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.A method for producing a capacitor, characterized in that the heat treatment for 10 seconds to 10 minutes at 500 ℃ to 800 ℃ using a mixed gas of oxygen and nitrogen or oxygen and argon. 제 1 항에 있어서,The method of claim 1, 상기 하부전극, 시드층 및 상기 전도성 질화물을 선택적으로 제거하는 단계는,Selectively removing the lower electrode, the seed layer and the conductive nitride, 에치백 또는 화학적기계적연마를 통해 이루어짐을 특징으로 하는 캐패시터의 제조 방법.A method for producing a capacitor, characterized in that it is made through etch back or chemical mechanical polishing. 제 1 항에 있어서,The method of claim 1, 상기 전도성 질화물 중 상기 시드층의 노출된 측벽에 붙어 있는 부분만을 제거하는 단계는,Removing only a portion of the conductive nitride adhering to the exposed sidewall of the seed layer, 황산 또는 수산화암모늄을 포함한 용액을 이용한 습식식각으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.A method for producing a capacitor, characterized in that the wet etching using a solution containing sulfuric acid or ammonium hydroxide. 제 1 항에 있어서,The method of claim 1, 상기 제 1 산화물은 5000Å∼10000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.And the first oxide is deposited to a thickness of 5000 kPa to 10,000 kPa. 제 1 항에 있어서,The method of claim 1, 상기 제 2 산화물은 PSG, USG, BPSG, TEOS, PE-TEOS 또는 SOG 중에서 어느 하나를 이용하되, 5000Å∼15000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.Wherein the second oxide using any one of PSG, USG, BPSG, TEOS, PE-TEOS or SOG, the method of manufacturing a capacitor, characterized in that deposited to a thickness of 5000 ~ 15000Å. 제 1 항에 있어서,The method of claim 1, 상기 비전도성 질화물은 SiON 또는 SixNy 중 어느 하나를 이용하되, 300Å∼600Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.Wherein the non-conductive nitride using any one of SiON or Si x N y , the manufacturing method of the capacitor, characterized in that the deposition to a thickness of 300 ~ 600Å. 제 1 항에 있어서,The method of claim 1, 상기 전도성 질화물은 TiN, TaN, Ti1-xHfxN(0≤x≤0.5), Ti1-xAlx N(0≤x≤0.5) 또는 Ti1-xZrxN(0≤x≤0.5) 중에서 어느 하나를 이용하되, 스퍼터링법, 화학기상증착법 또는 원자층증착법을 이용하여 50Å∼300Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.The conductive nitride may include TiN, TaN, Ti 1-x Hf x N (0 ≦ x ≦ 0.5), Ti 1-x Al x N (0 ≦ x ≦ 0.5) or Ti 1-x Zr x N (0 ≦ x ≦ 0.5) using any one of the methods, the method for producing a capacitor, characterized in that the deposition by a thickness of 50 ~ 300Å by sputtering method, chemical vapor deposition method or atomic layer deposition method. 제 1 항에 있어서,The method of claim 1, 상기 시드층은 백금, 이리듐, 루테늄, 알루미늄 또는 티타늄 중 어느 하나를 이용하되, 스퍼터링법, 화학기상증착법 또는 원자층증착법으로 50Å∼300Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.Wherein the seed layer using any one of platinum, iridium, ruthenium, aluminum or titanium, the method of manufacturing a capacitor, characterized in that deposited by a thickness of 50 ~ 300Å by sputtering, chemical vapor deposition or atomic layer deposition method. 제 1 항 또는 제 12 항에 있어서,The method of claim 1 or 12, 상기 시드층으로 루테늄을 이용하는 경우,When using ruthenium as the seed layer, 상기 전도성 질화물 중 상기 시드층의 노출된 측벽에 붙어 있는 부분만을 제거하는 단계는, CAN 용액으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.Removing only a portion of the conductive nitride adhering to the exposed sidewall of the seed layer, wherein the capacitor is formed of a CAN solution. 제 1 항에 있어서,The method of claim 1, 상기 하부전극을 형성하는 단계는,Forming the lower electrode, 염기성 또는 산성 중 어느 하나의 전해질용액에서 이루어짐을 특징으로 하는 캐패시터의 제조 방법.A method for producing a capacitor, characterized in that made in either the basic or acidic electrolyte solution. 제 1 항에 있어서,The method of claim 1, 상기 유전막은 Al2O3, Ta2O5, HfO2, ZrO2, TiO2, SrTiO3 또는 Ba0.5Sr0.5TiO3 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.The dielectric film is any one of Al 2 O 3 , Ta 2 O 5 , HfO 2 , ZrO 2 , TiO 2 , SrTiO 3 or Ba 0.5 Sr 0.5 TiO 3 The method of manufacturing a capacitor, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 상부전극은 Pt, Ir, Ru, IrO2, RuO2, SrRuO3, (Ba,Sr)RuO3, (Sr, Ca)RuO3, A1-xRexBzO3(A=Y, La; Re=Sr, Ca; B=Cr, Mn, Fe) 또는 La1-xSrxCo1-yO3(0≤x≤0.5, 0≤y≤0.5, 0.9≤z≤1.1) 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.The upper electrode is Pt, Ir, Ru, IrO 2 , RuO 2 , SrRuO 3 , (Ba, Sr) RuO 3 , (Sr, Ca) RuO 3 , A 1-x Re x B z O 3 (A = Y, La; Re = Sr, Ca; B = Cr, Mn, Fe) or La 1-x Sr x Co 1-y O 3 (0≤x≤0.5, 0≤y≤0.5, 0.9≤z≤1.1) Method for producing a capacitor, characterized in that it comprises one.
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