KR100699448B1 - High-Credibility Flip-Flop and Mult-Threshold CMOS Latch Circuit Having Low Sub-Threshold Leakage Current - Google Patents

Abstract

A flip flop and a CMOS latch circuit of high reliability and low leakage multi-threshold are provided to prevent a leakage current and/or data loss and to reduce an implementation area in a semiconductor chip. A forward clock inverter(22,26) has a low value during a sleep mode period, and applies an output stage logic state by inverting an input stage logic state when an execution clock following a system clock has a first logic state during a non-sleep mode period, and comprises only a low threshold transistor. A reverse clock inverter(24,27) forms a cyclic latch structure with the forward clock inverter, and applies an output stage logic state by inverting the input stage logic state when the execution clock has a second logic state, and includes a high threshold transistor.

Description

고신뢰성 저누설 다중 문턱 ＣＭＯＳ 래치 회로 및 플립플롭{High-Credibility Flip-Flop and Mult-Threshold CMOS Latch Circuit Having Low Sub-Threshold Leakage Current}High-Credibility Flip-Flop and Mult-Threshold CMOS Latch Circuit Having Low Sub-Threshold Leakage Current

도 1은 종래기술에 따른 다중 문턱전압 CMOS(MTCMOS) 회로 블록을 도시한 회로도.1 is a circuit diagram illustrating a multiple threshold voltage CMOS (MTCMOS) circuit block according to the prior art.

도 2는 종래기술에 따른 가변 문턱전압 CMOS(VTCMOS)를 도시한 회로도2 is a circuit diagram illustrating a variable threshold voltage CMOS (VTCMOS) according to the prior art.

도 3은 본 발명의 사상의 구현에 사용되는 클럭 인버터의 구조를 도시한 세부 회로도.3 is a detailed circuit diagram showing the structure of a clock inverter used in the implementation of the idea of the present invention;

도 4는 본 발명의 일실시예에 따른 래치 회로를 도시한 회로도.4 is a circuit diagram illustrating a latch circuit according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 래치 회로를 도시한 회로도.5 is a circuit diagram illustrating a latch circuit according to another embodiment of the present invention.

도 6은 본 발명의 사상에 따른 래치 회로로 구현한 플립플롭의 회로도 및 타이밍도.6 is a circuit diagram and timing diagram of a flip-flop implemented by a latch circuit according to the spirit of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

CLK : 시스템 클럭 CLKB : 반전 시스템 클럭CLK: System Clock CLKB: Invert System Clock

CK : 실행 클럭 CKB : 반전 실행 클럭CK: Execution Clock CKB: Invert Execution Clock

SM : 슬립 모드 디스에이블 신호 SMB : 슬립 모드 인에이블 신호SM: Sleep Mode Disable Signal SMB: Sleep Mode Enable Signal

22, 32 : 정방향 클럭 인버터 22, 32: forward clock inverter

24, 34 : 역방향 클럭 인버터24, 34 reverse clock inverter

25, 35 : 패스게이트25, 35: Passgate

26, 36 : 입력단 클럭 인버터26, 36: input stage clock inverter

27 : 슬립 모드 클럭 인버터 27: sleep mode clock inverter

37 : 부(-)구간용 정방향 클럭 인버터37: Forward clock inverter for negative section

28, 38 : 엔드게이트28, 38: endgate

29, 39 : 오아게이트29, 39: Oagate

201, 202 : 래치 회로201, 202: latch circuit

본 발명은 고신뢰성을 보장하며 서브 문턱 누설 전류(sub-threshold leakage current)를 억제할 수 있는 다중 문턱(multi threshold) CMOS 래치 회로에 관한 것이다.The present invention relates to a multi-threshold CMOS latch circuit that ensures high reliability and can suppress sub-threshold leakage currents.

반도체 트랜지스터 소자는 문턱 전압의 크기에 따라, 저문턱 트랜지스터 및 고문턱 트랜지스터로 구분할 수 있는데, 저문턱 트랜지스터는 낮은 전원전압에서도 빠른 응답속도를 보장하는 반면, 서브 문턱 누설 전류에 의한 전력 소모가 많다. 반대로 고문턱 트랜지스터는 서브 문턱 누설 전류가 미약하여 전력 소모가 적으나, 낮은 전원전압에서는 응답속도 등과 같은 특성이 떨어진다. 한편, 상기 저문턱 트랜지스터로 래치나 플립플롭을 구현한 경우, 서브 문턱 누설 전류로 인하여 래치나 플립플롭의 내부 상태 즉, 저장 데이터가 상실될 위험이 존재하였다.The semiconductor transistor device may be classified into a low threshold transistor and a high threshold transistor according to the magnitude of the threshold voltage. The low threshold transistor guarantees a fast response speed even at a low power supply voltage, but consumes a lot of power due to sub-threshold leakage current. On the contrary, the high-threshold transistor has low power consumption due to the low sub-threshold leakage current, but at low power voltage, characteristics such as response speed are inferior. Meanwhile, when the latch or the flip-flop is implemented with the low threshold transistor, there is a risk that the internal state of the latch or the flip-flop, that is, the stored data, is lost due to the sub-threshold leakage current.

반도체 트랜지스터의 게이트 길이가 0.1마이크론 이하를 딥-서브-마이크론(Deep Sub-Micron :DSM) 시대라고 한다. DSM 시대에서는 서브 문턱 누설 전류에 의한 전력 소모가 매우 커진다. 트랜지스터의 게이트 길이가 짧아지고 문턱전압이 낮아지면서 서브 문턱 누설 전류는 드레인-소스간 전압에 지수함수로 비례하여 증가한다. 그래서 DSM 시대에서는 서브 문턱 누설 전류에 의한 전력 및/또는 데이터 손실을 방지할 수 있는 새로운 시퀀셜 회로(sequential circuit) 구조가 반드시 필요하다. The gate length of the semiconductor transistor is less than 0.1 micron is referred to as the Deep Sub-Micron (DSM) era. In the DSM era, power consumption due to sub-threshold leakage current becomes very large. As the gate length of the transistor becomes shorter and the threshold voltage decreases, the subthreshold leakage current increases proportionally with the drain-source voltage. Thus, in the DSM era, a new sequential circuit structure is necessary to prevent power and / or data loss due to sub-threshold leakage current.

DSM에서 서브 문턱 누설 전류를 줄이는 구조로는 파워 게이팅(power gating) 기법인 MTCMOS(다중 문턱 CMOS)와 백-바이어스 전압 제어(back bias voltage control)를 하는 VTCMOS(가변 문턱 CMOS) 구조가 널리 사용되고 있다.In the DSM, subthreshold leakage currents are widely used as power gating techniques, such as MTCMOS (multi-threshold CMOS) and VTCMOS (back-bias voltage control). .

도 1은 종래의 MTCMOS(다중 문턱 CMOS) 회로를 도시한 블록도로서, 도시한 MTCMOS 회로는 저(low)문턱의 트랜지스터 혹은 게이트들로 구성되어 있는 저문턱 회로 블록과 전원전압단(VCC)과 접지전압단(GND)에 연결되어 있는 고(High)문턱 트렌지스터(P1, N1)으로 구성되어 있다. 정상 동작시에는 슬립 신호(SLEEP)가 "LOW"이고, 슬립(sleep) 모드시에는 슬립 신호(SLEEP)가 "HIGH"가 되어 P1, N1 트랜지스터 모두 턴오프되어, 전원전압단(VCC)과 접지전압단(GND)으로부터 플로팅(floating)되고, 가상 전원전압(Virtual VCC) 및 가상 접지전압(Virtual GND) 상 태가 된다.1 is a block diagram illustrating a conventional MTCMOS (multi-threshold CMOS) circuit, wherein the illustrated MTCMOS circuit includes a low threshold circuit block and a power supply voltage stage (VCC) including low threshold transistors or gates; It consists of high threshold transistors P1 and N1 connected to the ground voltage terminal GND. In normal operation, the sleep signal SLEEP is "LOW". In sleep mode, the sleep signal SLEEP is "HIGH" and both the P1 and N1 transistors are turned off, so that the power supply voltage terminal VCC and the ground are turned off. Floating from the voltage terminal GND, the virtual power supply voltage (Virtual VCC) and the virtual ground voltage (Virtual GND) state.

도 1은 저문턱 트랜지스터 소자로 이루어진 회로 블록의 파워 공급을 고문턱 트랜지스터로 단속하여 누설 전류를 억제하는 구조이다. 상기 구조에서는 종래의 MTCMOS(다중 문턱 CMOS) 회로 블록에서 파워 라인은 정상 전압에서 플로팅되었다가 다시 정상상태로 천이되므로 파워 라인의 출렁임(bouncing) 문제가 발생할 수 있고, 파워 게이팅용 고문턱 트랜지스터 때문에 전체 면적이 커지는 단점도 있다.1 is a structure in which the power supply of a circuit block made of a low threshold transistor element is interrupted to a high threshold transistor to suppress leakage current. In the above structure, the power line in the conventional MTCMOS (multi-threshold CMOS) circuit block is floated at a normal voltage and then transitions back to a normal state, which may cause a bouncing problem of the power line, and because of the high threshold transistor for power gating There is also a disadvantage of large area.

도 2는 종래의 VTCMOS(Variable Threshold CMOS) 소자를 도시한 회로도로서, 도시한 트랜지스터는 백 바이어스 전압을 콘트롤하여 문턱전압을 조절하여 누설 전류를 줄일 수 있는 저문턱 트랜지스터이다. 따라서, 칩 내부의 회로 블록을 구성하는 각 저문턱 트랜지스터를 도 2의 트랜지스터로 대체하여 누설 전류를 효과적으로 줄일 수는 있으나, 회로 블록에서는 백 바이어스 전압을 인가하기 위한 구조를 위해 공정 자체가 복잡해지고, 별도의 백 바이어스 전압 생성기(generator) 회로가 필요하며, 스케일(scale)이 다운 될수록 바디 팩터(body factor)는 문턱전압 제어를 곤란하게 만드는 문제점이 있다.FIG. 2 is a circuit diagram illustrating a conventional Variable Threshold CMOS (VTCMOS) device, and the illustrated transistor is a low threshold transistor capable of reducing a leakage current by controlling a back bias voltage to adjust a threshold voltage. Therefore, the low current can be effectively reduced by replacing each low-threshold transistor constituting the circuit block inside the chip with the transistor of FIG. 2, but the process itself becomes complicated for the structure for applying the back bias voltage in the circuit block. A separate back bias voltage generator circuit is required, and as the scale goes down, the body factor makes it difficult to control the threshold voltage.

본 발명은 상기 문제점들을 해결하기 위해 안출된 것으로서, 구현 면적을 절감하면서도 누설 전류 및/또는 데이터 손실을 방지할 수 있는 다중 문턱 CMOS 래치 회로 및 플립플롭을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a multi-threshold CMOS latch circuit and a flip-flop that can reduce leakage current and / or data loss.

또한, 본 발명은 파워 라인의 출렁임이 발생하지 않는 다중 문턱 CMOS 래치 회로 및 플립플롭를 제공하는데 다른 목적이 있다.Another object of the present invention is to provide a multi-threshold CMOS latch circuit and a flip-flop in which power line fluctuations do not occur.

또한, 본 발명은 간단한 공정으로 제조될 수 있는 다중 문턱 CMOS 래치 회로 및 플립플롭을 제공하는데 또 다른 목적이 있다.It is another object of the present invention to provide a multi-threshold CMOS latch circuit and flip-flop that can be manufactured in a simple process.

상기 목적을 달성하기 위해, 본 발명에서는 칩 내부 회로블록에 빈번히 사용되는 인버터 소자를 대체할 수 있는 저문턱 트랜지스터로 이루어진 저문턱 클럭 인버터 및 고문턱 클럭 인버터의 조합으로 이루어진 래치 회로를 제안하며, 상기 래치 회로로 이루어진 플립 플롭을 제안하고자 한다.In order to achieve the above object, the present invention proposes a latch circuit composed of a combination of a low-threshold clock inverter and a high-threshold clock inverter composed of low-threshold transistors, which can replace inverter elements frequently used in internal circuit blocks of the chip. A flip flop consisting of a latch circuit is proposed.

본 발명의 다중 문턱 래치 회로는, 클럭이 제1 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 저문턱 트랜지스터로만 이루어지는 정방향 클럭 인버터; 및 상기 정방향 클럭 인버터와 순환 래치 구조를 이루며, 클럭이 제2 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 고문턱 트랜지스터를 포함하는 역방향 클럭 인버터를 구비하는 것을 특징으로 한다.The multi-threshold latch circuit of the present invention includes a forward clock inverter configured to invert an input stage logic state to an output stage logic state when a clock is in a first logic state, and comprising only a low threshold transistor; And a cyclic latch structure with the forward clock inverter, and inverts the input terminal logic state when the clock is in the second logic state and applies the output terminal logic state to the output terminal logic state, and includes a reverse clock inverter including a high threshold transistor.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

하기 실시예를 기술함에 있어, 저문턱 전압을 가지는 트랜지스터로만 이루어진 소자를 저문턱 소자라 칭하고, 저문턱 전압을 가지는 트랜지스터와 고문턱 전압을 가지는 트랜지스터가 함께 구성되거나, 고문턱 트랜지스터로만 이루어진 소자를 고문턱 소자라 칭하기로 한다. 일반적으로 고문턱 트랜지스터와 저문턱 트랜지스터의 구분에 있어서, 1.2V 동작하는 130nm규격의 트랜지스터의 경우 저문턱 소자의 문턱전압은 0.4V 정도, 고문턱 소자의 문턱전압은 0.6V 정도이다.In the following embodiments, a device consisting only of a transistor having a low threshold voltage is referred to as a low threshold device, and a transistor having a low threshold voltage and a transistor having a high threshold voltage are configured together, or a device consisting only of a high threshold transistor is described. It will be referred to as a threshold element. In general, in the classification of the high threshold transistor and the low threshold transistor, the threshold voltage of the low threshold device is about 0.4V and the threshold voltage of the high threshold device is about 0.6V in the case of a 130nm standard transistor operating 1.2V.

하기 실시예를 기술함에 있어, 어느 소자가 동작하지 않고 정지하고 있으나 필요시 바로 동작을 개시할 수 있도록 최소의 전력만이 공급되는 상태를 슬립 모드라 칭하며, 동작하고 있는 상태를 구동 모드라 칭하기로 한다. 또한, 항상 일정한 주기를 가지는 클럭을 시스템 클럭이라 칭하며, 상기 슬립 모드에서는 정지하고 구동 모드에서는 상기 시스템 클럭을 따르는 클럭을 실행 클럭이라 칭하기로 한다. In describing the following embodiments, a state in which a device is not operating but is stopped but is supplied with a minimum power so that operation can be started immediately when necessary is called a sleep mode, and a state in which the operating state is referred to as a driving mode. do. In addition, a clock having a constant period is always referred to as a system clock, and a clock that stops in the sleep mode and follows the system clock in a driving mode is called an execution clock.

(실시예 1)(Example 1)

본 실시예에 따른 래치 회로를 설명하기에 앞서, 본 실시예의 래치 회로를 형성하기 위해 사용되는 클럭 인버터 구조에 대하여 살펴보겠다.Before describing the latch circuit according to the present embodiment, a clock inverter structure used to form the latch circuit of the present embodiment will be described.

도 3에 도시한 바와 같은 본 실시예의 클럭 인버터는, 소스가 전원전압단에 연결된 제1 피모스트랜지스터(P1); 소스가 상기 제1 피모스트랜지스터의 드레인에 연결되고, 드레인이 출력단에 연결된 제2 피모스트랜지스터(P2); 소스가 접지전압단에 연결된 제1 엔모스트랜지스터(N1); 및 소스가 상기 제1 엔모스트랜지스터의 드레인에 연결되고, 드레인이 상기 제2 피모스트랜지스터의 드레인에 연결된 제2 엔모스트랜지스터(N2)로 이루어진다. The clock inverter of this embodiment as shown in FIG. 3 includes: a first PMOS transistor P1 whose source is connected to a power supply voltage terminal; A second PMOS transistor (P2) having a source connected to the drain of the first PMOS transistor and a drain connected to the output terminal; A first NMOS transistor N1 having a source connected to the ground voltage terminal; And a second NMOS transistor N2 having a source connected to the drain of the first NMOS transistor and a drain connected to the drain of the second PMOS transistor.

인버터로 기능하기 위해, 상기 제1 피모스트랜지스터(P1) 및 제1 엔모스트랜지스터(N1)의 게이트로 인가된 입력 신호가 반전되어, 제2 피모스트랜지스터(P2)의 드레인으로 출력되며, 인버터의 작용이 클럭의 인에이블 구간에서만 발생토록 하기 위해 상기 제2 피모스트랜지스터(P2)의 게이트로 반전 실행 클럭(CKB)이, 제2 엔모스트랜지스터(N1)의 게이트로 실행 클럭(CK)이 인가된다. 실행 클럭(CK) 및 반전 실행 클럭(CKB)의 동기에 맞추어 출력 신호(OUT)는 입력 신호(IN)의 반전 출력 혹은 고임피던스(high impedance) 출력을 가진다.In order to function as an inverter, an input signal applied to the gates of the first PMOS transistor P1 and the first NMOS transistor N1 is inverted and output to the drain of the second PMOS transistor P2, and the inverter Inverts the execution clock (CKB) to the gate of the second PMOS transistor (P2) and the execution clock (CK) to the gate of the second NMOS transistor (N1) in order to cause the operation to occur only in the clock enable period. Is approved. In synchronization with the execution clock CK and the inversion execution clock CKB, the output signal OUT has an inverted output or a high impedance output of the input signal IN.

상기 제1 피모스트랜지스터(P1), 제2 피모스트랜지스터(P2), 제1 엔모스트랜지스터(N1) 및 제2 엔모스트랜지스터(N2)를 모두 저문턱 모스트랜지스터로 구현하면, 낮은 전원전압 환경에서도 빠른 응답속도를 보장할 수 있으며, 비록 모두 저문턱전압 트랜지스터로 구성되어 있어도 4개의 문턱 전압의 스택 구조로 인하여 서브 문턱 누설 전류를 최소화할 수 있다.When the first PMOS transistor P1, the second PMOS transistor P2, the first NMOS transistor N1, and the second NMOS transistor N2 are all implemented as low threshold MOS transistors, a low power supply voltage environment Fast response speed can be assured, and even though all are composed of low threshold voltage transistors, the sub-threshold leakage current can be minimized due to the stack structure of four threshold voltages.

도 4는 본 실시예의 래치 회로를 도시한 것으로, 2개의 저문턱 클럭 인버터(22, 26), 저문턱 패스게이트(25), 2개의 고문턱 클럭 인버터(24, 27), 고문턱 2입력 AND 게이트(28)와 고문턱 2입력 OR 게이트(29)로 구성되어 있다.Fig. 4 shows the latch circuit of this embodiment, which includes two low threshold clock inverters 22 and 26, a low threshold passgate 25, two high threshold clock inverters 24 and 27, and a high threshold two input AND. The gate 28 and the high threshold two input OR gate 29 are comprised.

도면에서 SM 신호는 액티브로우(ActiveLow)인 슬립 모드 디스에이블 신호이고, SMB 신호는 액티브로우(ActiveLow)인 슬립 모드 인에이블 신호이다. In the drawing, the SM signal is a sleep mode disable signal that is active low, and the SMB signal is a sleep mode enable signal that is active low.

정상 동작 시에는 슬립 모드 디스에이브 신호(SMB)가 "하이", 슬립 모드 신 호(SM) 신호가 "로우"이다. 슬립 모드 동작 시에는 슬립 모드 디스에이블 신호(SMB)가 "로우", 슬립 모드 신호(SM)가 "하이"이다. In normal operation, the sleep mode disable signal (SMB) is "high" and the sleep mode signal (SM) signal is "low". In the sleep mode operation, the sleep mode disable signal SMB is "low" and the sleep mode signal SM is "high".

도시한 래치 회로의 구성 요소들 중 실행 클럭(CK)이 하이일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하는 정방향 클럭 인버터(22); 및 상기 정방향 클럭 인버터(22)와 순환 래치 구조를 이루며, 실행 클럭(CK)이 로우일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하는 역방향 클럭 인버터(24)에 의해 본 발명의 사상이 실현된다. A forward clock inverter 22 inverting the input stage logic state and applying the output stage logic state when the execution clock CK is high among the components of the illustrated latch circuit; The present invention is realized by the reverse clock inverter 24 which forms a circular latch structure with the forward clock inverter 22 and inverts the input terminal logic state when the execution clock CK is low and applies the output terminal logic state. do.

여기서, 상기 실행 클럭(CK)은 상기 래치 회로가 동작하지 않는 정지 구간인 슬립 모드 구간인 경우 로우상태를 유지한다. 이를 위해, 시스템 클럭(CLK) 및 슬립 모드 디스인에이블 신호(SM)로부터 상기 실행 클럭(CK)을 생성하기 위한 클럭 모드 적용부를 구비하여야 하는데, 도면에서는 반전된 슬립 모드 인에이블 신호(SMB)와 시스템 클럭(CLK)을 입력받아 실행 클럭(CK)을 생성하는 2입력 엔드 게이트(28), 및 슬립 모드 디스인에이블 신호(SM)와 반전 시스템 클럭(CLKB)을 입력받아 반전 실행 클럭(CKB)을 생성하는 2입력 오아 게이트(29)로 구현하였다. Here, the execution clock CK is kept low when the sleep mode is a stop period in which the latch circuit does not operate. To this end, a clock mode applying unit for generating the execution clock CK from the system clock CLK and the sleep mode disable signal SM should be provided. In the drawing, the inverse sleep mode enable signal SMB and A two-input end gate 28 that receives the system clock CLK and generates an execution clock CK, and receives a sleep mode disable signal SM and an inverted system clock CLKB. It was implemented with a two-input ora gate (29) to generate a.

상기 클럭 모드 적용부는 슬립 모드를 정확하게 유지하여야 하므로, 고문턱 소자로 구현하는 것이 바람직하며, 이를 위해 상기 엔드 게이트(28) 및 오아 게이트(29)는 고문턱 트랜지스터(모스트랜지스터 칩인 경우 고문턱 모스트랜지스터)를 적어도 하나 이상 구비할 수 있다.Since the clock mode application part must maintain the sleep mode accurately, it is preferable to implement the high threshold device. For this purpose, the end gate 28 and the OR gate 29 are high threshold transistors (in the case of a MOS transistor chip, a high threshold MOS transistor). At least one) may be provided.

상기 실행 클럭(CK)의 하이 상태에서 입력 데이터를 래치하는 상기 정방향 클럭 인버터(22)는 저문턱 소자로 구현하므로 낮은 전원전압하에서도 빠른 래치 동 작을 보장할 수 있고, 슬립 모드 구간에서는 상기 정방향 클럭 인버터의 동작이 차단되고 래치값을 유지하기 위한 상기 역방향 클럭 인버터(24)는 고문턱 소자로 구현하므로, 저문턱 소자의 누설전류로 인한 전력 낭비 및/또는 데이터 손실을 방지할 수 있다. 상기 정방향 클럭 인버터(22)는 4개의 저문턱전압 모스트랜지스터로 이루어진 도 3의 구조를 가지는 클럭 인버터로 구현하는 것이 바람직하다.Since the forward clock inverter 22 latching input data in the high state of the execution clock CK is implemented as a low threshold device, it is possible to ensure fast latching operation even under a low power supply voltage. Since the reverse clock inverter 24 for blocking the operation of the inverter and maintaining the latch value is implemented as a high threshold device, power waste and / or data loss due to leakage current of the low threshold device may be prevented. The forward clock inverter 22 may be implemented as a clock inverter having the structure of FIG. 3, which is composed of four low threshold voltage MOS transistors.

도시한 래치 회로에서 데이터가 전달되는 메인 경로는 2개의 저문턱전압 클럭 인버터(22, 26)와 저문턱전압 패스게이트(25)로 구성되고 피드백 경로는 2개의 고문턱전압 클럭 인버터(24, 27)로 구성되어 있다.In the illustrated latch circuit, the main path through which data is transmitted is composed of two low threshold voltage clock inverters 22 and 26 and a low threshold voltage passgate 25, and a feedback path is two high threshold voltage clock inverters 24 and 27. It consists of).

여기서, 상기 입력단 클럭 인버터(26)는 상기 실행 클럭(CK)이 하이일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하여 상기 정방향 클럭 인버터(22)의 입력단으로 전달하여, 입력 신호에 반전을 가하여 래치회로의 입력 신호와 출력 신호의 논리상태를 일치시키는 역할을 수행하며, 상기 정방향 클럭 인버터(22)와 동일한 클럭을 입력받으므로 저문턱 트랜지스터로만 구현하는 것이 바람직하다.Here, when the execution clock CK is high, the input stage clock inverter 26 inverts the input stage logic state and applies the output stage logic state to the input stage of the forward clock inverter 22, thereby inverting the input signal. In addition, it serves to match the logic state of the input signal and the output signal of the latch circuit, and since the same clock as the forward clock inverter 22 is input, it is preferable to implement only the low threshold transistor.

상기 패스게이트(25)는 슬립 모드일때 상기 입력단 클럭 인버터의 출력단을 상기 정방향 클럭 인버터의 입력단으로부터 차단하는 역할을 수행하며, 상기 정방향 클럭 인버터(22)와 상기 입력단 클럭 인버터(26)의 동작 속도에 맞추기 위해 저문턱 트랜지스터로만 구현하는 것이 바람직하다.The passgate 25 blocks the output terminal of the input clock inverter from the input terminal of the forward clock inverter when the sleep mode is in the sleep mode, and the passgate 25 is operated at the operating speeds of the forward clock inverter 22 and the input clock clock 26. It is desirable to implement only low-threshold transistors for matching.

슬립 모드 직전에 래치한 값을 슬립 모드 동안 유지하기 위해, 고문턱 모스 트랜지스터를 포함하는 클럭 인버터인 역방향 클럭 인버터(24)를 구비하지만, 보다 래치에 안정성을 부여하기 위해 도시한 바와 같이 고문턱 클럭 인버터이며 상기 역방향 클럭 인버터(24)와 순환 래치 구조를 이루는 슬립 모드 클럭 인버터(27)를 더 포함할 수 있다. 도시한 슬립 모드 클럭 인버터(27)는 슬립 모드 신호(SM, SMB)의 반전 상태에 맞추어 동작함으로써, 정상 모드 구간에서는 동작하지 않게 되어 상기 정방향 클럭 인버터(22)의 동작을 방해하지 않는다.In order to maintain the value latched immediately before the sleep mode during the sleep mode, a reverse clock inverter 24, which is a clock inverter including a high threshold MOS transistor, is provided, but the high threshold clock as shown to further stabilize the latch. The inverter may further include a sleep mode clock inverter 27 having a circular latch structure with the reverse clock inverter 24. The illustrated sleep mode clock inverter 27 operates in the inverted state of the sleep mode signals SM and SMB, so that the sleep mode clock inverter 27 does not operate in the normal mode section and does not interfere with the operation of the forward clock inverter 22.

정상 동작시 2개의 저문턱전압 클럭 인버터(26, 22), 저문턱전압 패스게이트(25)와 고문턱전압 클럭 인버터(24)는 시스템 클럭(CLK, CLKB)에 의하여 래치 회로의 입력단 신호(IN)가 출력단 신호(OUT)로 전달되거나 저장된다. 그러나 고문턱전압 클럭 인버터(27)는 슬립 모드 신호(SM, SMB)에 의해"오프"되어 동작하지 않는다.In the normal operation, the two low threshold voltage clock inverters 26 and 22, the low threshold voltage passgate 25 and the high threshold voltage clock inverter 24 are connected to the input terminal signal IN of the latch circuit by the system clocks CLK and CLKB. ) Is transmitted or stored as an output signal OUT. However, the high threshold voltage inverter 27 is "off" by the sleep mode signals SM and SMB and does not operate.

슬립 모드 동작시 고문턱 2입력 AND 게이트(28)와 고문턱 2입력 OR 게이트(29)에 의하여 시스템 클럭(CLK, CLKB)에 관계없이 무조건 실행 클럭(CK)은 "로우", 반전 실행 클럭(CKB)은 "하이"가 되어 2개의 저문턱전압 클럭 인버터(26, 22)와 저문턱전압 패스게이트(25)는 "오프" 되고, 고문턱전압 클럭 인버터(24, 26)만 "온"되어, 슬립 모드 직전의 래치값으로 래치 회로의 출력단 신호(OUT)를 유지한다.In the sleep mode operation, the execution clock CK is " low " and the inversion execution clock (regardless of the system clocks CLK and CLKB) by the high threshold 2 input AND gate 28 and the high threshold 2 input OR gate 29. CKB) becomes "high" so that the two low threshold voltage clock inverters 26 and 22 and the low threshold voltage passgate 25 are "off", and only the high threshold voltage clock inverters 24 and 26 are "on". The output terminal signal OUT of the latch circuit is held at the latch value just before the sleep mode.

(실시예 2)(Example 2)

도 5는 본 실시예의 래치 회로를 도시한 것으로, 2개의 저문턱 클럭 인버 터(32, 36), 저문턱 패스게이트(35), 2개의 고문턱 클럭 인버터(34, 37), 고문턱 2입력 AND 게이트(38)와 고문턱 2입력 OR 게이트(39)로 구성되어 있다. 본 실시예에 있어서도 도 3에 도시한 저문턱 클럭 인버터를 적용하는 것이 바람직하다.Fig. 5 shows the latch circuit of this embodiment, which includes two low threshold clock inverters 32 and 36, a low threshold passgate 35, two high threshold clock inverters 34 and 37, and two high threshold inputs. It consists of an AND gate 38 and a high threshold two-input OR gate 39. Also in this embodiment, it is preferable to apply the low threshold clock inverter shown in FIG.

본 실시예의 래치 회로도 상기 제1 실시예의 경우와 마찬가지로, 도시한 래치 회로의 구성 요소들 중 실행 클럭(CK)이 하이일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하는 정방향 클럭 인버터(32); 및 상기 정방향 클럭 인버터(32)와 순환 래치 구조를 이루며, 실행 클럭(CK)이 로우일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하는 역방향 클럭 인버터(34)에 의해 본 발명의 사상이 실현된다. 그런데, 본 실시예에서는 상기 역방향 클럭 인버터(34)와 동일한 클럭 입력 구조를 가지며 순환 래치구조를 이루는, 부(-)구간용 정방향 클럭 인버터(37)를 구비한 것이 상기 제1 실시예의 경우와 구별되는 특징부이다. 상기 부(-)구간용 정방향 클럭 인버터(37)는 제1 실시예의 슬립 모드 클럭 인버터(27)와 대응되는 위치에 형성되지만, 그 클럭 입력이 상기 역방향 클럭 인버터(34)와 동일하다는 점에 차이가 있다. 이에 따라 상기 부(-)구간용 정방향 클럭 인버터(37)는 실행 클럭(CK)이 로우인 구간에서 상기 역방향 클럭 인버터(34)와 순환 래치 구조를 이루어 래치값을 유지하는 역할을 수행한다. 그런데, 슬립 모드 구간은 실행 클럭(CK)이 로우인 구간이므로, 슬립 모드에서 데이터 손실을 방지하는 역할도 수행하게 된다. 상기 부(-)구간용 정방향 클럭 인버터(37)를 제외한 구성요소들은 상기 제1 실시예의 경우와 동일하므로 설명을 생략한다.In the latch circuit of this embodiment as in the first embodiment, the forward clock inverter 32 inverts the input stage logic state and applies it to the output stage logic state when the execution clock CK is high among the components of the illustrated latch circuit. ; The present invention is realized by a reverse clock inverter 34 which forms a circular latch structure with the forward clock inverter 32 and inverts an input terminal logic state when the execution clock CK is low and applies the output terminal logic state. do. However, in the present embodiment, a negative clock section 37 having the same clock input structure as that of the reverse clock inverter 34 and having a circular latch structure is distinguished from the case of the first embodiment. Being a feature. The negative clock inverter 37 for the negative section is formed at a position corresponding to the sleep mode clock inverter 27 of the first embodiment, except that its clock input is the same as the reverse clock inverter 34. There is. Accordingly, the negative clock inverter 37 for the negative (-) section forms a circular latch structure with the reverse clock inverter 34 in a period where the execution clock CK is low, thereby maintaining the latch value. However, since the sleep mode section is a section in which the execution clock CK is low, the sleep mode section also serves to prevent data loss in the sleep mode. Components other than the negative clock inverter 37 for the negative section are the same as those of the first embodiment, and thus description thereof is omitted.

(실시예 3)(Example 3)

본 실시예의 플립플롭은 본 발명의 사상에 따른 래치 회로 2개로 구현한 것이다. 도 6은 본 실시예의 플립플롭의 블록도와 타이밍도(timing diagram)를 나타낸다. 도시한 플립플롭은 IN0, CK0, CKB0, SM, SMB의 입력 신호들을 입력으로 하는 제1 래치 회로(LAT1, 201)와 제2 래치 회로(LAT2, 202)로 구성되어 있다. 상기 제1 래치 회로(201)와 제2 래치 회로(202)는 본 발명의 사상에 따라 구현된 래치 회로이며, 상기 제1 실시예 또는 제2 실시예의 구조를 가질 수 있다. The flip-flop of this embodiment is implemented by two latch circuits according to the spirit of the present invention. Fig. 6 shows a block diagram and timing diagram of a flip-flop of this embodiment. The illustrated flip-flop is composed of first latch circuits LAT1 and 201 and second latch circuits LAT2 and 202 which input IN0, CK0, CKB0, SM, and SMB input signals as inputs. The first latch circuit 201 and the second latch circuit 202 are latch circuits implemented according to the spirit of the present invention, and may have a structure of the first embodiment or the second embodiment.

도시한 플립 플롭은, 제1 래치 회로(201)와 상기 제1 래치 회로(201)의 출력 신호를 입력받는 제2 래치 회로(202)로 이루어지는데, 상기 제1 래치 회로(201) 및 제2 래치 회로(202)에는 동일한 슬립 모드 신호(SM, SMB)가 인가되나, 외부에서 인가되는 시스템 클럭(CLK0)가 상기 제1 래치 회로(LAT1)로는 그대로 입력되고 상기 제2 래치 회로(LAT2)로는 반전되어 입력되어, 각 래치 회로의 시스템 클럭은 서로 반전된 관계를 가지게 된다.The illustrated flip flop includes a first latch circuit 201 and a second latch circuit 202 that receives an output signal of the first latch circuit 201. The first latch circuit 201 and the second latch circuit 201 are provided. The same sleep mode signals SM and SMB are applied to the latch circuit 202, but an external system clock CLK0 is input directly to the first latch circuit LAT1 and to the second latch circuit LAT2. Inverted and inputted, the system clocks of the latch circuits are inverted from each other.

도시한 플립 플롭 회로는 시스템 클럭(CLK0) 신호와 슬립 모드 신호(SL)의 논리조합으로 생성되는 실행 클럭(CK)의 라이징 에지(Rising Edge)에 동기 되어 입력 신호(IN0)를 출력(Q)으로 전달한다. The illustrated flip flop circuit outputs an input signal IN0 in synchronization with a rising edge of an execution clock CK generated by a logical combination of a system clock CLK0 signal and a sleep mode signal SL. To pass.

타이밍도에 도시한 바와 같이, 슬립 모드 인에이블 신호(SMB)와 슬립 모드 디스에이블 신호(SM) 신호가 각각 "하이"와 "로우"이면 정상 동작하고, 각각 "로우"와 "하이"이면 CK0, CKB0, IN0 신호들에 관계없이 플립플롭의 출력 신호(Q)는 이전 값을 유지한다. 이는 슬립 모드 구간에서는 각 래치 회로(201, 202)의 입력단 신호(IN)가 출력단 신호(OUT)로 전달 되지 않기 때문이다.As shown in the timing chart, when the sleep mode enable signal SMB and the sleep mode disable signal SM signal are "high" and "low", respectively, normal operation. When the "low" and "high", respectively, CK0. Irrespective of the signals CKB0 and IN0, the output signal Q of the flip-flop maintains the previous value. This is because the input terminal signal IN of each latch circuit 201 and 202 is not transmitted to the output terminal signal OUT in the sleep mode section.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

상기 구성의 본 발명에 따른 다중 문턱 CMOS 래치 회로 또는 플립플롭을 실시함에 의해, 반도체 칩내에 구현 면적을 절감하면서도 누설 전류 및/또는 데이터 손실을 효율적으로 방지할 수 있는 효과가 있다.By implementing a multi-threshold CMOS latch circuit or flip-flop according to the present invention of the above configuration, there is an effect that can effectively prevent leakage current and / or data loss while reducing the implementation area in the semiconductor chip.

또한, 본 발명은 파워 게이팅 기술때문에 발생하는 파워 라인의 출렁임을 방지할 수 있는 효과가 있으며, 간단한 공정으로 제조될 수 있는 이점도 있다.In addition, the present invention has the effect of preventing the slump of the power line caused by the power gating technology, there is an advantage that can be manufactured in a simple process.

Claims (5)

슬립 모드 구간에서는 로우값이고, 슬립 모드가 아닌 구간에서는 시스템 클럭을 따르는 실행 클럭이 제1 논리상태일 때, 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 저문턱 트랜지스터로만 이루어지는 정방향 클럭 인버터; 및A low clock value in the sleep mode section, and a non-sleep mode section, when the execution clock following the system clock is in the first logic state, inverting the input stage logic state and applying the output stage logic state to the output stage logic state; And 상기 정방향 클럭 인버터와 순환 래치 구조를 이루며, 실행 클럭이 제2 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 고문턱 트랜지스터를 포함하는 역방향 클럭 인버터Forming a circular latch structure with the forward clock inverter, when the execution clock is the second logic state, the input terminal logic state is inverted and applied to the output terminal logic state, the reverse clock inverter including a high threshold transistor 를 포함하는 래치 회로.Latch circuit comprising a. 제1항에 있어서,The method of claim 1, 시스템 클럭 및 슬립 모드 신호를 입력받아 슬립 모드가 적용된 상기 실행 클럭을 생성하며, 고문턱 트랜지스터를 포함하는 클럭 모드 적용부;A clock mode application unit configured to receive a system clock and a sleep mode signal to generate the execution clock to which a sleep mode is applied, and to include a high threshold transistor; 상기 실행 클럭이 제1 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하여 상기 정방향 클럭 인버터의 입력단으로 전달하며, 저문턱 트랜지스터로만 이루어지는 입력단 클럭 인버터; An input stage clock inverter configured to invert an input stage logic state and apply the output stage logic state to an input stage of the forward clock inverter when the execution clock is in the first logic state, and comprises only a low threshold transistor; 정상 모드일때 상기 입력단 클럭 인버터의 출력단을 상기 정방향 클럭 인버터의 입력단과 연결하고, 슬립 모드일때 차단하며, 저문턱 트랜지스터로만 이루어지는 패스게이트; 및A pass gate which connects an output terminal of the input stage clock inverter with an input terminal of the forward clock inverter in a normal mode, cuts off in a sleep mode, and comprises a low threshold transistor; And 슬립 모드일때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 상 기 역방향 클럭 인버터와 순환 래치 구조를 이루며, 고문턱 트랜지스터를 포함하는 슬립 모드 클럭 인버터 In sleep mode, the input stage logic state is inverted and applied to the output stage logic state, forming a cyclic latch structure with the reverse clock inverter, and a sleep mode clock inverter including a high threshold transistor. 를 더 포함하는 래치 회로. Latch circuit further comprising. 제1항에 있어서,The method of claim 1, 시스템 클럭 및 슬립 모드 신호를 입력받아 슬립 모드가 적용된 상기 실행 클럭을 생성하며, 고문턱 트랜지스터를 포함하는 클럭 모드 적용부;A clock mode application unit configured to receive a system clock and a sleep mode signal to generate the execution clock to which a sleep mode is applied, and to include a high threshold transistor; 상기 실행 클럭이 제1 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하여 상기 정방향 클럭 인버터의 입력단으로 전달하며, 저문턱 트랜지스터로만 이루어지는 입력단 클럭 인버터; An input stage clock inverter configured to invert an input stage logic state and apply the output stage logic state to an input stage of the forward clock inverter when the execution clock is in the first logic state, and comprises only a low threshold transistor; 정상 모드일때 상기 입력단 클럭 인버터의 출력단을 상기 정방향 클럭 인버터의 입력단과 연결하고, 슬립 모드일때 차단하며, 저문턱 트랜지스터로만 이루어지는 패스게이트; 및A pass gate which connects an output terminal of the input stage clock inverter with an input terminal of the forward clock inverter in a normal mode, cuts off in a sleep mode, and comprises a low threshold transistor; And 상기 실행 클럭이 제2 논리상태일 때 상기 역방향 클럭 인버터와 순환 래치 구조를 이루며 데이터를 유지하며, 고문턱 트랜지스터를 포함하는 부(-)구간용 정방향 클럭 인버터When the execution clock is in the second logic state, the reverse clock inverter forms a circular latch structure and retains data, and includes a negative threshold transistor. 를 더 포함하는 래치 회로. Latch circuit further comprising. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 클럭 모드 적용부는,The clock mode applying unit of any one of claims 1 to 3, wherein 슬립 모드 디스에이블 신호 및 시스템 클럭을 입력받아 실행 클럭을 생성하 며, 고문턱 트랜지스터를 포함하는 엔드게이트; 및An end gate receiving a sleep mode disable signal and a system clock to generate an execution clock, the end gate including a high threshold transistor; And 슬립 모드 인에이블 신호 및 반전 시스템 클럭을 입력받아 반전 실행 클럭을 생성하며, 고문턱 트랜지스터를 포함하는 오아게이트를 포함하는 래치 회로. A latch circuit comprising an oar gate including a high threshold transistor, the inverted execution clock being generated by receiving a sleep mode enable signal and an inverted system clock. 제1항 내지 제3항 중 어느 한 항의 구조를 가지는 제1 래치 회로; 및A first latch circuit having a structure of any one of claims 1 to 3; And 제1항 내지 제3항 중 어느 한 항의 구조를 가지며, 상기 제1 래치 회로의 출력 신호를 입력받는 제2 래치 회로를 포함하며,The structure of any one of claims 1 to 3, comprising a second latch circuit for receiving the output signal of the first latch circuit, 상기 제1 래치 회로 및 제2 래치 회로에는 동일한 슬립 모드 신호가 인가되며, 서로 반전된 관계의 외부 클럭이 인가되는 것을 특징으로 하는 플립 플롭.And a same sleep mode signal is applied to the first latch circuit and the second latch circuit, and an external clock having an inverted relationship is applied to the first latch circuit and the second latch circuit.

Images