KR100696508B1 - 평판표시장치 - Google Patents

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Abstract

본 발명은, 각 픽셀에 구비된 커패시터의 전압강하를 방지하기 위한 것으로, 도전성 기판과, 상기 도전성 기판의 일면에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 세 개의 커패시터가 병렬 연결된 커패시터 유닛을 포함하고, 상기 도전성 기판이 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치에 관한 것이다.

Description

평판표시장치{Flat panel display device}
도 1은 본 발명에 따른 평판 표시장치의 바람직한 일 실시예에 따른 AM 유기 발광표시장치의 일 화소의 회로도,
도 2는 도 1에 따른 회로의 일 구현예를 나타내는 단면도,
도 3은 본 발명에 따른 평판 표시장치의 바람직한 다른 일 실시예에 따른 AM 유기 발광표시장치의 일 화소의 회로도,
도 4는 도 3에 따른 회로의 일 구현예를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 기판 101: 제1절연막
102: 제2절연막 103: 게이트 절연막
104: 층간 절연막 105: 평탄화막
106: 화소정의막 111: 반도체층
113: 소오스 전극 114: 드레인 전극
131: 제1전극 132: 제2전극
133: 제3전극 134: 제4전극
140: 제1관통홀 143: 제2관통홀
144: 제3관통홀 145: 제4관통홀
161: 화소 전극 162: 유기 발광층
163: 대향 전극
본 발명은 평판 표시장치에 관한 것으로서, 보다 구체적으로는 각 화소에 구비된 커패시터의 전압강하를 방지할 수 있는 평판 표시장치에 관한 것이다.
통상적으로 유기 발광표시장치, TFT-LCD 등과 같은 평판형 표시장치는 구동특성상 초박형화 및 플랙시블화가 가능하여 이에 대한 많은 연구가 이루어지고 있다.
이러한 평판 표시장치에 있어서, 능동 구동형(Active Matrix type)의 평판 표시장치는 각 픽셀에 픽셀회로가 위치하며, 이 픽셀회로가 스캔라인, 데이터라인으로부터 인가되는 신호에 따라 화소를 제어하고 구동시킨다.
한편, 능동 구동형 유기 발광표시장치의 경우, 각 픽셀회로에는 적어도 하나의 커패시터가 포함되어 있는 데, 픽셀이 복수개 구비되어 있으므로, 이 커패시터에서 전압강하가 일어날 수 있다. 이는 화면이 크고 픽셀 수 및 각 픽셀에 속한 커패시터의 개수가 많을수록 더욱 커지게 되어 문제가 된다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 각 픽셀에 구비된 커패시터의 전압강하를 방지할 수 있는 평편표시장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은, 도전성 기판과, 상기 도전성 기판의 일면에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 세 개의 커패시터가 병렬 연결된 커패시터 유닛을 포함하고, 상기 도전성 기판이 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치를 제공한다.
본 발명은 또한, 전술한 목적을 달성하기 위하여, 도전성 기판과, 상기 도전성 기판의 일면에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 세 개의 커패시터가 병렬 연결된 커패시터 유닛과, 상기 절연막 상에 위치한 것으로, 반도체층과, 상기 반도체층에 접하는 소오스 전극 및 드레인 전극과, 상기 반도체층, 소오스 전극 및 드레인 전극과 각각 절연된 게이트 전극을 구비하고, 상기 커패시터 유닛에 전기적으로 연결된 적어도 하나의 박막 트랜지스터와, 상기 절연막 상에 위치하고, 상기 박막 트랜지스터 및 커패시터 유닛에 전기적으로 연결된 발광소자를 포함하고, 상기 도전성 기판은 상기 발광소자의 하나의 전원공급원이 되며, 동시에 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치를 제공한다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명에 따른 평판 표시장치의 바람직한 일 실시예에 따른 AM 유기 발광표시장치의 일 화소의 회로도를 도시한 것이다.
도 1을 참조하여 볼 때, 본 발명의 바람직한 일 실시예에 따른 AM 유기 전계 발광표시장치의 각 화소는 구동 박막 트랜지스터(이하, "TFT"라 함)(M1)와, 커패시터 유닛(Cst)와, 유기 발광소자(OLED)와, 적어도 하나의 스위칭 소자(S1)를 구비한다.
상기 스위칭 소자(S1)는 스캔 라인(Scan)에 인가되는 스캔 신호에 의해 ON/OFF되어 데이터 라인(Data)에 인가되는 데이터 신호를 커패시터 유닛(Cst) 및 구동 TFT(M1)에 전달한다. 이러한 스위칭 소자(S1)로는 적어도 하나의 박막 트랜지스터가 사용될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 복수개의 박막 트랜지스터와 커패시터를 구비한 스위칭 회로가 구비될 수도 있고, 구동 TFT(M1)의 Vth값을 보상해주는 회로나, 구동전원(Vdd)의 전압강하를 보상해주는 회로가 더 구비될 수도 있다.
상기 구동 TFT(M1)는 스위칭 소자(S1)를 통해 전달되는 데이터 신호에 따라, 유기 발광소자(OLED)로 유입되는 전류량을 결정한다.
상기 커패시터 유닛(Cst)은 스위칭 소자(S1)를 통해 전달되는 데이터 신호를 한 프레임동안 저장한다. 도 1에서 볼 수 있듯이, 본 발명의 바람직한 일 실시예에 있어, 상기 커패시터 유닛(Cst)은 제1커패시터(C1), 제2커패시터(C2), 및 제3커패시터(C3)의 세 개의 커패시터를 더 구비할 수 있다.
도 1에 따른 회로도에서 구동 TFT(M1)는 PMOS TFT로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니며, NMOS TFT로 형성할 수도 있음은 물론이다. 그리고, 상기와 같은 박막 트랜지스터 및 커패시터의 개수는 반드시 이에 한정되는 것은 아니며, 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.
이러한 AM 유기 발광표시장치는 메탈 기판 상에 구현될 수 있는 데, 도 2에는 그 일 예에 대한 단면을 도시하였다. 도 2는 도 1의 회로도에서 구동 TFT(M1), 유기 발광 소자(OLED), 및 커패시터 유닛(Cst)의 단면을 나타낸 것이다.
도 2에서는 구동 TFT(M1)만을 도시하였으나, 스위칭 소자(S1)가 TFT로 구비될 경우, 이 스위칭 소자(S1)의 TFT도 이 구동 박막 트랜지스터(M1)의 형성 시에 형성될 수 있으므로, 이하에서는 구동 박막 트랜지스터(M1)만으로 설명토록 한다.
전술한 바와 같이, 본 발명은 도전성 기판(100)을 구비하는 데, 이 도전성 기판(100)은, 금속제 호일, 예컨대, 스테인레스 스틸, Ti, Mo, Invar합금, Inconel 합금, 및 Kovar 합금 등으로 구비될 수 있다.
이러한 금속제 기판(100)은 그 표면을 세정한 후 평탄화처리하는 데, 평탄화 처리는 화학적-기계적 폴리싱(CMP) 방법을 사용할 수 있다. 이 외에도 유전체 물질을 스핀 코팅해 SOG(Spin-on-glass)층을 형성할 수도 있다.
평탄화 처리된 기판(100)의 표면에는 도 2에서 볼 수 있듯이, 제1절연막(101)이 형성되는 데, 이 제1절연막(101)은 기판(100)으로부터 확산되어 나올 가능성이 있는 금속 원소들, 예컨대, 상기 기판(100)에 포함되어 있을 수 있는 철, 크롬, 니켈, 탄소, 망간 등의 금속 원소를 차단하는 확산 방지막 및/또는 기판(100)의 표면을 평탄화하는 버퍼막을 포함할 수 있다.
이러한 확산방지막은 티탄나이트라이드(TiN), 티탄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 및 이들의 화합물 중 적어도 하나를 포함하도록 구 비될 수 있으며, 두께도, 대략 10 내지 100nm 정도의 두께가 되도록 할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 표시장치 전체의 크기나 용도 등을 고려하여 다양하게 변형 가능하다.
버퍼막은 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다. 유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다. 무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.
한편, 도 2에 도시된 바와 같이, 기판(100)의 타측 표면에도 제2절연막(102)이 더 형성될 수 있다. 이 제2절연막(102)도 전술한 제1절연막(101)에 사용할 수 있는 물질들을 이용하여 형성할 수 있다.
제1절연막(101) 상에 박막 트랜지스터의 반도체층(111)을 형성한다.
상기 반도체층(111)은 무기 반도체나 유기 반도체를 사용할 수 있다.
무기 반도체로는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 본 발명과 같이, 제1절연막(101)을 구비한 기판(100)을 사용할 경우에는, 아모퍼스(amorphous) 실리콘을 제1절연막(101) 상에 형성한 후, 결정화 공정을 거쳐, 폴리 실리콘으로 형성한 후, 이를 패터닝해 반도체층(111)으로서 사용할 수 있다. 아모퍼스 실리콘의 결정화는 고상결정화(Solid Phase Crystallization: SPC), 레이저 결정화, 연속측면고상화(Sequential Lateral Solidification: SLS), 금속 유도 결정화(Metal Induced Crystallization), 금속 유도 측면 결정화(Metal Induced Lateral Crystallization) 등이 사용될 수 있는 데, 이 외에도 다양한 결정화방법이 사용될 수 있다. 본 발명은 이와 같은 결정화시에도 금속제 기판(100)이기 때문에, 고온 공정이 쉽게 적용 가능하다.
한편, 유기 반도체 물질로는, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 나프탈렌테트라카르복실릭디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌테트라카르복실릭디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 티오펜을 포함하는 공액계 고분자 및 그 유도체, 및 플루오렌을 포함하는 고분자 및 그 유도체 등이 사용될 수 있다.
반도체층(111)은 채널 영역(111a)을 중심으로 소오스 영역(111b) 및 드레인 영역(111c)으로 구분될 수 있다. 소오스 영역(111b) 및 드레인 영역(111c)은 TFT에 따라 달라질 수 있다.
이 반도체층(111)의 형성과 동시에 커패시터 유닛(Cst)의 제1전극(131)이 형성된다.
반도체층(111)과, 커패시터 유닛(Cst)의 제1전극(131)이 형성된 후에는, 상기 반도체층(111) 및 상기 제1전극(131)을 덮도록 게이트 절연막(103)을 형성하고, 게이트 절연막(103) 위의 채널 영역(111a)에 대응되는 위치에 게이트 전극(112)을 형성한다. 이 게이트 전극(112)의 형성 시, 커패시터 유닛(Cst)의 제2전극(132)이 형성된다. 상기 게이트 전극(112) 및 커패시터 유닛(Cst)의 제2전극(132)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 금속물질을 포함하거나, ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질을 포함할 수 있다. 또한, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 사용할 수도 있다. 그리고, 단층(single layer) 또는 복수층(multi-layer)의 구조로 형성될 수 있다.
한편, 상기 게이트 절연막(103) 및 제1절연막(101)에는 제1관통홀(140)이 형성되어, 게이트 절연막(103) 상에 형성되는 커패시터 유닛(Cst)의 제2전극(132)이 상기 기판(100)에 콘택되도록 한다.
다음으로, 상기 게이트 전극(112) 및 상기 제2전극(132)을 덮도록 기판(100) 상에 층간 절연막(104)이 형성된다.
그리고, 층간 절연막(104) 및 게이트 절연막(103)을 관통하도록 콘택 홀 (141)(142)을 형성하고, 소오스/드레인 전극(113)(114)을 층간 절연막(34) 상에 형성한다. 소오스/드레인 전극(113)(114)은 콘택 홀(141)(142)을 통해 반도체층(111)의 소오스/드레인 영역(111b)(111c)에 각각 콘택된다. 그리고, 이 때, 층간절연막(104)에는 제2관통홀(143)이 형성되어, 소오스 전극(113)이 커패시터 유닛(Cst)의 제2전극(132)과 콘택된다.
상기 소오스/드레인 전극(113)(114)도 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 금속물질을 포함하거나, ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질을 포함할 수 있다. 또한, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 사용할 수도 있다. 그리고, 단층(single layer) 또는 복수층(multi-layer)의 구조로 형성될 수 있다.
이 때, 층간 절연막(104) 상에는 커패시터 유닛(Cst)의 제3전극(133)이 상기 소오스/드레인 전극(113)(114)의 형성과 동시에 형성되는 데, 먼저, 게이트 절연막(103) 및 층간 절연막(104)에 제3관통홀(144)을 형성하고, 층간 절연막(104) 상에 커패시터 유닛(Cst)의 제3전극(133)이 형성되도록 해, 이 제3전극(133)이 상기 제1전극(131)과 콘택되도록 한다.
한편, 상기 TFT의 구조는 반드시 도 2에 따른 실시예에 한정되지 않으며, 바텀 게이트 구조 등 다양한 박막 트랜지스터 구조가 모두 적용 가능함은 물론이다.
이렇게 박막 트랜지스터 및 커패시터 유닛(Cst)이 형성된 후에는, 이들을 덮도록 평탄화막(105)이 형성된다.
이 평탄화막(105)에 비아 홀(164)을 형성하고, 유기 발광소자(OLED)의 화소전극(161)을 평탄화막(105) 상에 형성한다. 이에 따라, 화소전극(161)은 구동 박막 트랜지스터(M1)의 드레인 전극(114)에 연결된다.
다음으로, 평탄화막(105) 및 화소전극(161)을 덮도록 화소정의막(106)이 형성된 후, 화소정의막(106)에 화소전극(161)의 소정 부분이 노출되도록 개구(107)를 형성한다.
전술한 게이트 절연막(103), 층간 절연막(104), 평탄화막(105), 및 화소정의막(106)도 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다. 유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다. 무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.
화소정의막(106)의 개구(107)로 노출된 화소전극(161) 상에 유기 발광층(162) 및 대향전극(163)이 순차로 형성된다.
상기 화소전극(161)은 애노우드 전극의 기능을 하고, 상기 대응전극(163)은 캐소오드 전극의 기능을 할 수 있는 데, 화소전극(161)은 각 화소의 크기에 대응되도록 패터닝될 수 있고, 대응전극(163)은 모든 화소들을 덮도록 형성될 수 있다.
상기 유기 발광표시장치는 기판(100)이 금속재로 구비되므로, 전면 발광형(top emission type)이 될 수 있다. 이 경우, 상기 화소전극(161)은 반사형 전극으로 사용될 수 있는 데, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다. 그리고, 상기 대향 전극(163)은 투명 전극으로 구비될 수 있는데, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기 발광층(162)을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다.
상기 화소전극(161) 및 대향전극(163)은 반드시 전술한 물질로 형성되는 것에 한정되지 않으며, 전도성 유기물이나, 도전성 페이스트 등으로 형성할 수도 있다.
상기 유기 발광층(162)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형 성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기 유기 발광소자(OLED)를 형성한 후에는, 그 상부를 밀봉하여 외기로부터 차단한다.
본 발명에 있어, 기판(100)과, 제1절연막(101)과, 제1전극(131)에 의해 제1커패시터(C1)가 이루어지고, 제1전극(131)과, 게이트 절연막(103)과, 제2전극(132)에 의해 제2커패시터(C2)가 이루어지며, 제2전극(132)과, 층간 절연막(104)과, 제3전극(133)에 의해 제3커패시터(C3)가 이루어진다. 이 때, 제2전극(132)은 기판(100)에 연결되어 있고, 제3전극(133)은 제1전극(131)에 연결되어 있어, 제1커패시터(C1), 제2커패시터(C2), 및 제3커패시터(C3)가 병렬로 연결된 구조를 취하게 된다. 그리고, 소오스 전극(113)이 커패시터 유닛(Cst)의 제2전극(132)에 콘택되어 있어, 도 1에서와 같이, 구동 TFT(M1)와 커패시터 유닛(Cst)이 전기적으로 연결된 구조를 취할 수 있게 된다. 도2에 도시하지는 않았지만, 상기 소오스/드레인 전극(113)(114)의 형성 시에 구동 전원 라인(Vdd)도 형성되고, 이 구동 전원 라인(Vdd)이 소오스 전극(113)과 연결되어 있어, 도 1의 회로를 구현할 수 있게 된다.
이처럼, 본 발명은 도전성 기판(100)을 커패시터 유닛(Cst)의 한 전극으로 사용함으로써, 커패시터 유닛(Cst)의 전압 강하를 막을 수 있으며, 이 도전성 기판 (100)은 동시에 구동 전원(Vdd) 라인과도 전기적으로 연결되어 있어, 구동 전원(Vdd) 전압 강하를 막을 수 있다.
이상 설명한 바와 같은 본 발명의 커패시터 구조는 다양한 구조에 적용 가능하다.
도 3은 본 발명의 바람직한 다른 일 실시예에 따른 유기 발광표시장치의 회로도이고, 도 4는 도 3의 회로도 중 구동 TFT(M1), 유기 발광 소자(OLED), 및 커패시터 유닛(Cst)의 단면을 나타낸 것이다.
도 3 및 도 4에 따른 실시예는 그 기본적 구조는 전술한 도 1 및 도 2에 따른 실시예와 동일하므로, 상세한 설명은 생략하고, 차이점을 중심으로 설명한다.
도 3에서 볼 수 있듯이, 본 발명의 바람직한 다른 일 실시예에 따른 유기 발광표시장치는 커패시터 유닛(Cst)이 제1커패시터(C1), 제2커패시터(C2), 제3커패시터(C3), 및 제4커패시터(C4)의 네 개의 커패시터를 구비하며, 이들은 서로 병렬로 연결되어 있다.
도 4에서 볼 수 있듯이, 상기 제1커패시터(C1)는 기판(100)과, 제1절연막(101)과, 제1전극(131)에 의해 이루어지고, 상기 제2커패시터(C2)는 제1전극(131)과, 게이트 절연막(103)과, 제2전극(132)에 의해 이루어지며, 상기 제3커패시터(C3)는 제2전극(132)과, 층간 절연막(104)과, 제3전극(133)에 의해 이루어진다. 그리고, 상기 제4커패시터(C4)는 제3전극(133)과, 평탄화막(105)과, 평탄화막(105) 상에 형성된 제4전극(134)에 의해 이루어진다. 상기 제4전극(134)은 화소 전극(161)의 형성과 동시에 형성된 것이다. 이 제4전극(134)은 평탄화막(105)에 형성된 제4관통홀(145)에 의해 소오스 전극(113)에 콘택된다.
한편, 상기와 같은 커패시터 유닛(Cst)에 있어, 제2전극(132)은 기판(100)에, 제3전극(133)은 제1전극(131)에, 제4전극(134)은 제2전극(132)에 각각 전기적으로 연결되어 있어, 제1커패시터(C1), 제2커패시터(C2), 제3커패시터(C3), 및 제4커패시터(C4)가 서로 병렬로 연결된 구조를 취하게 된다. 그리고, 소오스 전극(113)이 커패시터 유닛(Cst)의 제2전극(132) 및 제4전극(134)에 콘택되어 있어, 도 3에서와 같이, 구동 TFT(M1)와 커패시터 유닛(Cst)이 전기적으로 연결된 구조를 취할 수 있게 된다. 도4에 도시하지는 않았지만, 상기 소오스/드레인 전극(113)(114)의 형성 시에 구동 전원 라인(Vdd)도 형성되고, 이 구동 전원 라인(Vdd)이 소오스 전극(113)과 연결되어 있어, 도 3의 회로를 구현할 수 있게 됨은 전술한 바와 같다.
그 외의 구조는 전술한 실시예와 동일하다.
이러한 실시예의 경우에도, 기판(100)이 커패시터 유닛(Cst)의 한 전극이 되므로, 커패시터 유닛(Cst)의 전압강하를 방지할 수 있으며, 구동전원을 인가하는 구동전원(Vdd) 라인이 역시 기판(100)에 전기적으로 연결되어 있어, 구동전압의 강하를 방지할 수 있다.
본 발명과 같이 병렬 연결된 커패시터 구조는 반드시 전술한 적층 구조에 한정되는 것은 아니며, 다른 도전체 구조가 병합될 경우에는 다양하게 더 추가되어 적층 형성될 수 있을 것이다.
또한, 본 발명에 있어서는, 비록 도면으로 도시하지는 않았지만, 상기 기판 (100)을 구동전원(Vdd)의 라인으로 사용할 수도 있다.
본 발명은 반드시 유기 발광표시장치에만 적용될 것은 아니며, 액정 표시장치, 무기 전계 발광 표시장치, 및 전자 방출 표시장치 등 다양한 평판 표시장치에 그대로 적용될 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 커패시터 유닛의 전극이 도전성 기판이 됨으로써 커패시터(Cst)의 전압강하를 방지할 수 있다.
둘째, Vdd 라인의 라인 저항에 따른 구동전압의 강하를 방지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다.

Claims (17)

  1. 도전성 기판;
    상기 도전성 기판의 일면에 형성된 절연막; 및
    상기 절연막 상에 위치하고, 세 개의 커패시터가 병렬 연결된 커패시터 유닛;을 포함하고,
    상기 도전성 기판이 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치.
  2. 제1항에 있어서,
    상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 세 개의 전극을 구비한 것을 특징으로 하는 평판표시장치.
  3. 제2항에 있어서,
    상기 커패시터 유닛은,
    상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;
    상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터; 및
    상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.
  4. 제1항에 있어서,
    상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 네 개의 전극을 구비한 것을 특징으로 하는 평판표시장치.
  5. 제4항에 있어서,
    상기 커패시터 유닛은,
    상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;
    상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터;
    상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터; 및
    상기 제3전극과, 상기 제3전극과 대향되도록 상기 제3전극 상에 위치하고, 상기 제2전극과 전기적으로 연결된 제4전극을 포함하는 제4커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.
  6. 제1항에 있어서,
    상기 절연막 상에 위치한 것으로, 반도체층과, 상기 반도체층에 접하는 소오스 전극 및 드레인 전극과, 상기 반도체층, 소오스 전극 및 드레인 전극과 각각 절연된 게이트 전극을 구비한 박막 트랜지스터를 더 포함하고,
    상기 커패시터 유닛의 한 전극은 상기 반도체층, 상기 게이트 전극, 및 상기 소오스 및 드레인 전극 중 하나와 동시에 형성된 것을 특징으로 하는 평판 표시장치.
  7. 제1항에 있어서,
    상기 절연막 상에 위치한 화소 전극을 더 포함하고,
    상기 커패시터 유닛의 한 전극은 상기 화소 전극과 동시에 형성된 것을 특징으로 하는 평판 표시장치.
  8. 제1항에 있어서,
    상기 절연막 상에 위치하고, 상기 커패시터에 전기적으로 연결된 발광소자를 더 포함하고,
    상기 커패시터 유닛의 한 전극은 상기 발광소자의 어느 한 전극과 동시에 형성된 것을 특징으로 하는 평판 표시장치.
  9. 제1항에 있어서,
    상기 도전성 기판은 철, 크롬, 니켈, 탄소, 또는 망간을 포함하는 것을 특징으로 하는 평판 표시장치.
  10. 도전성 기판;
    상기 도전성 기판의 일면에 형성된 절연막;
    상기 절연막 상에 위치하고, 세 개의 커패시터가 병렬 연결된 커패시터 유닛;
    상기 절연막 상에 위치한 것으로, 반도체층과, 상기 반도체층에 접하는 소오스 전극 및 드레인 전극과, 상기 반도체층, 소오스 전극 및 드레인 전극과 각각 절연된 게이트 전극을 구비하고, 상기 커패시터 유닛에 전기적으로 연결된 하나의 박막 트랜지스터;
    상기 절연막 상에 위치하고, 상기 박막 트랜지스터 및 커패시터 유닛에 전기적으로 연결된 발광소자;를 포함하고,
    상기 도전성 기판은 상기 발광소자의 하나의 전원공급원이 되며, 동시에 상기 커패시터 유닛의 한 전극이 되는 것을 특징으로 하는 평판표시장치.
  11. 제10항에 있어서,
    상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 세 개의 전극을 구비한 것을 특징으로 하는 평판표시장치.
  12. 제11항에 있어서,
    상기 커패시터 유닛은,
    상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;
    상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터; 및
    상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.
  13. 제10항에 있어서,
    상기 커패시터 유닛은 상기 도전성 기판 상에 수직한 방향으로 적층된 네 개의 전극을 구비한 것을 특징으로 하는 평판표시장치.
  14. 제13항에 있어서,
    상기 커패시터 유닛은,
    상기 도전성 기판과, 상기 도전성 기판과 대향되도록 상기 도전성 기판 상에 위치하는 제1전극을 포함하는 제1커패시터;
    상기 제1전극과, 상기 제1전극과 대향되도록 상기 제1전극 상에 위치하고, 상기 도전성 기판과 전기적으로 연결된 제2전극을 포함하는 제2커패시터;
    상기 제2전극과, 상기 제2전극과 대향되도록 상기 제2전극 상에 위치하고, 상기 제1전극과 전기적으로 연결된 제3전극을 포함하는 제3커패시터; 및
    상기 제3전극과, 상기 제3전극과 대향되도록 상기 제3전극 상에 위치하고, 상기 제2전극과 전기적으로 연결된 제4전극을 포함하는 제4커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치.
  15. 제10항에 있어서,
    상기 커패시터 유닛의 한 전극은 상기 반도체층, 상기 게이트 전극, 및 상기 소오스 및 드레인 전극 중 하나와 동시에 형성된 것을 특징으로 하는 평판 표시장치.
  16. 제10항에 있어서,
    상기 커패시터 유닛의 한 전극은 상기 발광소자의 어느 한 전극과 동시에 형성된 것을 특징으로 하는 평판 표시장치.
  17. 제10항에 있어서,
    상기 도전성 기판은 철, 크롬, 니켈, 탄소, 또는 망간을 포함하는 것을 특징으로 하는 평판 표시장치.
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