KR100695682B1 - Variable resistance structure, method of manufacturing the variable resistance structure, phase-change memory device having the variable resistance structure, and method of manufacturing the phase-change memory device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000000034 method Methods 0.000 claims abstract description 206
- 239000010410 layer Substances 0.000 claims description 315
- 239000011229 interlayer Substances 0.000 claims description 133
- 239000012782 phase change material Substances 0.000 claims description 113
- 238000005229 chemical vapour deposition Methods 0.000 claims description 50
- 239000004065 semiconductor Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 42
- 150000004767 nitrides Chemical class 0.000 claims description 41
- 230000001681 protective effect Effects 0.000 claims description 39
- 238000000231 atomic layer deposition Methods 0.000 claims description 22
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 18
- 238000004544 sputter deposition Methods 0.000 claims description 15
- 238000001771 vacuum deposition Methods 0.000 claims description 15
- 150000001786 chalcogen compounds Chemical class 0.000 claims description 5
- 238000004549 pulsed laser deposition Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000002829 reductive effect Effects 0.000 abstract description 7
- 239000000470 constituent Substances 0.000 abstract description 5
- 230000003252 repetitive effect Effects 0.000 abstract description 4
- 230000007704 transition Effects 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 66
- 239000002184 metal Substances 0.000 description 66
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 42
- 239000000126 substance Substances 0.000 description 37
- 239000004020 conductor Substances 0.000 description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 34
- 229920005591 polysilicon Polymers 0.000 description 34
- 229910021332 silicide Inorganic materials 0.000 description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 28
- 229910052715 tantalum Inorganic materials 0.000 description 28
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 26
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- 229910052721 tungsten Inorganic materials 0.000 description 23
- 229910052757 nitrogen Inorganic materials 0.000 description 21
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 21
- 239000010937 tungsten Substances 0.000 description 21
- 238000005498 polishing Methods 0.000 description 19
- 238000007517 polishing process Methods 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 14
- 239000010936 titanium Substances 0.000 description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 12
- 229910052719 titanium Inorganic materials 0.000 description 12
- 229910000618 GeSbTe Inorganic materials 0.000 description 11
- 238000009413 insulation Methods 0.000 description 11
- 239000010949 copper Substances 0.000 description 10
- 229910052750 molybdenum Inorganic materials 0.000 description 10
- 229910052582 BN Inorganic materials 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010955 niobium Substances 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 8
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 8
- -1 chalcogenide compound Chemical class 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 239000011733 molybdenum Substances 0.000 description 8
- 229910052758 niobium Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000013500 data storage Methods 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 239000011669 selenium Substances 0.000 description 5
- 229910052720 vanadium Inorganic materials 0.000 description 5
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 4
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 4
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 4
- QDMRQDKMCNPQQH-UHFFFAOYSA-N boranylidynetitanium Chemical compound [B].[Ti] QDMRQDKMCNPQQH-UHFFFAOYSA-N 0.000 description 4
- JEEHQNXCPARQJS-UHFFFAOYSA-N boranylidynetungsten Chemical compound [W]#B JEEHQNXCPARQJS-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 4
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- ZXTFQUMXDQLMBY-UHFFFAOYSA-N alumane;molybdenum Chemical compound [AlH3].[Mo] ZXTFQUMXDQLMBY-UHFFFAOYSA-N 0.000 description 3
- RVSGESPTHDDNTH-UHFFFAOYSA-N alumane;tantalum Chemical compound [AlH3].[Ta] RVSGESPTHDDNTH-UHFFFAOYSA-N 0.000 description 3
- DNXNYEBMOSARMM-UHFFFAOYSA-N alumane;zirconium Chemical compound [AlH3].[Zr] DNXNYEBMOSARMM-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 3
- GALOTNBSUVEISR-UHFFFAOYSA-N molybdenum;silicon Chemical compound [Mo]#[Si] GALOTNBSUVEISR-UHFFFAOYSA-N 0.000 description 3
- 229910052711 selenium Inorganic materials 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910016339 Bi—Sb—Te Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003071 TaON Inorganic materials 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 239000005083 Zinc sulfide Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000010338 mechanical breakdown Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- DDJAGKOCVFYQOV-UHFFFAOYSA-N tellanylideneantimony Chemical compound [Te]=[Sb] DDJAGKOCVFYQOV-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 229910052984 zinc sulfide Inorganic materials 0.000 description 1
- DRDVZXDWVBGGMH-UHFFFAOYSA-N zinc;sulfide Chemical compound [S-2].[Zn+2] DRDVZXDWVBGGMH-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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- H10N70/8828—Tellurides, e.g. GeSbTe
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
가변 저항 구조물 및 이를 포함하는 상변화 메모리 장치가 개시된다. 하부 전극을 형성한 후, 하부 전극 상에 하부, 하부 보다 작은 면적을 갖는 중앙부 및 하부와 실질적으로 동일한 면적을 갖는 상부를 포함하는 가변 저항 부재를 형성한다. 가변 저항 부재 상에는 상부 전극이 형성된다. 중앙부가 상부 및 하부에 비하여 작은 면적을 갖는 가변저항 부재의 구조를 개선함으로써, 상변화 영역이 하부 전극으로부터 이격되어 가변 저항 부재의 중앙부를 중심으로 형성된다. 반복적인 상변화 과정에서도 상변화에 기인하는 가변 저항 부재의 부피 변화의 의한 응력이 하부 전극에 집중되는 현상을 방지하여 가변 저항 구조물의 신뢰성을 향상시킬 수 있다. 또한, 상변화에 요구되는 열이 하부 전극과 가변 저항 부재의 계면으로부터 이격되어 가변 저항 부재의 중앙부에서 발생하기 때문에, 이러한 열에 의하여 하부 전극의 구성 원자들이 가변 저항 부재 내로 확산되어 가변 저항 부재의 비저항이 변화하는 현상을 방지할 수 있다. 더욱이, 가변 저항 부재의 중앙부에서만 열이 발생하기 때문에 종래의 상변화 메모리 장치가 갖는 높은 상전이 전류를 감소시킬 수 있다.A variable resistance structure and a phase change memory device including the same are disclosed. After forming the lower electrode, a variable resistance member including a lower portion, a central portion having a smaller area than the lower portion, and an upper portion having an area substantially the same as the lower portion is formed. An upper electrode is formed on the variable resistance member. By improving the structure of the variable resistance member having a central area smaller than those of the upper and lower portions, the phase change region is spaced apart from the lower electrode to form a center portion of the variable resistance member. Even in the repetitive phase change process, the stress caused by the volume change of the variable resistance member due to the phase change is prevented from being concentrated on the lower electrode, thereby improving reliability of the variable resistance structure. In addition, since the heat required for the phase change is generated at the center of the variable resistance member by being spaced apart from the interface between the lower electrode and the variable resistance member, the constituent atoms of the lower electrode are diffused into the variable resistance member due to this heat, so that the resistivity of the variable resistance member is reduced. This changing phenomenon can be prevented. Furthermore, since heat is generated only at the center portion of the variable resistance member, the high phase transition current of the conventional phase change memory device can be reduced.
Description
도 1은 종래의 상변화 메모리 장치의 단면도이다.1 is a cross-sectional view of a conventional phase change memory device.
도 2a 및 도 2b는 각기 종래의 상변화 메모리 장치의 상변화 영역들을 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating phase change regions of a conventional phase change memory device, respectively.
도 3은 본 발명의 일 실시예에 따른 가변 저항 구조물의 단면도이다.3 is a cross-sectional view of a variable resistance structure according to an embodiment of the present invention.
도 4a 내지 도 4e는 도 3에 도시한 가변 저항 구조물의 제조 방법을 설명하기 위한 단면도들이다.4A through 4E are cross-sectional views illustrating a method of manufacturing the variable resistance structure illustrated in FIG. 3.
도 5는 본 발명의 다른 실시예에 따른 가변 저항 구조물의 단면도이다.5 is a cross-sectional view of a variable resistance structure according to another embodiment of the present invention.
도 6a 내지 도 6d는 도 5에 도시한 가변 저항 구조물의 제조 방법을 설명하기 위한 단면도들이다.6A through 6D are cross-sectional views illustrating a method of manufacturing the variable resistance structure illustrated in FIG. 5.
도 7은 본 발명의 또 다른 실시예에 따른 가변 저항 구조물의 단면도이다.7 is a cross-sectional view of a variable resistance structure according to still another embodiment of the present invention.
도 8a 내지 도 8c는 도 7에 도시한 가변 저항 구조물의 일 제조 방법을 설명하기 위한 단면도들이다.8A to 8C are cross-sectional views illustrating a method of manufacturing the variable resistance structure illustrated in FIG. 7.
도 9a 내지 도 9d는 도 7에 도시한 가변 저항 구조물의 다른 제조 방법을 설명하기 위한 단면도들이다.9A to 9D are cross-sectional views illustrating another method of manufacturing the variable resistance structure illustrated in FIG. 7.
도 10은 본 발명의 또 다른 실시예에 따른 가변 저항 구조물의 단면도이다.10 is a cross-sectional view of a variable resistance structure according to still another embodiment of the present invention.
도 11은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도이다.11 is a cross-sectional view of a phase change memory device according to an embodiment of the present invention.
도 12a 내지 도 12e는 도 11에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.12A through 12E are cross-sectional views illustrating a method of manufacturing the phase change memory device shown in FIG. 11.
도 13은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도이다.13 is a cross-sectional view of a phase change memory device according to another exemplary embodiment of the present invention.
도 14a 내지 도 14c는 도 13에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.14A to 14C are cross-sectional views illustrating a method of manufacturing the phase change memory device shown in FIG. 13.
도 14a 내지 도 14d는 도 12에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.14A to 14D are cross-sectional views illustrating a method of manufacturing the phase change memory device shown in FIG. 12.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
150, 200, 250, 300, 650：가변 저항 구조물 150, 200, 250, 300, 650 ： Variable resistance structure
155, 205, 255, 305, 655：층간 절연막155, 205, 255, 305, 655: interlayer insulation film
160, 210, 260, 310, 660：패드 160, 210, 260, 310, 660: Pad
165, 265, 425, 575, 665：추가 절연 패턴165, 265, 425, 575, 665 ： Additional insulation pattern
170, 215, 270, 315, 430, 580, 670：하부 전극170, 215, 270, 315, 430, 580, 670: lower electrode
175, 220, 275, 320, 435, 585, 675：제1 절연 패턴175, 220, 275, 320, 435, 585, 675: First insulation pattern
180, 230, 295, 340, 460, 610, 695：가변 저항 부재180, 230, 295, 340, 460, 610, 695: Variable resistance member
180a, 230a 295a, 340a, 460a, 610a, 695a：가변 저항 부재의 상부180a,
180b, 230b, 295b, 340b, 460b, 610b, 695b：가변 저항 부재의 중앙부180b, 230b, 295b, 340b, 460b, 610b, 695b: center portion of variable resistance member
180c, 230c, 295c, 340c, 460c, 610c, 695c：가변 저항 부재의 하부180c, 230c, 295c, 340c, 460c, 610c, 695c: lower part of variable resistance member
185, 235, 280, 325, 440, 590, 680：제2 절연 패턴185, 235, 280, 325, 440, 590, 680: Second insulation pattern
190, 240, 297, 345, 465, 615, 700：상부 전극190, 240, 297, 345, 465, 615, 700: upper electrode
195, 245, 285, 330, 445, 595, 685：제3 절연 패턴195, 245, 285, 330, 445, 595, 685: Third insulation pattern
196, 246, 290, 335, 450, 600, 690：보호 부재196, 246, 290, 335, 450, 600, 690: Protective member
350, 500：반도체 기판 355, 505：소자 분리막350, 500:
360, 510：게이트 절연막 패턴 365, 515：게이트 전극360, 510: gate
370, 520：게이트 마스크 375, 525：게이트 스페이서370 and 520
380, 530：게이트 구조물 385, 535：제1 콘택 영역380 and 530:
390, 540：제2 콘택 영역 395, 545：제1 층간 절연막390 and 540:
400, 550：제1 패드 405, 555：제2 패드400, 550:
410, 560：하부 배선 415, 565：제2 층간 절연막410 and 560:
420, 570：제3 패드 470, 630：제3 층간 절연막420 and 570:
475, 625：상부 배선475, 625: upper wiring
본 발명은 가변 저항 구조물 및 이를 포함하는 상변화 메모리 장치에 관한 것으로서, 보다 상세하게는 개선된 구조를 갖는 가변 저항 구조물, 이의 제조 방 법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a variable resistance structure and a phase change memory device including the same, and more particularly, to a variable resistance structure having an improved structure, a manufacturing method thereof, a phase change memory device including the same, and a method of manufacturing the same. .
최근 들어 대용량의 정보를 무선으로 처리하는 휴대 정보통신 시스템 및 기기의 개발에 적합한 초고속ㆍ대용량ㆍ저 소비전력 등의 특성을 구비하는 차세대 반도체 메모리 장치의 필요성이 크게 요구되고 있다. 차세대 반도체 메모리 장치는 종래의 플래시(flash) 메모리 장치의 비휘발성, SRAM 장치의 고속 동작, DRAM 장치의 고집적성 등을 구비하면서도 더 낮은 소비 전력과 같은 특성을 가져야 한다. 이러한 차세대 반도체 메모리 장치로는 종래의 메모리 장치에 비하여 전력, 데이터의 유지와 기입/독취(writing/reading) 특성이 우수한 FRAM 소자, MRAM 소자, PRAM 소자 또는 NFGM 소자 등이 연구되고 있다. 이들 차세대 메모리 장치 가운데 PRAM 장치(상변화 메모리 장치)는 단순한 구조를 가지며, 저렴한 비용으로 고집적도로 제조할 수 있으며, 고속 동작이 가능한 장점을 가지기 때문에 차세대 반도체 메모리 장치로 근래 들어 활발히 연구되고 있다. Recently, there is a great demand for a next-generation semiconductor memory device having characteristics such as ultra-high speed, large capacity, and low power consumption, which are suitable for the development of portable information communication systems and devices that wirelessly process large amounts of information. Next-generation semiconductor memory devices should have characteristics such as non-volatileness of conventional flash memory devices, high speed operation of SRAM devices, high integration of DRAM devices, and the like, and lower power consumption. As such next-generation semiconductor memory devices, FRAM devices, MRAM devices, PRAM devices, or NFGM devices, which have superior power, data retention, and writing / reading characteristics, have been studied as compared with the conventional memory devices. Among these next-generation memory devices, PRAM devices (phase change memory devices) have a simple structure, can be manufactured at low cost, high density, and have high-speed operation, and are being actively researched as next-generation semiconductor memory devices.
일반적으로 상변화 메모리 장치는 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변하는 상변화 물질을 사용한다. 상변화 메모리 장치에 적용되는 상변화 물질로서는 통상적으로 게르마늄(Ge), 안티몬(antimony: Sb) 및 텔루르(tellurium: Te) 등으로 구성된 칼코겐 화합물(Ge-Sb-Te; GST)이 주로 사용되고 있다. GST와 같은 상변화 물질은 공급되는 전류의 크기 및 공급 시간에 기인하는 열에 의하여 그 결정 상태가 변하게 된다. 대체로 GST는 아몰퍼스 상태에서 높은 비저항을 갖는 반면 결정 상태에서는 낮은 비저항을 가지는 것과 같이 GST는 상태 변화에 따라서 비저항의 크기가 변하기 때문에 이러한 GST의 비저항의 변화를 이용하 여 상변화 메모리 장치에 데이터를 저장할 수 있다. GST를 이용하는 상변화 메모리 장치는 대한민국 공개 특허 제2003-86820호, 미국특허 제6,531,373호 및 미국특허 제6,569,705호 등에 제시되어 있다.In general, a phase change memory device uses a phase change material whose crystal state changes according to heat generated from an applied current. As a phase change material applied to a phase change memory device, a chalcogen compound (Ge-Sb-Te; GST) composed of germanium (Ge), antimony (Sb), tellurium (Te), and the like is commonly used. . A phase change material such as GST changes its crystal state by heat due to the magnitude of the current supplied and the supply time. In general, since GST has a high resistivity in an amorphous state and a low resistivity in a crystalline state, since the magnitude of the resistivity changes with a change of state, the change of the resistivity of the GST can be used to store data in a phase change memory device. have. Phase change memory devices using GST are disclosed in Korean Patent Publication No. 2003-86820, US Patent No. 6,531,373, and US Patent No. 6,569,705.
도 1은 상기 대한민국 공개 특허에 개시된 상변화 메모리 장치의 단면도를 도시한 것이다.1 illustrates a cross-sectional view of a phase change memory device disclosed in the Korean Laid-Open Patent.
도 1을 참조하면, 종래의 상변화 메모리 장치는 소자 분리막(10)에 의해 액티브 영역이 정의된 반도체 기판(5)의 상부에 형성된 데이터 저장 요소(80)를 포함한다.Referring to FIG. 1, a conventional phase change memory device includes a data storage element 80 formed on an upper surface of a
반도체 기판(5) 상에는 워드 라인들(15)이 형성되며, 워드 라인들(15) 사이의 반도체 기판(5) 표면에는 제1 및 제2 콘택 영역(20, 25)이 형성된다. 하부 층간 절연막은 반도체 기판(5) 상에 순차적으로 형성된 제1 층간 절연막(30) 및 제2 층간 절연막(50)을 포함한다. 상기 하부 층간 절연막에는 제1 및 제2 층간 절연막(30, 50)을 관통하여 반도체 기판(5)에 마련된 제1 콘택 영역(20)을 노출시키는 제1 콘택 홀이 형성되며, 상기 제1 콘택 홀 내에는 제1 콘택 영역(20)에 접촉되는 제1 플러그(35) 및 제1 플러그(35) 상에 형성된 제2 플러그(55)를 구비하는 스토리지 노드 플러그(60)가 제공된다. 제1 층간 절연막(30)을 관통하여 제2 콘택 영역(25)에 접촉되는 비트 라인 패드(40)가 형성되며, 비트 라인 패드(40) 상에는 비트 라인(45)이 형성된다.
비트 라인(45) 및 워드 라인(15)이 형성된 반도체 기판(5)의 상부에는 제2 층간 절연막(50)이 형성되며, 데이터 저장 요소(80)는 제2 층간 절연막(50)을 포함 하는 상기 하부 층간 절연막 상에 위치한다.A second interlayer
데이터 저장 요소(80)는 스토리지 노드 플러그(60) 상에 차례로 형성된 제1 배리어막 패턴(65), 상변화 물질층 패턴(70) 및 산화 보호막 패턴(75)을 포함한다. 여기서, 상변화 물질층 패턴(70)은 온도에 따라 2개의 안정한 상(phase)을 갖는 물질, 예를 들면, 게르마늄-안티몬-텔루르(Ge-Sb-Te)로 이루어진다. 제1 배리어막 패턴(65)은 상변화 물질층 패턴(70)과 반응하지 않도록 금속 질화물로 구성된다. 산화 보호막 패턴(75)은 상변화 물질층 패턴(70)이 산화되는 것을 방지하도록 실리콘 질화물, 붕소 질화물, 실리콘 탄화물 또는 황화 아연 등으로 구성된다.The data storage element 80 includes a first
데이터 저장 요소(80)는 상부 층간 절연막(85)으로 덮여지며, 상부 층간 절연막(85)에는 데이터 저장 요소(80)의 상변화 물질층 패턴(70)을 노출시키는 플레이트 전극 콘택 홀이 형성된다. 상기 플레이트 전극 콘택 홀의 내벽 상에는 스페이서(90)가 마련된다. 상기 플레이트 전극 콘택 홀을 채우면서 상부 층간 절연막(85) 상에는 금속 질화물로 구성된 제2 배리어막 패턴(95)이 형성되며, 제2 배리어막 패턴(95) 상에는 플레이트 전극(100)이 형성된다. 이와 같은 구조를 갖는 데이터 저장 요소(80)에 데이터를 기입하기 위하여 상변화 물질층 패턴(70)에 열을 가하면 제2 배리어막 패턴(95)과 접촉하는 상변화 물질층 패턴(70)의 일부가 결정 상태 또는 비정질 상태로 변하게 된다.The data storage element 80 is covered with an upper
그러나, 종래의 상변화 메모리 장치에 있어서, 상변화 물질층 내의 상변화 영역이 도전체와 접촉되는 계면을 중심으로 형성되기 때문에 상변화 물질층이 도전체로부터 이탈되거나 도전체가 손상을 입어 상변화 메모리 장치의 신뢰성을 저하시 키는 문제점이 발생한다. 또한, 전술한 구조를 갖는 상변화 메모리 장치에서는 발생되는 열이 하부 전극을 통해 손실되기 때문에, 상변화 물질층 내의 상변화 영역을 형성하는 데 필요한 전류량이 스위치로 사용되는 트랜지스터가 공급할 수 있는 한계를 초과하는 심각한 문제가 발생한다. 전술한 종래의 상변화 메모리 장치의 문제점을 도면을 참조하여 설명하면 다음과 같다.However, in the conventional phase change memory device, since the phase change region in the phase change material layer is formed around the interface in contact with the conductor, the phase change material layer is separated from the conductor or the conductor is damaged to cause the phase change memory. There is a problem that reduces the reliability of the device. In addition, in the phase change memory device having the above-described structure, since the heat generated is lost through the lower electrode, the amount of current required to form the phase change region in the phase change material layer can supply the limit that the transistor used as the switch can supply. Excessive serious problems arise. The problems of the conventional phase change memory device described above will be described with reference to the drawings.
도 2a는 종래의 상변화 메모리 장치의 상변화 영역을 설명하기 위한 단면도를 도시한 것이다.2A is a cross-sectional view illustrating a phase change area of a conventional phase change memory device.
도 2a를 참조하면, 하부 도전체(105) 상에 상변화 물질층(110)이 형성된 종래의 상변화 메모리 장치에 있어서, 상변화 물질층(110)의 상변화 영역(115)은 하부 도전체(105)에 접촉되는 부위를 중심으로 극히 부분적으로 형성된다. 즉, 하부 도전체(105)와 상변화 물질층(110) 간의 계면(120)이 열 공급원 역할을 하기 때문에 상변화 물질층(110) 내의 상변화 영역(115)은 이러한 계면(120)으로부터 형성된다. 상변화 물질층(110)이 비정질 상태에서 결정 상태로 변화하거나 결정 상태에서 비정질 상태로 변화할 때는 큰 부피 변화를 수반하게 된다. 이에 따라, 상변화 물질층(110) 내에 여러 차례 상변화 영역(115)이 형성되는 과정에서 상변화 물질층(110)과 하부 도전체(105) 사이의 계면(120)에 큰 응력(stress)이 발생하게 된다. 이러한 응력에 기인하여 상변화 물질층(110)과 하부 도전체(105)가 서로 분리되는 문제점이 야기되며, 하부 도전체(105)의 응력에 의한 기계적인 파괴도 유발될 수 있어, 결국 상변화 메모리 장치의 장기 신뢰성에 악영향을 미치게 된다. 또한, 하부 전극(105)과 상변화 물질층(110)의 접촉 부위에서 발생하는 열이 도전체로 구성 되어 큰 열전도도를 갖는 하부 전극(105)을 통하여 손실됨으로써, 상변화 영역(115)을 비정질 상태에서 결정 상태로 변화시키거나 결정 상태에서 비정질 상태로 변화시키는 데 요구되는 전류량을 과도하게 증가시키게 된다. Referring to FIG. 2A, in the conventional phase change memory device in which the phase
상술한 문제점을 해결하기 위하여, 최근에는 도 2b에 도시한 바와 같이 하부 전극(125)과 상부 전극(135) 사이에 콘택 홀(128)을 갖는 추가 도전층(130)을 형성한 다음, 콘택 홀(128) 내에 상변화 물질층(145)을 매립하여 열 손실을 줄이고 신뢰도를 높이려는 상변화 메모리 장치가 제안되고 있다. 이러한 구조를 갖는 상변화 메모리 장치는, 일반적으로 전산 모사 결과에 의할 경우에 상변화 물질층(145)의 주 발열 부분이 상부 전극(135)과 추가 도전층(130) 및 하부 전극(125)과 추가 도전층(130) 사이의 계면(140)으로부터 이격되는 콘택 홀(145) 내에 위치하기 때문에, 상부 전극(135)과 하부 전극(125)의 구조적 열화를 방지할 수 있을 것으로 예상된다. In order to solve the above-mentioned problem, as shown in FIG. 2B, an additional
그러나, 도 2b에 도시한 바와 같이 콘택 홀(128) 내의 상변화 물질층(145)을 통하여 전류가 흐르는 단면적의 크기가 일정한 구조에서는, 상변화 물질층(145) 전체에서 균일한 발열이 이루어질 수밖에 없음에도 불구하고 주 발열 부분이 콘택 홀(128)의 중앙부에 위치하게 되는 이유는 역설적으로 상부 및 하부 전극(135, 125)에 접촉되는 추가 도전층(130)을 통하여 열의 손실이 있기 때문이다. 따라서, 상부 전극(135) 및 하부 전극(125)의 열화는 방지할 수 있으나, 상변화 물질층(145) 내에 상변화 영역을 결정 상태에서 비정질 상태로 변화시키거나 비정질 상태에서 결정 상태로 변화시키기 위하여 전류 소모가 큰 문제는 여전히 해결할 수 없다.However, as shown in FIG. 2B, in a structure in which the size of the cross-sectional area in which current flows through the phase
본 발명의 제1 목적은 반복적인 상변화 과정에서도 신뢰성을 유지할 수 있으며, 소모 전류를 감소시킬 수 있는 가변 저항 구조물을 제공하는 것이다.A first object of the present invention is to provide a variable resistance structure that can maintain reliability even in a repetitive phase change process and can reduce current consumption.
본 발명의 제2 목적은 반복적인 상변화 과정에서도 신뢰성이 유지할 수 있으며, 소모 전류를 감소시킬 수 있는 가변 저항 구조물의 제조 방법을 제공하는 것이다.A second object of the present invention is to provide a method of manufacturing a variable resistance structure that can maintain reliability even in a repetitive phase change process and can reduce current consumption.
본 발명의 제3 목적은 반복적인 상변화 과정에서도 신뢰성이 유지할 수 있으며, 소모 전류를 감소시킬 수 있는 가변 저항 구조물을 포함하는 상변화 메모리 장치를 제공하는 것이다.A third object of the present invention is to provide a phase change memory device including a variable resistance structure that can maintain reliability even in an iterative phase change process and can reduce current consumption.
본 발명의 제4 목적은 반복적인 상변화 과정에서도 신뢰성이 유지할 수 있으며, 소모 전류를 감소시킬 수 있는 가변 저항 구조물을 포함하는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.A fourth object of the present invention is to provide a method of manufacturing a phase change memory device including a variable resistance structure that can maintain reliability even in an iterative phase change process and can reduce current consumption.
전술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 가변 저항 구조물은, 하부 전극, 상기 하부 전극 상에 위치하는 하부, 상기 하부 상에 위치하며 양측으로부터 형성된 리세스를 갖는 중앙부, 상기 중앙부 상에 위치하는 상부를 구비하는 가변 저항 부재, 그리고 상기 가변 저항 부재 상에 형성된 상부 전극을 포함한다. 여기서, 상기 가변 저항 부재의 상부 및 하부는 실질적으로 동일한 폭을 가지며, 상기 중앙부의 리세스는 상기 상부 및 하부의 폭의 약 1/4 내지 약 2/5 정도의 폭을 갖는다. 상기 가변 저항 구조물은 상기 가변 저항 저항 부재를 감싸는 보호 부재를 더 구비한다. 이 경우, 상기 보호 부재는 상기 가변 저항 부재의 하부, 중앙부 및 상부를 각기 매립하는 제1 절연 패턴, 제2 절연 패턴 및 제3 절연 패턴을 포함한다. 상기 제3 절연 패턴은 상기 상부 전극을 더 매립한다. In order to achieve the first object of the present invention described above, a variable resistance structure according to a preferred embodiment of the present invention, a lower electrode, a lower portion positioned on the lower electrode, a recess formed on both sides and formed on both sides of the lower electrode It includes a central portion having a variable resistance member having an upper portion positioned on the central portion, and an upper electrode formed on the variable resistance member. Here, the upper and lower portions of the variable resistance member have substantially the same width, and the recess of the central portion has a width of about 1/4 to about 2/5 of the width of the upper and lower portions. The variable resistance structure further includes a protection member surrounding the variable resistance member. In this case, the protection member includes a first insulating pattern, a second insulating pattern, and a third insulating pattern which respectively fill the lower portion, the center portion, and the upper portion of the variable resistance member. The third insulating pattern further fills the upper electrode.
또한, 상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 가변 저항 구조물은, 하부 전극, 상기 하부 전극 상에 위치하며 제1 면적을 갖는 하부, 상기 하부 상에 위치하며 상기 제1 면적 보다 작은 제2 면적을 갖는 중앙부, 상기 중앙부 상에 위치하며 상기 제1 면적과 실질적으로 동일한 제3 면적을 갖는 상부를 구비하는 가변 저항 부재, 그리고 상기 가변 저항 부재 상에 형성된 상부 전극을 포함한다. 이 경우, 상기 가변 저항 부재의 중앙부의 폭은 상기 상부 및 하부의 폭의 약 1/10 내지 약 1/2 정도가 된다. In addition, in order to achieve the first object of the present invention described above, the variable resistance structure according to another preferred embodiment of the present invention, the lower electrode, the lower electrode located on the lower electrode and having a first area, on the lower A variable resistance member having a center portion positioned on the center portion and having a second area smaller than the first area, an upper portion positioned on the center portion and having a third area substantially the same as the first area, and formed on the variable resistance member. And an upper electrode. In this case, the width of the central portion of the variable resistance member is about 1/10 to about 1/2 of the width of the upper and lower portions.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 가변 저항 구조물의 제조 방법에 있어서, 하부 전극을 형성한 후, 상기 하부 전극 상에 하부, 상기 하부 보다 작은 면적을 갖는 중앙부 및 상기 하부와 실질적으로 동일한 면적을 갖는 상부를 포함하는 가변 저항 부재를 형성한다. 이어서, 상기 가변 저항 부재 상에 상부 전극을 형성한다. 여기서, 층간 절연막 상에 하부 개구를 갖는 절연 패턴을 형성하고, 상기 하부 개구를 채우면서 상가 절연 패턴 상에 제1 도전막을 형성한 후, 상기 제1 도전막을 부분적으로 제거하여 상기 개구에 매립되는 상기 하부 전극을 형성한다. 상기 가변 저항 부재와 함께 또는 상기 가변 저항 부재를 형성하기 전에 상기 가변 저항 부재를 감싸는 보호 부재가 더 형 성된다.In order to achieve the above-described second object of the present invention, in the method of manufacturing a variable resistance structure according to the preferred embodiments of the present invention, after forming the lower electrode, the lower area on the lower electrode, smaller than the lower area And a variable resistance member including a central portion having an upper portion and an upper portion having an area substantially the same as that of the lower portion. Subsequently, an upper electrode is formed on the variable resistance member. Here, an insulating pattern having a lower opening is formed on the interlayer insulating film, a first conductive film is formed on the malleable insulating pattern while filling the lower opening, and then the first conductive film is partially removed to fill the opening. The lower electrode is formed. A protective member surrounding the variable resistance member is further formed together with the variable resistance member or before the variable resistance member is formed.
본 발명의 일 실시예에 따르면, 상기 보호 부재는 상기 하부 전극 상에 제1 절연막, 제2 절연막 및 제3 절연막을 순차적으로 형성한 후, 상기 제1 절연막, 제2 절연막 및 제3 절연막을 차례로 패터닝하여 전체적으로 상기 하부 전극을 노출시키는 개구를 갖는 제1 절연 패턴, 제2 절연 패턴 및 제3 절연 패턴을 형성함으로써, 상기 하부 전극 상에 형성된다. 여기서, 상기 제2 절연 패턴은 상기 제1 및 제3 절연 패턴에 보다 상기 하부 전극의 내측을 향하여 돌출되며, 상기 가변 저항 부재는 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 증착 공정을 이용하여 상기 개구를 칼코겐 화합물로 매립하여 형성된다.According to an embodiment of the present invention, the protective member sequentially forms a first insulating film, a second insulating film, and a third insulating film on the lower electrode, and then sequentially turns the first insulating film, the second insulating film, and the third insulating film. It is formed on the lower electrode by patterning to form a first insulating pattern, a second insulating pattern and a third insulating pattern having openings that expose the lower electrode as a whole. The second insulating pattern may protrude toward the inner side of the lower electrode more than the first and third insulating patterns, and the variable resistance member may be formed by a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, or an atomic layer deposition process. And the opening is embedded with a chalcogenide compound.
본 발명의 다른 실시예에 따르면, 상기 하부 전극 상에 제1 개구를 갖는 제1 절연 패턴을 형성하고, 상기 제1 개구를 매립하는 제1 상변화 물질층을 형성한 다음, 상기 제1 절연 패턴 및 상기 제1 상변화 물질층 상에 제2 개구를 갖는 제2 절연 패턴을 형성하고, 상기 제2 개구를 매립하는 제2 상변화 물질층을 형성한다. 이어서, 상기 제2 절연 패턴 및 상기 제2 상변화 물질층 상에 제3 상변화 물질층을 형성하여 상기 보호 부재 및 상기 가변 저항 부재를 형성한다. 여기서, 상기 제1 내지 제3 상변화 물질층들은 각기 스퍼터링 공정, 진공 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 또한, 상기 보호 부재는 상기 상부 전극을 덮는 제3 절연 패턴을 더 포함한다.According to another exemplary embodiment of the present invention, a first insulating pattern having a first opening is formed on the lower electrode, a first phase change material layer filling the first opening is formed, and then the first insulating pattern is formed. And forming a second insulating pattern having a second opening on the first phase change material layer, and forming a second phase change material layer filling the second opening. Subsequently, a third phase change material layer is formed on the second insulating pattern and the second phase change material layer to form the protective member and the variable resistance member. The first to third phase change material layers may be formed using a sputtering process, a vacuum deposition process, or a pulse laser deposition process, respectively. In addition, the protection member further includes a third insulating pattern covering the upper electrode.
상술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 상변화 메모리 장치는, 콘택 영역이 형성된 반도체 기판, 상기 콘택 영 역에 전기적으로 연결되는 하부 전극, 상기 하부 전극 상에 위치하며 제1 면적을 갖는 하부, 상기 하부 상에 위치하며 상기 제1 면적 보다 작은 제2 면적을 갖는 중앙부, 상기 중앙부 상에 위치하며 상기 제1 면적과 실질적으로 동일한 제3 면적을 갖는 상부를 구비하는 가변 저항 부재, 그리고 상기 가변 저항 부재 상에 형성된 상부 전극을 포함한다. 여기서, 상기 가변 저항 부재를 감싸는 보호 부재를 구비된다. In order to achieve the above-described third object of the present invention, a phase change memory device according to exemplary embodiments of the present invention may include a semiconductor substrate on which a contact region is formed, a lower electrode electrically connected to the contact region, and the lower electrode. A lower portion having a first area and having a first area, a central portion having a second area located at the lower portion and having a smaller area than the first area, an upper portion having a third area located at the central portion and having substantially the same area as the first area It includes a variable resistance member having a, and an upper electrode formed on the variable resistance member. Here, the protective member surrounding the variable resistance member is provided.
전술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 반도체 기판 상에 콘택 영역을 형성한 후, 상기 콘택 영역에 전기적으로 연결되는 하부 전극을 형성한다. 이어서, 상기 하부 전극 상에, 제1 면적을 갖는 하부, 상기 하부 상에 위치하며 상기 제1 면적 보다 작은 제2 면적을 갖는 중앙부, 상기 중앙부 상에 위치하며 상기 제1 면적과 실질적으로 동일한 제3 면적을 갖는 상부를 구비하는 가변 저항 부재를 형성한다. 계속하여, 상기 가변 저항 부재 상에 상부 전극을 형성한다. 상기 가변 저항 부재는 상기 가변 저항 부재를 매립하는 보호 부재와 동시에 또는 보호 부재를 먼저 형성한 후에 형성된다. In order to achieve the fourth object of the present invention described above, in the method of manufacturing a phase change memory device according to the preferred embodiments of the present invention, after forming a contact region on a semiconductor substrate, and electrically connected to the contact region The lower electrode is formed. Subsequently, on the lower electrode, a lower portion having a first area, a central portion located on the lower portion and having a second area smaller than the first area, a third portion located on the central portion and substantially the same as the first area. A variable resistance member having an upper portion having an area is formed. Subsequently, an upper electrode is formed on the variable resistance member. The variable resistance member is formed at the same time as the protection member for embedding the variable resistance member or after the protection member is first formed.
본 발명에 따르면, 중앙부가 상부 및 하부에 비하여 작은 면적을 갖는 가변저항 부재의 구조를 개선함으로써, 상변화 영역이 하부 전극으로부터 이격되어 가변 저항 부재의 중앙부를 중심으로 형성된다. 이에 따라, 반복적인 상변화 과정에서도 상변화에 기인하는 가변 저항 부재의 부피 변화의 의한 응력이 하부 전극에 집중되는 현상을 방지하여 가변 저항 구조물의 신뢰성을 크게 향상시킬 수 있다. 또한, 상변화에 요구되는 열이 하부 전극과 가변 저항 부재의 계면으로부터 이격되어 가변 저항 부재의 중앙부에서 발생하기 때문에, 이러한 열에 의하여 하부 전극의 구성 원자들이 가변 저항 부재 내로 확산되어 가변 저항 부재의 비저항이 감소하는 현상을 방지할 수 있다. 더욱이, 상변화 영역이 전극에 접촉되지 않고 하부 전극으로부터 이격되어 형성되기 때문에 가변 저항 부재가 하부 전극으로부터 이탈되는 현상을 방지할 수 있다. 결국, 이와 같은 가변 저항 구조물을 포함하는 상변화 메모리 장치의 전기적인 특성 및 신뢰성을 크게 향상시킬 수 있다. 또한, 열 발생부가 주요한 열 손실의 통로가 되는 상부 및 하부 전극으로부터 이격되기 때문에 열 손실이 최소화되어 상변화 영역을 결정 상태에서 비정질 상태로 변화시키거나 비정질 상태에서 결정 상태로 변화시키기 위하여 요구되는 전류량을 감소시킬 수 있다. According to the present invention, by improving the structure of the variable resistance member having a central area smaller than that of the upper and lower portions, the phase change region is spaced apart from the lower electrode to form the center of the variable resistance member. Accordingly, even in an iterative phase change process, the stress due to the volume change of the variable resistance member due to the phase change is prevented from being concentrated on the lower electrode, thereby greatly improving the reliability of the variable resistance structure. In addition, since the heat required for the phase change is generated at the center of the variable resistance member by being spaced apart from the interface between the lower electrode and the variable resistance member, the constituent atoms of the lower electrode are diffused into the variable resistance member due to this heat, so that the resistivity of the variable resistance member is reduced. This decreasing phenomenon can be prevented. Furthermore, since the phase change region is formed to be spaced apart from the lower electrode without being in contact with the electrode, it is possible to prevent the variable resistance member from being separated from the lower electrode. As a result, the electrical characteristics and reliability of the phase change memory device including the variable resistance structure may be greatly improved. In addition, since the heat generating part is spaced apart from the upper and lower electrodes which are the main paths of heat loss, the heat loss is minimized so that the amount of current required to change the phase change region from the crystalline state to the amorphous state or from the amorphous state to the crystalline state Can be reduced.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 가변 저항 구조물, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법을 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, a variable resistance structure, a method of manufacturing the same, a phase change memory device including the same, and a method of manufacturing the same according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is not limited or restricted by.
가변 저항 구조물 및 그 제조 방법Variable resistance structure and method of manufacturing the same
도 3은 본 발명의 일 실시예에 따른 가변 저항 구조물의 단면도를 도시한 것이다.3 illustrates a cross-sectional view of a variable resistance structure according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 구조물(150)은 하 부 전극(170), 가변 저항 부재(180), 보호 부재(196) 및 상부 전극(195)을 구비한다.Referring to FIG. 3, the
하부 전극(170)은 플러그(160)가 매립된 층간 절연막(155) 상에 형성된다. 플러그(160)는 반도체 기판(도시되지 않음)의 콘택 영역에 접촉되어, 하부 전극(170)과 상기 콘택 영역을 전기적으로 연결한다. The
하부 전극(170)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 이루어진다. 여기서, 상기 질소를 함유하는 도전성 물질은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 티타늄-실리콘 질화물(TiSiN), 티타늄-알루미늄 질화물(TiAlN), 티타늄-붕소 질화물(TiBN), 지르코늄-실리콘 질화물(ZrSiN), 텅스텐-실리콘 질화물(WSiN), 텅스텐-붕소 질화물(WBN), 지르코늄-알루미늄 질화물(ZrAlN), 몰리브덴-실리콘 질화물(MoSiN), 몰리브덴-알루미늄 질화물(MoAlN), 탄탈륨-실리콘 질화물(TaSiN), 탄탈륨-알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄-알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 또는 탄탈륨 산질화물(TaON) 등을 포함한다. 또한, 상기 금속 실리사이드는 티타늄 실리사이드(TiXSiY) 또는 탄탈륨 실리사이드(TaXSiY) 등을 포함하며, 상기 금속은 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo) 또는 탄탈륨(Ta) 등을 포함한다. The
본 발명의 다른 실시예에 따르면, 하부 전극(170)은 플러그(160)를 갖는 층간 절연막(155) 상에 질소를 함유하는 도전성 물질막, 도핑된 폴리실리콘막, 금속 막 또는 금속 실리사이드막이 둘 이상 적층된 구조를 가질 수 있다.According to another embodiment of the present invention, the
플러그(160)는 도핑된 폴리실리콘이나 텅스텐, 구리(Cu), 탄탈륨, 알루미늄(Al) 또는 티타늄 등과 같은 금속으로 이루어지며, 층간 절연막(155)은 대체로 산화물로 구성된다. 예를 들면, 층간 절연막(155)은 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(Phosphor Silicate Glass), BPSG(Boro-Phosphor Silicate Glass), SOG(Spin On Glass) 또는 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물 등으로 구성된다.The
하부 전극(170)은 절연막 패턴(165) 내에 매립된다. 절연막 패턴(165)은 질화물로 구성되거나, 층간 절연막(155)과 동일하게 산화물로 이루어질 수 있다. 예를 들면, 절연막 패턴(165)은 실리콘 질화물, PE-TEOS, USG, PSG, BPSG, SOG 또는 HDP-CVD 산화물 등으로 구성된다.The
가변 저항 부재(180)는 하부 전극(170) 상에 형성된다. 가변 저항 부재(180)는 칼코겐 화합물로 이루어진다. 예를 들면, 가변 저항 부재(180)는 게르마늄-안티몬-텔루르(Ge-Sb-Te), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), 또는 비스무스-안티몬-텔루르(Bi-Sb-Te) 등으로 구성된다. 또한, 가변 저항 부재(180)는 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V)과 같은 5A족 원소-안티몬-텔루르(Ta, Nb 또는 V-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr)과 같은 6A족 원소-안티몬-텔루르(W, Mo 또는 Cr-Sb-Te), 5A족 원소-안티몬-셀렌(Ta, Nb 또는 V-Sb-Se), 또는 6A족 원소-안티몬-셀렌(W, Mo 또는 Cr-Sb-Se) 등으로 이루어진다.The
본 실시예에 있어서, 가변 저항 부재(180)는 제1 면적을 갖는 하부(180a), 제2 면적을 갖는 중앙부(180b), 그리고 제3 면적을 갖는 상부(180c)를 구비한다. 여기서, 제1 면적과 제3 면적은 실질적으로 동일하며, 제2 면적은 제1 및 제3 면적에 비하여 작은 값을 가진다. 가변 저항 부재(180)는 실질적으로 동일한 면적들을 갖는 상부(180c) 및 하부(180a) 사이에 상부(180c)와 하부(180a)에 비하여 작은 면적을 갖는 중앙부(180b)가 개재된 구조를 가진다. 즉, 가변 저항 부재(180)는 중앙부(180b)의 양측으로부터 수평하게 소정의 폭(W2)을 갖는 리세스(recess)들이 형성됨으로써, 전체적으로 ‘I’의 단면 형상 또는 모래시계의 형상을 가진다. 여기서, 상기 각 리세스의 폭(W2)은 상부(180c) 및 하부(180a)의 폭(W1)의 약 1/4 내지 약 2/5 정도가 된다. 이에 따라, 중앙부(180b)의 폭은 상부(180c) 및 하부(180a)의 폭의 약 1/10 내지 약 1/2 정도가 된다.In the present exemplary embodiment, the
가변 저항 구조물(150)에서 상변화 영역을 형성하는 데 필요한 열의 공급원은 하부 전극(170)과 상부 전극(190) 사이에 전류가 흐를 때 가변 저항 부재(180)에서 발생하는 열이 된다. 이러한 전류에 의하여 발생하는 열은 전류가 일정할 때 저항의 제곱에 비례하기 때문에 저항의 큰 위치에서 보다 많은 열이 발생하게 된다. 본 발명에 따르면, 가변 저항 부재(180)가 상부(180c) 및 하부(180a)에 비하여 상대적으로 좁은 면적을 갖는 중앙부(180b)를 구비하기 때문에, 좁은 단면적을 갖는 중앙부(180b)에서 전류 밀도가 높아지며, 이에 따라 중앙부(180b)에 열이 집중됨으로써 상변화 영역이 중앙부(180b)를 중심으로 형성된다. 즉, 본 발명에 따른 가변 저항 부재(180)의 상변화 영역은 하부 전극(170)으로부터 이격되어 형성되기 때문에, 반복적인 상변화 과정에서도 가변 저항 부재(180)와 하부 전극(170)의 분리 현상을 방지할 수 있으며, 하부 전극(170)에 응력이 집중되어 하부 전극(170)이 손상을 입는 것을 방지할 수 있다. 또한, 열 발생부에 해당되는 중앙부(180b)가 주요한 열 손실의 통로가 되는 상부 및 하부 전극(190, 170)으로부터 이격되기 때문에 열 손실이 최소화되어 상변화 영역을 결정 상태에서 비정질 상태로 변화시키거나 비정질 상태에서 결정 상태로 변화시키기 위하여 요구되는 전류량을 감소시킬 수 있다. The source of heat required to form the phase change region in the
다시 도 3을 참조하면, 보호 부재(196)는 가변 저항 부재(180)를 매립하도록 형성된다. 보호 부재(196)는 가변 저항 부재(180)를 형성하는 몰드의 역할을 하는 동시에 완성된 가변 저항 부재(180)를 지지하는 기능도 수행한다.Referring back to FIG. 3, the
보호 부재(196)는 하부 전극(170)을 매립하는 추가 절연 패턴(165) 상에 순차적으로 형성된 제1 절연 패턴(175), 제2 절연 패턴(185) 및 제3 절연 패턴(190)을 포함한다. 제1 절연 패턴(175)은 가변 저항 부재(180)의 하부(180a)를 매립하고, 제2 절연 패턴(185)은 가변 저항 부재(180)의 중앙부(180b)를 매립하며, 제3 절연 패턴(195)은 가변 저항 부재(180)의 상부(180c)를 매립한다. 또한, 제3 절연 패턴(190)은 가변 저항 부재(180) 상에 형성되는 상부 전극(190)도 함께 매립한다. 제3 절연 패턴(195)에는 상부 전극(190)을 부분적으로 노출시키는 상부 개구(198)가 형성된다.The
제1 내지 제3 절연 패턴(175, 185, 190)은 산화물, 질화물 또는 산질화물 중 에서 동일한 물질로 이루어질 수 있으며, 또한 서로 상이한 물질로 이루어질 수도 있다. 예를 들면, 제1 절연 패턴(175)은 산화물로 구성되고, 제2 절연 패턴(185)은 질화물로 이루어지며, 제3 절연 패턴(190)은 산질화물을 포함할 수 있다. 또한, 제1 절연 패턴(175)은 질화물로 이루어지고, 제2 절연 패턴(185)은 산화물로 구성되며, 제3 절연 패턴(190)은 산질화물을 포함할 수 있다. 한편, 제1 내지 제3 절연 패턴들(175, 185, 190) 모두 산화물, 질화물 또는 산질화물 가운데 어느 하나의 물질로 구성될 수도 있다. 더욱이, 제1 및 제3 절연 패턴(175, 190)은 동일한 물질로 구성되고, 제2 절연 패턴(185)은 제1 및 제3 절연 패턴들(175, 190)과 상이한 물질로 이루질 수도 있다.The first to third
가변 저항 부재(180)의 상부(180c) 상에 위치하는 상부 전극(190)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다. 이 경우, 상기 질소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물, 몰리브덴 질화물, 티타늄-실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-붕소 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 텅스텐-붕소 질화물, 지르코늄-알루미늄 질화물, 몰리브덴-실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 텅스텐 산질화물, 또는 탄탈륨 산질화물 등을 포함한다. 한편, 상기 금속 실리사이드는 티타늄 실리사이드 또는 탄탈륨 실리사이드 등을 포함하며, 상기 금속은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨 등을 포함한다. 상부 전극(190)은 하부 전극(170)과 동일한 물질을 포함하거나, 상부 전극(190)과 하부 전 극(170)은 각기 상이한 물질로 이루어질 수 있다.The
도 4a 내지 도 4e는 도 3에 도시한 가변 저항 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 4a 내지 도 4e에 있어서, 도 3과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.4A to 4E illustrate cross-sectional views for describing a method of manufacturing the variable resistance structure illustrated in FIG. 3. In Figs. 4A to 4E, the same reference numerals are used for the same members as in Fig. 3.
도 4a를 참조하면, 콘택 영역 또는 도전성 구조물이 형성된 반도체 기판(도시되지 않음) 상에 층간 절연막(155)을 형성한다. 층간 절연막(155)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 증착(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다. 층간 절연막(155)은 PE-TEOS, USG, PSG, BPSG, SOG 또는 HDP-CVD 산화물 등을 포함한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마(CMP) 공정, 에치 백(etch-back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 층간 절연막(155)의 상부를 평탄하게 형성할 수 있다.Referring to FIG. 4A, an
사진 식각 공정을 통하여 층간 절연막(155)을 부분적으로 식각함으로써, 층간 절연막(155)에 반도체 기판 상에 형성된 상기 콘택 영역 또는 도전성 구조물을 노출시키는 콘택 홀(158)을 형성한다.By partially etching the
콘택 홀(158)을 매립하면서 층간 절연막(155) 상에 제1 도전막을 형성한 다음, 층간 절연막(155)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 콘택 홀(158)에 매립되는 패드(160)를 형성한다. 여기서, 콘택 홀(158)에 형성되는 패드(160)는 콘택 또는 플러그로도 일컬어진다. 상기 제1 도전막은 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하 여 부분적으로 제거된다. 패드(160)는 상기 콘택 영역 또는 도전성 구조물에 접촉되게 형성되어 후속하여 형성되는 하부 전극(170)을 상기 콘택 영역이나 도전성 구조물에 전기적으로 연결시킨다. 패드(160)는 도핑된 폴리실리콘이나 금속으로 이루어진다. 예를 들면, 패드(160)는 텅스텐, 구리, 탄탈륨, 알루미늄 또는 티타늄을 포함한다.A first conductive film is formed on the
패드(160) 및 층간 절연막(155) 상에 추가 절연막을 형성한 후, 사진 식각 공정으로 상기 추가 절연막을 부분적으로 식각하여 패드(160)와 그 주변의 층간 절연막(155)의 일부를 노출시키는 하부 개구(168)를 갖는 추가 절연막 패턴(165)을 형성한다. 여기서, 추가 절연막 패턴(165)은 산화물, 질화물 또는 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정, 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 예를 들면, 추가 절연막 패턴(165)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함한다.After forming an additional insulating film on the
본 발명의 다른 실시예에 따르면, 층간 절연막(155) 및 패드(160) 상에 추가 절연막 패턴(165)을 먼저 형성한 다음, 추가 절연막 패턴(165)을 부분적으로 식각함으로써, 패드(160)를 노출시키는 하부 개구(168)를 형성할 수 있다.According to another embodiment of the present invention, the
화학 기상 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 하부 개구(168)를 채우면서 추가 절연막 패턴(165) 상에 제2 도전막을 형성한 다음, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 추가 절연막 패턴(165)이 노출될 때까지 상기 제2 도전막을 제거함으로써, 하부 개구(168)에 매립되는 하부 전극(170)을 형성한다. 따라서, 하부 전극(170)은 패드 (160)에 접촉되어 상기 기판의 콘택 영역 또는 도전성 구조물에 전기적으로 연결된다. 하부 전극(170)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다. 여기서, 상기 질소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물, 몰리브덴 질화물, 티타늄-실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-붕소 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 텅스텐-붕소 질화물, 지르코늄-알루미늄 질화물, 몰리브덴-실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 텅스텐 산질화물, 또는 탄탈륨 산질화물 등을 포함한다. 또한, 상기 금속 실리사이드는 티타늄 실리사이드 또는 탄탈륨 실리사이드 등을 포함하며, 상기 금속은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨 등을 포함한다.A second conductive film is formed on the additional insulating
도 4b를 참조하면, 추가 절연막 패턴(165) 및 하부 전극(170) 상에 제1 절연막을 형성한다. 상기 제1 절연막은 산화물, 질화물 또는 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 예를 들면, 상기 제1 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성된다.Referring to FIG. 4B, a first insulating layer is formed on the additional insulating
상기 제1 절연막을 사진 식각 공정으로 식각하여 하부 전극(170) 및 추가 절연막 패턴(165)을 덮는 제1 절연 패턴(175)을 형성한 다음, 제1 절연 패턴(175)을 부분적으로 식각하여 제1 절연 패턴(175)에 하부 전극(170)을 노출시키는 제1 개구(178)를 형성한다. 이 경우, 제1 개구(178)는 실질적으로 하부 전극(170)과 동일한 폭(W3)을 갖도록 형성된다. 또한, 제2 절연 패턴(175)은 추가 절연막 패턴(165)과 실질적으로 동일한 면적을 가질 수 있다.The first insulating layer is etched by a photolithography process to form a first
본 발명의 다른 실시예에 따르면, 상기 제1 절연막을 식각하여 제1 절연 패턴(175)을 형성함과 동시에 제1 절연 패턴(175) 내에 제1 개구(178)를 형성할 수 있다.According to another embodiment of the present invention, the first insulating layer may be etched to form a first
도 4c를 참조하면, 제1 개구(178)를 채우면서 제1 절연 패턴(175) 상에 스퍼터링 공정, 진공 증착 공정 또는 펄스 레이저 증착(PLD) 공정 등을 이용하여 제1 상변화 물질층을 형성한다. 상기 제1 상변화 물질층은 게르마늄-안티몬-텔루르, 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 비스무스-안티몬-텔루르, 탄탈륨, 니오브 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함한다.Referring to FIG. 4C, the first phase change material layer is formed on the first
제1 절연 패턴(175)이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 평탄화 공정으로 상기 제1 상변화 물질층을 부분적으로 제거하여 제1 개구(178)에 매립되는 제1 상변화 물질층 패턴(180a)을 형성한다. 제1 상변화 물질층 패턴(180a)은 도 3에 도시한 가변 저항 부재(180)의 하부(180a)에 대응된다. 제1 상변화 물질층 패턴(180a)은 제1 개구(178)를 매립하기 때문에 제1 개구(178)의 폭(W3)과 실질적으로 동일한 폭으로 형성된다. 따라서, 하부 전극(170)과 제1 상변화 물질층 패턴(180a)은 실질적으로 동일한 면 적을 가진다.The
제1 상변화 물질층 패턴(180a) 및 제1 절연 패턴(175) 상에 제2 절연막을 형성한 다음, 상기 제2 절연막을 부분적으로 식각하여 제1 상변화 물질층 패턴(180a)의 일부를 노출시키는 제2 개구(188)를 갖는 제2 절연 패턴(185)을 형성한다. 상기 제2 절연막은 산화물, 질화물 또는 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성한다. 제2 절연 패턴(185)은 제1 절연 패턴(175)과 같은 물질을 사용하여 형성되거나 제1 절연 패턴(175)과 상이한 물질을 사용하여 형성될 수 있다. 즉, 제1 및 제2 절연 패턴들(175, 185)은 각기 산화물, 질화물 또는 산질화물 가운데 동일한 물질을 포함하거나 서로 상이한 물질을 포함할 수 있다.After forming a second insulating film on the first phase change
제1 상변화 물질층 패턴(180a)을 부분적으로 노출시키는 제2 개구(188)는 제1 개구(178)의 폭(W3)의 약 1/5 내지 약 1/2 정도의 폭(W4)으로 형성된다. 이러한 제2 개구(188)의 폭(W4)에 따른 가변 저항 부재(180)(도 4d 참조)의 구조에 대해서는 후술한다.The claim 1 of the phase change material layer to partially expose the pattern (180a) 2
도 4d를 참조하면, 제2 개구(188)를 매립하면서 제2 절연 패턴(185) 상에 제2 상변화 물질층을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제2 절연 패턴(185)이 노출될 때까지 상기 제2 상변화 물질층을 부분적으로 제거함으로써, 제2 개구(188)를 매립하는 제2 상변화 물질층 패턴(180b)을 형성한다. 제2 상변화 물질층 패턴(180b)은 도 3의 가변 저항 부재(180)의 중앙부(180b)에 대응된다. 제2 상변화 물질층 패턴(180b)은 제1 상변화 물질층 패턴(180a)과 실질적으로 동일한 물질과 동일한 공정을 사용하여 형성된다. 따라서, 제2 상변화 물질층 패턴(180b)은 제1 상변화 물질층 패턴(180a)과 일체로 형성된다.Referring to FIG. 4D, after forming the second phase change material layer on the second
제2 상변화 물질층 패턴(180b) 및 제2 절연 패턴(185) 상에 제3 상변화 물질층을 형성한 다음, 사진 식각 공정으로 상기 제3 상변화 물질층을 부분적으로 식각하여 제3 상변화 물질층 패턴(180c)을 형성한다. 따라서, 제1 내지 제3 상변화 물질층 패턴들(180a, 180b 180c)을 구비하는 가변 저항 부재(180)가 형성된다. 제3 상변화 물질층 패턴(180c)은 도 3의 가변 저항 부재(180)의 상부(180c)에 대응된다. 제3 상변화 물질층 패턴(180c)도 제1 및 제2 상변화 물질층 패턴들(180a, 180b)과 실질적으로 동일한 물질과 동일한 공정을 사용하여 형성되기 때문에, 제1 내지 제3 상변화 물질층 패턴들(180a, 180b, 180c)은 전체적으로 일체로 형성된다. 여기서, 제3 상변화 물질층 패턴(180c)은 제1 상변화 물질층 패턴(180a)과 실질적으로 동일한 폭으로 형성된다. 이에 따라, 제2 상변화 물질층 패턴(180b)의 폭(W4)은 제1 및 제3 상변화 물질층 패턴들(180a, 180c)의 폭(W3)의 약 1/5 내지 약 1/2 정도가 된다. 도 3에 도시한 바와 같이, 가변 저항 부재(180)의 중앙부(180b)에 해당되는 제2 상변화 물질층 패턴(180b)은 제2 절연 패턴(185)에 의하여 제1 및 제3 상변화 물질층 패턴들(180a, 180c) 보다 좁은 폭으로 형성된다. 다시 말하면, 가변 저항 부재(180)의 중앙부(180b)에는 양측으로부터 제2 절연 패턴(185)에 의하여 매 립되는 리세스들이 형성된다. 이 경우, 제2 상변화 물질층 패턴(180b)의 폭(W4)이 제1 및 제3 상변화 물질층 패턴들(180a, 180c)의 폭(W3)의 약 1/5 내지 약 1/2 정도이기 때문에, 상기 리세스들은 각기 제1 및 제3 상변화 물질층 패턴들(180a, 180c)의 폭(W3)의 약 1/4 내지 약 2/5 정도의 폭을 갖게 된다. After forming a third phase change material layer on the second phase change
다시 도 4d를 참조하면, 가변 저항 부재(180) 상에 화학 기상 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 제3 도전막을 형성한 후, 사진 식각 공정으로 상기 제3 도전막을 부분적으로 식각하여 제3 상변화 물질층 패턴(180c) 상에 상부 전극(190)을 형성한다. 상부 전극(190)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다. 이 경우, 상기 질소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물, 몰리브덴 질화물, 티타늄-실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-붕소 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 텅스텐-붕소 질화물, 지르코늄-알루미늄 질화물, 몰리브덴-실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 텅스텐 산질화물, 또는 탄탈륨 산질화물 등을 포함한다. 또한, 상기 금속 실리사이드는 티타늄 실리사이드 또는 탄탈륨 실리사이드 등을 포함하며, 상기 금속은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨 등을 포함한다. 상부 전극(190)은 하부 전극(170)과 동일한 물질을 포함하거나 서로 상이한 물질을 포함할 수 있다.Referring back to FIG. 4D, after the third conductive film is formed on the
도 4e를 참조하면, 상부 전극(190)을 덮으면서 제2 절연 패턴(185) 상에 제3 절연막을 형성한 다음, 사진 식각 공정으로 상기 제3 절연막을 부분적으로 식각함으로써, 상부 전극(190)의 일부를 노출시키는 상부 개구(198)를 갖는 제3 절연 패턴(195)을 형성한다. 이에 따라, 가변 저항 부재(180)를 형성하기 위한 몰드막으로 기능하는 동시에 가변 저항 부재(180)를 보호하는 보호 부재(196)가 완성된다. 제3 절연 패턴(195)은 산화물, 질화물 또는 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 여기서, 제3 절연 패턴(195)은 제1 및 제2 절연 패턴들(175, 185)과 동일한 물질을 포함할 수 있으며, 제1 내지 제3 절연 패턴들(175, 185, 190)은 각기 서로 상이한 물질로 이루어질 수도 있다. Referring to FIG. 4E, the third insulating layer is formed on the second
상부 전극(190)을 부분적으로 노출시키는 제3 절연 패턴(195)이 형성되면 반도체 기판 상에는 가변 저항 구조물(150)이 완성된다.When the third
도 5는 본 발명의 다른 실시예에 따른 가변 저항 구조물의 단면도를 도시한 것이다. 본 실시예에 따른 가변 저항 구조물(200)은 층간 절연막(205)에 매립되는 하부 전극(215)을 제외하면 도 3에 도시한 가변 저항 구조물(150)과 실질적으로 동일하므로 각 부재들에 대한 상세한 설명은 생략한다.5 is a cross-sectional view of a variable resistance structure according to another exemplary embodiment of the present invention. The
도 5를 참조하면, 본 발명의 다른 실시예에 따른 가변 저항 구조물(200)은, 층간 절연막(205)에 매립되는 하부 전극(215), 하부 전극(215) 상에 형성된 가변 저항 부재(230), 가변 저항 부재(230)를 감싸는 보호 부재(246), 그리고 가변 저항 부재(230) 상에 형성된 상부 전극(240)을 포함한다. Referring to FIG. 5, the
산화물로 이루어진 층간 절연막(205)에는 반도체 기판(도시되지 않음) 상에 형성된 콘택 영역이나 도전성 구조물에 접촉되는 패드(210)가 형성되며, 하부 전극(215)은 패드(210) 상에 위치한다. 여기서, 패드(210)와 하부 전극(215)은 일체로 형성된다. 하부 전극(215) 및 패드(210)는 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속을 포함한다. In the interlayer insulating
층간 절연막(205)에 매립되는 하부 전극(215) 상에는 칼코겐 화합물을 포함하는 가변 저항 부재(230)가 형성된다. 가변 저항 부재(230)는 제1 면적을 갖는 하부(230a), 제1 면적에 비하여 작은 제2 면적을 갖는 중앙부(230b), 그리고 제1 면적과 실질적으로 동일한 제3 면적을 갖는 상부(230c)를 구비한다. 이러한 가변 저항 부재(230)의 상부(230c), 중앙부(230b) 및 하부(230a)의 면적의 비율은 전술한 바와 동일하다.The
보호 부재(246)는 가변 저항 부재(230)의 중앙부(230b)의 양측으로부터 형성된 리세스들을 채우면서 가변 저항 부제(230)를 전체적으로 매립하도록 형성된다. 보호 부재(246)는 하부 전극(215)이 매립된 층간 절연막(205) 상에 차례로 형성된 제1 절연 패턴(220), 제2 절연 패턴(235) 및 제3 절연 패턴(245)을 포함한다. 제1 절연 패턴(220)은 가변 저항 부재(230)의 하부(230a)를 매립하며, 제2 절연 패턴(235)은 가변 저항 부재(230)의 중앙부(230b)를 매립한다. 이 경우, 가변 저항 부재(230)의 중앙부(230b)의 양측으로부터 수평하게 형성된 상기 리세스들은 각기 제2 절연 패턴(235)에 의하여 채워진다. 제3 절연 패턴(245)은 가변 저항 부재(230)의 상부(230c)를 매립한다. 마찬가지로, 제3 절연 패턴(245)은 가변 저항 부재(230) 상에 형성되는 상부 전극(240)도 함께 매립한다. 여기서, 제3 절연 패턴 (245)에는 상부 전극(240)을 부분적으로 노출시키는 상부 개구(248)가 형성된다. 보호 부재(246)의 제1 내지 제3 절연 패턴(220, 235, 245)의 구성 물질은 상술한 바와 동일하다.The protection member 246 is formed to completely fill the
가변 저항 부재(230)의 상부(230c) 상에 위치하는 상부 전극(240)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다. 마찬가지로, 상부 전극(240)은 하부 전극(215)과 동일한 물질을 포함하거나, 하부 전극(215)과는 상이한 물질로 이루어질 수 있다.The
도 6a 내지 도 6d는 도 5에 도시한 가변 저항 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 6a 내지 도 6d에 있어서, 도 5와 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다. 또한, 도 6a 내지 도 6d에 도시한 가변 저항 구조물의 제조 방법은 하부 전극(215)을 형성하는 공정을 제외하면 도 4a 내지 도 4e를 참조하여 설명한 방법과 동일하므로 중복되는 공정들에 대해서 상세한 성명은 생략한다.6A through 6D illustrate cross-sectional views for describing a method of manufacturing the variable resistance structure illustrated in FIG. 5. In Figs. 6A to 6D, the same reference numerals are used for the same members as in Fig. 5. In addition, since the method of manufacturing the variable resistance structure illustrated in FIGS. 6A to 6D is the same as the method described with reference to FIGS. 4A to 4E except for the process of forming the
도 6a를 참조하면, 콘택 영역이나 도전성 구조물이 마련된 반도체 기판(도시되지 않음) 상에 산화물로 이루어진 층간 절연막(205)을 형성한다.Referring to FIG. 6A, an
제1 사진 식각 공정으로 층간 절연막(205)을 부분적으로 식각하여 층간 절연막(205)에 반도체 기판 상에 형성된 상기 콘택 영역 또는 도전성 구조물을 노출시키는 콘택 홀(208)을 형성한다. 이어서, 제2 사진 식각 공정으로 콘택 홀(208)이 위치하는 층간 절연막(205)의 상부를 식각하여 콘택 홀(208)에 연통되는 하부 개구(209)를 형성한다. 이 경우, 하부 개구(209)는 콘택 홀(208)에 비하여 넓은 면적을 갖도록 형성된다. The interlayer insulating
하부 개구(209) 및 콘택 홀(208)을 동시에 매립하면서 층간 절연막(205) 상에 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 이루어진 제1 도전막을 형성한 후, 층간 절연막(205)이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 상기 제1 도전막을 부분적으로 제거함으로써, 콘택 홀(208)에 매립되는 패드(210)를 형성하는 동시에 하부 개구(209)에 매립되는 하부 전극(215)을 형성한다. 즉, 패드(210)와 하부 전극(215)은 일체로 형성된다. 패드(210)는 상기 콘택 영역 또는 도전성 구조물에 접촉되며, 패드(210)와 일체로 형성된 하부 전극(215)은 패드(210)를 통하여 상기 콘택 영역이나 도전성 구조물에 전기적으로 연결된다.After filling the
도 6b를 참조하면, 하부 전극(215) 및 층간 절연막(205) 상에 산화물, 질화물 또는 산질화물로 구성된 제1 절연막을 형성한 다음, 상기 제1 절연막을 부분적으로 식각하여 하부 전극(215)을 노출시키는 제1 개구(218)를 갖는 제1 절연 패턴(220)을 층간 절연막(205) 상에 형성한다. 여기서, 제1 개구(218)는 하부 전극(215)과 실질적으로 동일한 폭을 갖도록 형성된다. Referring to FIG. 6B, a first insulating film made of an oxide, nitride, or oxynitride is formed on the
도 6c를 참조하면, 제1 개구(218)를 채우면서 제1 절연 패턴(220) 상에 제1 상변화 물질층을 형성한 후, 제1 절연 패턴(220)이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 평탄화 공정으로 상기 제1 상변화 물질층을 부분적으로 제거하여 제1 개구(218)에 매립되는 제1 상변화 물질층 패턴(230a)을 형성한다. 여기서, 제1 상변화 물질층 패턴(230a)은 도 5에 도시한 가변 저항 부재(230)의 하부(230a)에 대응된다. 제1 개구(218)를 매립하는 제1 상변화 물질층 패턴(230a)은 하부 전극(215)과 실질적으로 동일한 면적을 가진다.Referring to FIG. 6C, after forming the first phase change material layer on the first
제1 상변화 물질층 패턴(230a) 및 제1 절연 패턴(220) 상에 제2 절연막을 형성한 후, 상기 제2 절연막을 부분적으로 제거하여 제1 상변화 물질층 패턴(230a)의 일부를 노출시키는 제2 개구(238)를 갖는 제2 절연 패턴(235)을 형성한다. 제1 및 제2 절연 패턴들(220, 235)은 각기 산화물, 질화물 또는 산질화물 가운데 동일한 물질을 포함하거나 서로 상이한 물질을 포함할 수 있다.After forming a second insulating film on the first phase change
제1 상변화 물질층 패턴(230a)을 부분적으로 노출시키는 제2 개구(238)는 제1 개구(218)의 폭의 약 1/5 내지 약 1/2 정도의 폭을 가진다. 제2 개구(238)의 폭에 따른 가변 저항 부재(230)(도 6d 참조)의 구조에 대해서는 전술한 바와 실질적으로 동일하다.The
제2 개구(238)를 매립하면서 제2 절연 패턴(235) 상에 제2 상변화 물질층을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마과 에치 백을 조합한 공정으로 제2 절연 패턴(235)이 노출될 때까지 상기 제2 상변화 물질층을 부분적으로 제거함으로써, 제2 개구(238)를 매립하는 제2 상변화 물질층 패턴(230b)을 형성한다. 제2 상변화 물질층 패턴(230b)은 도 5의 가변 저항 부재(230)의 중앙부(230b)에 상응한다. 제2 상변화 물질층 패턴(230b)은 제1 상변화 물질층 패턴(230a)과 실질적으로 동일한 물질과 동일한 공정을 사용하여 형성되기 때문에, 제2 상변화 물질층 패턴(230b)과 제1 상변화 물질층 패턴(230a)은 서로 일체로 형 성된다.After forming the second phase change material layer on the second
제2 상변화 물질층 패턴(230b) 및 제2 절연 패턴(235) 상에 제3 상변화 물질층을 형성한 후, 상기 제3 상변화 물질층을 부분적으로 식각하여 제3 상변화 물질층 패턴(230c)을 형성하여, 제1 내지 제3 상변화 물질층 패턴들(230a, 230b 230c)을 구비하는 가변 저항 부재(230)를 완성한다. 여기서, 제3 상변화 물질층 패턴(230c)은 도 5의 가변 저항 부재(230)의 상부(230c)에 대응된다. 제3 상변화 물질층 패턴(230c)도 제1 및 제2 상변화 물질층 패턴들(230a, 230b)과 실질적으로 동일한 물질과 동일한 공정을 사용하여 형성되기 때문에, 제1 내지 제3 상변화 물질층 패턴들(230a, 230b, 230c)은 전체적으로 일체로 형성된다. 제3 상변화 물질층 패턴(230c)은 제1 상변화 물질층 패턴(230a)과 실질적으로 동일한 폭으로 형성됨으로써, 제2 상변화 물질층 패턴(230b)의 폭은 제1 및 제3 상변화 물질층 패턴들(230a, 230c)의 폭의 약 1/5 내지 약 1/2 정도가 된다.After the third phase change material layer is formed on the second phase change
도 6d를 참조하면, 가변 저항 부재(230) 상에 화학 기상 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 제3 도전막을 형성한 후, 상기 제3 도전막을 부분적으로 식각하여 제3 상변화 물질층 패턴(230c) 상에 상부 전극(240)을 형성한다. 상부 전극(240)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다.Referring to FIG. 6D, after the third conductive layer is formed on the
상부 전극(240)을 덮으면서 제2 절연 패턴(235) 상에 산화물, 질화물 또는 산질화물로 구성된 제3 절연막을 형성한 후, 상기 제3 절연막을 부분적으로 식각하여 상부 전극(240)의 일부를 노출시키는 상부 개구(248)를 갖는 제3 절연 패턴 (245)을 형성한다. 따라서, 가변 저항 부재(230)를 형성하기 위한 몰드막의 역할을 하며, 가변 저항 부재(230)를 지지하는 보호 부재(246)가 완성된다. 제3 절연 패턴(245)은 제1 및 제2 절연 패턴들(220, 235)과 동일한 물질을 포함할 수 있으며, 제1 내지 제3 절연 패턴들(220, 235, 245)은 각기 서로 상이한 물질로 이루어질 수도 있다. 상부 전극(240)을 부분적으로 노출시키는 제3 절연 패턴(245)이 형성되면 층간 절연막(205) 상에는 가변 저항 구조물(200)이 완성된다.After covering the
도 7은 본 발명의 또 다른 실시예에 따른 가변 저항 구조물의 단면도를 도시한 것이다.7 illustrates a cross-sectional view of a variable resistance structure according to still another embodiment of the present invention.
도 7을 참조하면, 본 실시예에 따른 가변 저항 구조물(250)은 층간 절연막(255) 상에 형성된 하부 전극(270), 하부 전극(270) 상에 형성된 보호 부재(290), 보호 부재(290)에 매립되는 가변 저항 부재(295), 그리고 가변 저항 부재(295) 상에 형성된 상부 전극(297)을 포함한다.Referring to FIG. 7, the
산화물을 포함하는 층간 절연막(255)을 관통하여 패드(260)가 형성되며, 패드(260) 상에는 패드(260) 보다 넓은 면적을 갖는 하부 전극(270)이 형성된다. 패드(260)는 금속 또는 도핑된 폴리실리콘 등과 같은 도전성 물질로 이루어지며, 하부 전극(270)은 질소를 함유하는 도전성 물질, 금속, 도핑된 폴리실리콘 또는 금속 실리사이드로 구성된다.The
하부 전극(270)은 추가 절연막 패턴(265)에 매립되며, 추가 절연막 패턴(265) 상에는 보호 부재(290)가 형성된다. 보호 부재(290)는 산화물을 식각하기 위한 식각 가스나 식각 용액 또는 질화물을 식각하기 위한 식각 가스나 식각 용액에 대하여 상이한 식각율을 갖는 물질들로 이루어진 절연 패턴들을 포함한다. 보다 상세하게는, 보호 부재(290)는 각기 산화물 또는 질화물로 구성된 제1 절연 패턴(275), 제2 절연 패턴(280) 및 제3 절연 패턴(285)을 구비한다. 여기서, 제1 및 제3 절연 패턴들(275, 285)은 동일한 물질을 사용하여 형성되며, 제2 절연 패턴(280)은 제1 및 제3 절연 패턴들(275, 285)과 상이한 물질을 사용하여 형성된다. 예를 들면, 제1 및 제3 절연 패턴들(275, 285)은 질화물을 포함하며, 제2 절연 패턴(280)은 산화물을 포함한다. 또한, 제1 및 제3 절연 패턴들(275, 280)은 산화물로 이루어질 수 있으며, 제2 절연 패턴(280)은 질화물로 구성될 수 있다. 이에 따라, 산화물이나 질화물을 식각하는 식각 가스나 식각 용액에 대하여 제1 및 제3 절연 패턴들(275, 285)을 제2 절연 패턴(280)에 비하여 빠르게 식각되기 때문에, 제2 절연 패턴(280)이 내측으로 수평하게 돌출된다.The
본 발명의 다른 실시예에 따르면, 제1 내지 제3 절연 패턴들(275, 280, 285)은 각기 서로 다른 불순물 농도를 갖는 PSG, BSG 또는 BPSG를 사용하여 형성할 수 있다. 예를 들면, 제1 및 제3 절연 패턴들(275, 285)은 제1 불순물 농도를 갖는 PSG, BSG 또는 BPSG를 사용하여 형성되고, 제2 절연 패턴(280)은 상기 제1 불순물 농도 보다 상대적으로 높은 제2 불순물 농도를 갖는 PSG, BSG 또는 BPSG를 사용하여 형성된다. 여기서, 상기 제1 불순물 농도가 상기 제2 불순물 농도에 비하여 낮기 때문에, 불화수소를 포함하는 식각 용액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각 용액을 사용하여 식각 공정을 수행할 때, 제1 및 제3 절연 패턴들(275, 285)이 제2 절연 패턴(280)에 비하여 빠른 속도로 식각된다.According to another embodiment of the present invention, the first to third
본 발명의 또 다른 실시예에 따르면, 서로 다른 불순물 농도를 갖는 BSG, PSG 또는 BPSG를 사용하여 제1 및 제3 절연 패턴들(275, 285)과 제2 절연 패턴(280)을 형성할 경우, 불화수소 가스 및 수증기를 함유하는 제1 식각 가스와 사불화탄소 및 산소를 함유하는 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정을 통하여 제1 및 제3 절연 패턴들(275, 285)을 제2 절연 패턴(280)에 비하여 빠른 속도로 식각할 수 있다.According to another embodiment of the present invention, when the first and third
본 발명의 또 다른 실시예에 따르면, 제1 및 제3 절연 패턴(275, 285)을 불순물이 도핑된 산화물인 BSG, PSG 또는 BPSG를 사용하여 형성하고, 제2 절연 패턴(280)을 불순물이 도핑되지 않은 산화물인 USG, SOG, PE-TEOS 또는 HDP-CVD 산화물을 사용하여 형성함으로써, 전술한 식각 용액 또는 식각 가스에 대하여 제1 및 제3 절연 패턴들(275, 285)을 제2 절연 패턴(280) 보다 빠르게 식각할 수 있다.According to another embodiment of the present invention, the first and third
가변 저항 부재(295)의 하부(295a), 중앙부(295b) 및 상부(295c)는 각기 보호 부재(290)의 제1 절연 패턴(275), 제2 절연 패턴(280) 및 제3 절연 패턴(285)에 매립된다. 가변 저항 부재(295)는 상술한 구조를 갖는 보호 부재(290) 내에 매립되기 때문에 가변 저항 부재(295)의 중앙부(295b)의 폭(W6)은 상부(295c) 및 하부(295a)의 폭(W5)의 약 1/5 내지 약 1/2 정도가 된다. 즉, 제1 및 제3 절연 패턴들(275, 285)에 비하여 제2 절연 패턴(280)이 돌출한 구조를 갖는 보호 부재(290) 내에 가변 저항 부재(295)가 형성되기 때문에, 가변 저항 부재(295)는 대체로 'I'자의 단면 형상 또는 모래시계의 형상을 갖게 된다. 가변 저항 부재(295)는 칼코겐 화합물, 예를 들면, 게르마늄-안티몬-텔루르, 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 비스무스-안티몬-텔루르, 탄탈륨, 니오븀 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함한다.The
질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 또는 금속 실리사이드로 구성된 상부 전극(297)은 가변 저항 부재(295)의 상부(295c) 상에 위치한다. 상부 전극(297)은 가변 저항 부재(295)의 상부(295c) 및 하부(295a)와 실질적으로 동일한 폭을 가진다.An
도 8a 내지 도 8c는 도 7에 도시한 가변 저항 구조물의 일 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 8a 내지 도 8c에 있어서, 도 7과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.8A to 8C illustrate cross-sectional views for describing a method of manufacturing the variable resistance structure illustrated in FIG. 7. 8A to 8C, the same reference numerals are used for the same members as in FIG.
도 8a를 참조하면, 콘택 영역 또는 도전성 구조물을 갖는 반도체 기판(도시되지 않음) 상에 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 증착(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 층간 절연막(255)을 형성한다. 층간 절연막(255)은 산화물, 예를 들면, PE-TEOS, USG, PSG, BPSG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성된다.Referring to FIG. 8A, a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PE-CVD) process, an atomic layer deposition (ALD) process, or a semiconductor substrate (not shown) having a contact region or a conductive structure is provided. An interlayer insulating
층간 절연막(255)을 부분적으로 식각하여 층간 절연막(255)에 상기 콘택 영역 또는 도전성 구조물을 노출시키는 콘택 홀(258)을 형성한 후, 콘택 홀(258)을 채우면서 층간 절연막(255) 상에 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 제1 도전막을 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 텅스텐, 구리, 탄탈륨, 알루미늄 또는 티타늄을 사용하여 형성된다.After partially etching the
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 층간 절연막(255)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 콘택 홀(258)을 채우는 패드(260)를 형성한다. 패드(260)는 상기 콘택 영역 또는 도전성 구조물에 접촉되어 후속하여 형성되는 하부 전극(270)을 상기 콘택 영역이나 도전성 구조물에 전기적으로 연결시킨다.The
패드(260)가 형성된 층간 절연막(255) 상에 산화물, 질화물 또는 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정, 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 추가 절연막을 형성한 다음, 상기 추가 절연막을 부분적으로 식각하여 패드(260)와 그 주변의 층간 절연막(255)의 일부를 노출시키는 하부 개구(268)를 갖는 추가 절연막 패턴(265)을 형성한다.The oxide, nitride, or oxynitride is deposited on the
화학 기상 증착 공정, 펄스 레이저 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 하부 개구(268)를 채우면서 추가 절연막 패턴(265) 상에 제2 도전막을 형성한 다음, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 추가 절연막 패턴(265)이 노출될 때까지 상기 제2 도전막을 제거함으로써, 하부 개구(268)에 매립되는 하부 전극(270)을 형성한다. 하부 전극 (270)은 패드(260)에 접촉되어 상기 기판의 콘택 영역 또는 도전성 구조물에 전기적으로 연결된다. 하부 전극(270)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다.A second conductive film is formed on the additional insulating
도 8b를 참조하면, 추가 절연막 패턴(265) 및 하부 전극(270) 상에 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 제1 절연막, 제2 절연막 및 제3 절연막을 차례로 형성한 후, 상기 제3 절연막, 제2 절연막 및 제1 절연막을 순차적으로 패터닝하여, 추가 절연막 패턴(265) 및 하부 전극(270) 상에 제1 절연막 패턴(275), 제2 절연막 패턴(280) 및 제3 절연막 패턴(285)을 형성한다. 전술한 바와 같이, 제1 및 제3 절연막 패턴들(275, 285)과 제2 절연막 패턴(280)은 각기 산화물이나 질화물을 식각하는 식각 가스 또는 식각 용액에 대하여 상이한 식각율을 갖는 물질들을 사용하여 형성한다. 예를 들면, 제1 및 제3 절연막 패턴들(275, 285)은 산화물을 사용하여 형성되고, 제2 절연막 패턴(275)은 질화물을 사용하여 형성되거나 그 반대의 경우도 가능하다. 또한, 제1 및 제3 절연막 패턴들(275, 285)은 불순물이 도핑된 산화물을 포함하고, 제2 절연막 패턴(275)은 불순물이 도핑되지 않은 산화물을 사용하여 형성할 수 있다.Referring to FIG. 8B, the first insulating layer and the second insulating
제1 내지 제3 절연막 패턴들(275, 280, 285)을 부분적으로 식각하여 하부 전극(270)을 노출시키는 개구(293)를 형성하여 보호 부재(290)를 완성한다. 여기서, 상술한 바에 따라 제1 및 제3 절연막 패턴들(275, 285)이 제2 절연막 패턴(280)에 비하여 빠른 속도로 식각되기 때문에 제2 절연막 패턴(280)은 하부 전극(270)의 내 측을 향하여 수평하게 돌출된다. 이에 따라, 개구(293)는 중앙부의 폭(W8)이 상부 및 하부의 폭(W7)의 약 1/5 내지 약 1/2 정도가 되며, 개구(293)의 상부 및 하부의 폭(W7)은 실질적으로 하부 전극(270)과 동일하게 형성된다.The
도 8c를 참조하면, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 증착 공정을 통하여 보호 부재(290)의 개구(293)를 채우면서 보호 부재(290) 상에 상변화 물질층을 형성한다. 여기서, 상기 상변화 물질층은 게르마늄-안티몬-텔루르, 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 비스무스-안티몬-텔루르, 탄탈륨, 니오븀 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함한다.Referring to FIG. 8C, a phase change material layer is formed on the
보호 부재(290)의 제3 절연 패턴(285)이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 평탄화 공정으로 상기 상변화 물질층을 부분적으로 제거하여 개구(293)에 매립되는 가변 저항 부재(295)를 형성한다. 보호 부재(290)의 개구(293)가 상부 및 하부에 비하여 좁은 폭을 갖는 중앙부를 구비하기 때문에, 이러한 개구(293)를 채우는 가변 저항 부재(295)도 상부(295c) 및 하부(295a)에 비하여 중앙부(295b)가 좁은 폭을 가지게 된다. 따라서, 보호 부재(290)는 가변 저항 부재(295)를 형성하기 위한 몰드의 역할을 하면서, 가변 저항 부재(295)가 완성된 후에는 가변 저항 부재(295)의 구조를 유지하는 역할도 수행한다. 이 경우, 가변 저항 부재(295)의 상부(295c) 및 하부(295a)는 하부 전극(270)과 실질적으로 동일한 면적으로 형성된다.The phase change material layer is partially removed by a chemical mechanical polishing process, an etch back process, or a planarization process combining chemical mechanical polishing and etch back until the third
가변 저항 부재(295) 상에 화학 기상 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 제3 도전막을 형성한 다음, 상기 제3 도전막을 부분적으로 식각하여 가변 저항 부재(295) 상에 상부 전극(297)을 형성하여 반도체 기판 상에 가변 저항 구조물(250)을 완성한다. 상부 전극(297)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속을 사용하여 형성된다.After forming a third conductive layer on the
도 9a 내지 도 9d는 도 7에 도시한 가변 저항 구조물의 다른 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.9A to 9D illustrate cross-sectional views for describing another method of manufacturing the variable resistance structure illustrated in FIG. 7.
도 9a를 참조하면, 콘택 영역 또는 도전성 구조물을 갖는 반도체 기판(도시되지 않음) 상에 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 층간 절연막(655)을 형성한다. 층간 절연막(655)은 산화물을 사용하여 형성된다.Referring to FIG. 9A, an interlayer insulating film is formed on a semiconductor substrate (not shown) having a contact region or a conductive structure by using a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, an atomic layer deposition process, or a high density plasma chemical vapor deposition process.
층간 절연막(655)을 부분적으로 식각하여 층간 절연막(655)에 상기 콘택 영역 또는 도전성 구조물을 노출시키는 콘택 홀(658)을 형성한 후, 콘택 홀(658)을 채우면서 층간 절연막(655) 상에 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 제1 도전막을 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 텅스텐, 구리, 탄탈륨, 알루미늄 또는 티타늄을 사용하여 형성된다.After partially etching the
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 층간 절연막(655)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 콘택 홀(658)을 채우는 패드(660)를 형성한다. 패드(660)는 상기 콘택 영역 또는 도전성 구조물에 접촉되어 후속하여 형성되는 하부 전극(670)을 상기 콘택 영역이나 도전성 구조물에 전기적으로 연결시킨다.The
패드(660)가 형성된 층간 절연막(655) 상에 산화물, 질화물 또는 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정, 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 추가 절연막을 형성한 다음, 상기 추가 절연막을 부분적으로 식각하여 패드(660)와 그 주변의 층간 절연막(655)의 일부를 노출시키는 하부 개구(668)를 갖는 추가 절연막 패턴(665)을 형성한다.The oxide, nitride, or oxynitride is deposited on the
화학 기상 증착 공정, 펄스 레이저 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 하부 개구(668)를 채우면서 추가 절연막 패턴(665) 상에 제2 도전막을 형성한 다음, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 추가 절연막 패턴(665)이 노출될 때까지 상기 제2 도전막을 제거함으로써, 하부 개구(668)에 매립되는 하부 전극(670)을 형성한다. 하부 전극(670)은 패드(660)에 접촉되어 상기 기판의 콘택 영역 또는 도전성 구조물에 전기적으로 연결된다. 하부 전극(670)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다.A second conductive film is formed on the additional insulating
도 9b를 참조하면, 추가 절연막 패턴(665) 및 하부 전극(670) 상에 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 제1 절연막, 제2 절연막 및 제3 절연막을 차례로 형성한다.Referring to FIG. 9B, the first insulating film and the second insulating film may be formed on the additional insulating
상기 제3 절연막, 제2 절연막 및 제1 절연막을 순차적으로 패터닝하여, 추가 절연막 패턴(665) 및 하부 전극(670) 상에 제1 절연막 패턴(675), 제2 절연막 패턴(680) 및 제3 절연막 패턴(685)을 형성한다. 상술한 바와 같이, 제1 및 제3 절연막 패턴들(675, 685)과 제2 절연막 패턴(680)은 각기 산화물이나 질화물을 식각하는 식각 가스 또는 식각 용액에 대하여 상이한 식각율을 갖는 물질들을 사용하여 형성한다. 예를 들면, 제1 및 제3 절연막 패턴들(275, 285)은 산화물을 사용하여 형성되고, 제2 절연막 패턴(275)은 질화물을 사용하여 형성되거나 그 반대의 경우도 가능하다. 또한, 제1 및 제3 절연막 패턴들(275, 285)은 불순물이 도핑된 산화물을 포함하고, 제2 절연막 패턴(275)은 불순물이 도핑되지 않은 산화물을 사용하여 형성할 수 있다.The third insulating film, the second insulating film, and the first insulating film are sequentially patterned to form the first insulating
제3 내지 제1 절연막 패턴들(685, 680, 675)을 차례로 부분적으로 식각하여 하부 전극(670)의 일부를 노출시키는 제1 개구(688)를 형성한다. 이 경우, 제1 개구(688)의 폭(W9)은 하부 전극(670)의 폭의 약 1/10 내지 약 1/2 정도가 된다. 제1 개구(688)는 건식 식각 공정으로 형성된다.The third to first insulating
도 9c를 참조하면, 습식 식각 공정으로 제1 개구(688)를 확장하여 제2 개구(693)를 형성함으로써, 추가 절연 패턴(665) 상에 보호 부재(690)를 완성한다. 이 경우, 제1 개구(688)의 폭(W9)은 제2 개구(693)의 폭(W10)의 약 1/4 내지 약 2/5 정 도가 된다. 제2 개구(693)를 형성하기 위한 상기 습식 식각 공정에 있어서, 제1 및 제3 절연 패턴들(675, 685)이 산화물로 구성되고 제2 절연 패턴(680)이 질화물로 이루어질 경우, 불화수소를 포함하는 식각 용액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각 용액을 사용하여 식각 공정을 수행할 때, 제1 및 제3 절연 패턴들(675, 685)이 제2 절연 패턴(680)에 비하여 빠른 속도로 식각된다. 이에 따라, 제2 절연 패턴(680)이 제2 개구(693) 내부로 수평하게 돌출된다. 또한, 제1 및 제3 절연 패턴들(675, 685)이 제1 불순물 농도로 도핑된 산화물로 이루어지고, 제2 절연 패턴(680)이 상기 제1 불순물 농도 보다 높은 제2 불순물 농도로 도핑된 산화물로 이루어질 경우, 제1 및 제3 절연 패턴들(275, 285)이 제2 절연 패턴(280)에 비하여 빠른 속도로 식각됨으로써, 중앙부의 폭이 상부 및 하부의 폭에 비하여 좁은 제2 개구(693)가 형성된다. 상술한 바와 같이, 제1 및 제3 절연막 패턴들(675, 685)이 제2 절연막 패턴(680)에 비하여 빠른 속도로 식각되기 때문에 제2 절연막 패턴(680)은 하부 전극(670)의 내측을 향하여 수평하게 돌출된다.Referring to FIG. 9C, the
도 9d를 참조하면, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 증착 공정을 통하여 보호 부재(690)의 제2 개구(693)를 채우면서 보호 부재(690) 상에 상변화 물질층을 형성한다. 상기 상변화 물질층은 게르마늄-안티몬-텔루르, 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 비스무스-안티몬-텔루르, 탄탈륨, 니오븀 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함한다.Referring to FIG. 9D, a phase change material layer on the
보호 부재(690)의 제3 절연 패턴(685)이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 평탄화 공정으로 상기 상변화 물질층을 부분적으로 제거하여 제2 개구(693)에 매립되는 가변 저항 부재(695)를 형성한다. 보호 부재(690)의 제2 개구(693)가 상부 및 하부에 비하여 좁은 폭을 갖는 중앙부를 구비하기 때문에, 이러한 제2 개구(693)를 채우는 가변 저항 부재(695)도 상부(695c) 및 하부(695a)에 비하여 중앙부(695b)가 좁은 폭을 가지게 된다. 보호 부재(690)는 가변 저항 부재(695)를 형성하기 위한 몰드의 역할을 하면서, 가변 저항 부재(695)가 완성된 후에는 가변 저항 부재(695)의 구조를 유지하는 역할도 수행한다. 이 경우, 가변 저항 부재(695)의 상부(695c) 및 하부(695a)는 하부 전극(670)과 실질적으로 동일한 면적으로 형성된다.The phase change material layer may be partially removed by a chemical mechanical polishing process, an etch back process, or a planarization process combining chemical mechanical polishing and etch back until the third
가변 저항 부재(695) 상에 화학 기상 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 제3 도전막을 형성한 다음, 상기 제3 도전막을 부분적으로 식각하여 가변 저항 부재(695) 상에 상부 전극(700)을 형성하여 반도체 기판 상에 가변 저항 구조물(650)을 완성한다. 상부 전극(700)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속을 사용하여 형성된다.After forming a third conductive layer on the
도 10은 본 발명의 또 다른 실시예에 따른 가변 저항 구조물의 단면도를 도시한 것이다. 본 실시예에 따른 가변 저항 구조물(300)에 있어서, 하부 전극(315)이 층간 절연막(305)에 매립되는 점을 제외하면 도 7에 도시한 가변 저항 구조물(250)과 동일하다.10 illustrates a cross-sectional view of a variable resistance structure according to still another embodiment of the present invention. In the
도 10에 도시한 바와 같이, 본 실시예에 따른 가변 저항 구조물(300)은 패드(315)와 일체로 형성되어 층간 절연막(305)에 매립되는 하부 전극(315), 층간 절연막(305) 상에 형성되어 하부 전극(3150을 노출시키는 개구를 포함하는 보호 부재(335), 보호 부재(335)의 개구를 채우는 가변 저항 부재(340), 그리고 가변 저항 부재(340) 상에 형성된 상부 전극(345)을 구비한다.As shown in FIG. 10, the
추가 절연 패턴이 형성되지 않기 때문에, 보호 부재(335)의 제1 절연 패턴(320)은 층간 절연막(305) 상에 직접 형성되며, 제1 절연 패턴(320) 상에는 제2 절연 패턴(325) 및 제3 절연 패턴(330)이 순차적으로 형성된다.Since the additional insulating pattern is not formed, the first
보호 부재(335)의 제2 절연 패턴(325)이 수평하게 돌출되기 때문에 보호 부재(335)에 매립되는 가변 저항 부재(340)도 보호 부재(3350의 구조에 상응하여 하부(340a) 및 상부(340c)에 비하여 중앙부(340b)가 상대적으로 작은 면적으로 형성된다. 상부 전극(345)은 가변 저항 부재(340)의 상부(340c)와 동일한 면적으로 가변 저항 부재(340) 상에 형성된다.Since the second
본 실시예에 따른 가변 저항 부재(300)의 제조 방법은 도 6a에 도시한 바와 같이 층간 절연막(305)에 패드(310)와 하부 전극(315)을 일체로 형성하는 점을 제외하면 도 8a 내지 도 8c 또는 도 9a 내지 도 9d에 도시한 가변 저항 부재(250)의 제조 공정들과 실질적으로 동일하므로 이에 대한 설명은 생략한다.The method of manufacturing the
상변화 메모리 장치 및 그 제조 방법Phase change memory device and manufacturing method thereof
도 11은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도를 도시한 것이다. 본 실시예에 따른 상변화 메모리 장치는 도 7에 도시한 가변 저항 구조물(250)을 구비하지만, 도 10에 도시한 가변 저항 구조물(300)을 본 실시예에 따른 상변화 메모리 장치에 적용할 수도 있다.11 is a cross-sectional view of a phase change memory device according to an embodiment of the present invention. Although the phase change memory device according to the present exemplary embodiment includes the
도 11을 참조하면, 반도체 기판(350) 상에는 소자 분리막(355)이 형성되어 반도체 기판(350)에 액티브 영역을 정의한다. 게이트 구조물들(380)과 같은 도전성 구조물들은 상기 액티브 영역에 형성되며, 제1 및 제2 콘택 영역(385, 390)은 각기 게이트 구조물들(380) 사이로 노출되는 반도체 기판(350)에 형성된다. 각 게이트 구조물(380)은 반도체 기판(350) 상에 순차적으로 형성된 게이트 절연막 패턴(360), 게이트 전극(365), 게이트 마스크(370) 및 게이트 스페이서(375)를 구비한다.Referring to FIG. 11, an
산화물로 이루어진 제1 층간 절연막(395)은 반도체 기판(350) 상에 위치하는 게이트 구조물들(380)을 덮으면서 형성되며, 제1 및 제2 패드들(400, 405)은 각기 제1 층간 절연막(395)을 관통하여 형성된다. 이 경우, 제1 패드(400)는 제1 콘택 영역(385)에 접촉되며, 제2 패드(405)는 제2 콘택 영역(390)에 접촉된다. 예를 들면, 제1 층간 절연막(395)은 PE-TEOS, USG, SOG 또는 HDP-CVD 산화물로 이루어지며, 제1 및 제2 패드들(400, 405)은 각기 도핑된 폴리실리콘이나 텅스텐, 알루미늄, 탄탈륨 또는 구리 등과 같은 금속으로 구성된다.The first
제2 패드(405) 상에는 비트 라인(410)과 같은 도전성 구조물이 형성된다. 이 경우, 비트 라인(410)은 도핑된 폴리실리콘, 금속 또는 금속 질화물로 이루어진다.A conductive structure such as a
비트 라인(410)을 덮으면서 제1 및 제2 패드(400, 405)가 형성된 제1 층간 절연막(395) 상에는 제2 층간 절연막(415)이 형성된다. 제3 패드(420)는 제2 층간 절연막(415)을 관통하여 제1 패드(400)에 접촉되게 형성된다. 제2 층간 절연막(415)은 PE-TEOS, USG, SOG 또는 HDP-CVD 산화물로 이루어지며, 제3 패드(420)는 도핑된 폴리실리콘, 텅스텐, 알루미늄, 탄탈륨 또는 구리 등으로 구성된다.A second
제3 패드(420) 및 제2 층간 절연막(415) 상에는 제3 패드(420)를 노출시키는 하부 개구를 구비하는 추가 절연 패턴(425)이 형성된다. 이 경우, 추가 절연 패턴(425)은 산화물, 질화물 또는 산질화물을 포함한다. 예를 들면, 추가 절연 패턴(425)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 이루어진다.An additional
추가 절연 패턴(425)의 개구를 채우면서 제3 패드(420) 상에는 하부 전극(430)이 형성된다. 하부 전극(430)은 질소를 함유하는 도전성 물질, 금속, 도핑된 폴리실리콘 또는 금속 실리사이드를 포함한다.The
추가 절연 패턴(425) 상에는 하부 전극(430)을 노출시키는 개구를 갖는 보호 부재(450)가 형성된다. 보호 부재(450)는 상술한 바와 같이 서로 다른 식각율을 갖는 산화물 및/또는 질화물을 사용하여 형성된 제1 내지 제3 절연 패턴들(435, 440, 445)을 포함한다.A
칼코겐 화합물로 이루어진 가변 저항 부재(460)는 보호 부재(450)의 개구에 매립된다. 보호 부재(450)의 형상에 따라 가변 저항 부재(460)는 상부(460c) 및 하부(460a)에 비하여 작은 면적을 갖는 중앙부(460b)를 구비한다.The
질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 또는 금속 실리사이드로 이루어진 상부 전극(465)은 가변 저항 부재(460)의 상부(460c) 상에 형성된 다.An
제3 층간 절연막(470)은 보호 부재(450) 및 상부 전극(465)을 덮으면서 추가 절연 패턴(425) 상에 형성된다. 제3 층간 절연막(470)은 PE-TEOS, USG, SOG 또는 HDP-CVD 산화물을 포함한다.The third
제3 층간 절연막(470)에는 상부 전극(465)을 노출시키는 상부 개구가 형성된다. 상부 배선(475)과 같은 상부 도전성 구조물은 상기 상부 개구를 채우면서 제3 층간 절연막(470) 상에 형성되어 상부 전극(465)에 연결된다. 상부 배선(475)은 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전성 물질로 구성된다.An upper opening is formed in the third
도 12a 내지 도 12e는 도 11에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 12a 내지 도 12e에 있어서, 도 11과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.12A to 12E illustrate cross-sectional views for describing a method of manufacturing the phase change memory device shown in FIG. 11. 12A to 12E, the same reference numerals are used for the same members as in FIG.
도 12a를 참조하면, 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화(LOCOS) 공정 등과 같은 소자 분리 공정을 이용하여 반도체 기판(350)에 소자 분리막(355)을 형성함으로써, 반도체 기판(350)을 액티브 영역 및 필드 영역으로 구분한다.Referring to FIG. 12A, the
반도체 기판(350)의 액티브 영역 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 차례로 형성한 다음, 사진 식각 공정을 이용하여 상기 게이트 마스크층, 게이트 도전막 및 게이트 절연막을 순차적으로 패터닝하여 상기 액티브 영역에 게이트 절연막 패턴(360), 게이트 전극(365) 및 게이트 마스크(370)를 형성한다. 상기 게이트 도전막은 도핑된 폴리실리콘막이나 금속막 등의 단일층 또는 도핑 된 폴리실리콘막 및 금속막을 포함하는 이중층 구조로 형성된다. 또한, 상기 게이트 마스크층은 산화물에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다. A gate insulating layer, a gate conductive layer, and a gate mask layer are sequentially formed on the active region of the
본 발명의 다른 실시예에 따르면, 사진 식각 공정으로 상기 게이트 마스크층을 먼저 식각하여 상기 게이트 도전막 상에 게이트 마스크(370)를 형성한 후, 게이트 마스크(370)를 식각 마스크로 이용하여 상기 게이트 도전막 및 게이트 절연막을 식각하여, 게이트 전극(365) 및 게이트 절연막 패턴(360)을 형성할 수 있다.According to another embodiment of the present invention, the gate mask layer is first etched by a photolithography process to form a
게이트 마스크(375)를 덮으면서 반도체 기판(350) 상에 실리콘 질화물로 이루어진 질화막을 형성한다. 상기 질화막을 식각하여 게이트 마스크(370), 게이트 전극(370) 및 게이트 절연막 패턴(360)의 측벽에 게이트 스페이서(375)를 형성함으로써, 반도체 기판(350) 상에 게이트 절연막 패턴(360), 게이트 전극(365), 게이트 마스크(370) 및 게이트 스페이서(375)를 포함하는 게이트 구조물(380)을 형성한다. 게이트 스페이서(375)는 상기 질화막을 이방성 식각 공정으로 식각하여 형성된다.A nitride film made of silicon nitride is formed on the
게이트 구조물들(380)을 마스크로 이용하여 게이트 구조물들(380) 사이로 노출되는 반도체 기판(350)에 제1 및 제2 콘택 영역(385, 390)을 형성한다. 소오스/드레인 영역에 해당되는 제1 및 제2 콘택 영역(385, 390)은 이온 주입 공정 및 열처리 공정을 통하여 반도체 기판(350)에 불순물을 이온 주입하고 열처리하여 형성된다. 따라서, 게이트 구조물들(380)과 제1 및 제2 콘택 영역(385, 390)을 포함하는 MOS 트랜지스터들이 반도체 기판(350) 상에 형성된다. 여기서, 제1 콘택 영역(385)은 가변 저항 구조물의 콘택 영역에 해당되며, 제2 콘택 영역(390)은 비트 라 인(410)의 콘택 영역에 해당된다. First and
상기 트랜지스터들을 덮으면서 반도체 기판(350) 상에 제1 층간 절연막(395)을 형성한다. 제1 층간 절연막(395)은 PE-TEOS, USG, SOG 또는 HDP-CVD 등과 같은 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(395)의 상면을 평탄화시킬 수 있다.The first
사진 식각 공정을 통하여 제1 층간 절연막(395)을 부분적으로 식각하여 제1 층간 절연막(395) 중 아래에 제1 및 제2 콘택 영역(385, 390)이 위치하는 부분들에 각기 제1 및 제2 콘택 영역(385, 390)을 노출시키는 제1 및 제2 콘택 홀들(397, 398)을 형성한다.The first
제1 및 제2 콘택 홀(397, 398)을 채우면서 제1 층간 절연막(395) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘이나 구리, 탄탈륨, 텅스텐, 알루미늄 등과 같은 금속을 사용하여 형성한다. 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정으로 제1 층간 절연막(395)이 노출될 때까지 상기 제1 도전막을 제거하여, 제1 콘택 홀(397) 내에 제1 패드(400)를 형성하는 동시에 제2 콘택 홀(398) 내에 제2 패드(405)를 형성한다. 후속하여 형성되는 하부 전극(430)은 제1 패드(400)를 통하여 제1 콘택 영역(385)에 전기적으로 연결된다.A first conductive layer is formed on the first
도 12b를 참조하면, 제2 패드(405) 상에 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 비트 라인(410)과 같은 도전성 구조물을 형성한다. 비트 라인(410)은 화학 기상 증착 공정, 스퍼터링 공정, 펄스 레이저 증착 공정 또는 진공 증착 공정 등을 이용하여 형성된다.Referring to FIG. 12B, a conductive structure, such as
비트 라인(410), 제1 패드(400) 및 제2 패드(405)를 덮으면서 제1 층간 절연막(395) 상에 제2 층간 절연막(415)을 형성한다. 제2 층간 절연막(415)은 PE-TEOS, USG, SOG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성한다. 제2 층간 절연막(415)은 제1 층간 절연막(395)과 동일하거나 상이한 물질을 사용하여 형성할 수 있다.A second
사진 식각 공정으로 제2 층간 절연막(415)을 부분적으로 식각하여 제2 층간 절연막(415)에 제1 패드(400)를 노출시키는 제3 콘택 홀(도시되지 않음)을 형성한다. 상기 제3 콘택 홀을 채우면서 제2 층간 절연막(415) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘이나 탄탈륨, 구리, 텅스텐 또는 알루미늄과 같은 금속을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 제2 층간 절연막(415)의 상부를 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 평탄화시킨 다음, 평탄화된 제2 층간 절연막(415) 상에 상기 제2 도전막을 형성할 수 있다. 제2 층간 절연막(415)의 상면이 노출될 때까지 상기 제2 도전막을 제거하여 상기 제3 콘택 홀에 매립되는 제3 패드(420)를 형성한다. 제3 패드(420)는 후속하여 형성되는 하부 전극(430)을 제1 패드(400)에 전기적으로 연결하는 역할을 한다.The second
제3 패드(420) 및 제2 층간 절연막(415) 상에 추가 절연막을 형성한 다음, 상기 추가 절연막을 부분적으로 식각하여 제3 패드(420)를 노출시키는 하부 개구를 갖는 추가 절연 패턴(425)을 형성한다. 이 경우, 상기 추가 절연막은 산화물, 질화물 또는 산질화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성한다.After forming an additional insulating film on the
상기 하부 개구를 채우면서 추가 절연 패턴(425) 상에 제3 도전막을 형성한 다음, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 상기 제3 도전막을 부분적으로 제거하여 상기 하부 개구에 매립되는 하부 전극(430)을 형성한다. 여기서, 상기 제3 도전막은 질소를 함유하는 도전성 물질, 금속 도핑된 폴리실리콘, 또는 금속 실리사이드를 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정 또는 펄스 레이저 증착 공정으로 적층하여 형성된다.Forming a third conductive film on the additional
도 12c를 참조하면, 하부 전극(430) 및 추가 절연 패턴(425) 상에 제1 절연막, 제2 절연막 및 제3 절연막을 순차적으로 형성한 다음, 사진 식각 공정으로 상기 제3 내지 제1 절연막들을 차례로 패터닝하여 하부 전극(430) 및 추가 절연 패턴(425) 상에 제1 내지 제3 절연 패턴들(435, 440, 445)을 형성한다. 이 경우, 제1 내지 제3 절연 패턴들(435, 440, 445)을 형성하는 공정 및 구성 물질들은 도 7 및 도 8b를 참조하여 설명한 바와 동일하므로 이에 대한 설명은 생략한다.Referring to FIG. 12C, the first insulating layer, the second insulating layer, and the third insulating layer are sequentially formed on the
도 12d를 참조하면, 제1 내지 제3 절연 패턴들(435, 440, 445)을 부분적으로 식각하여 하부 전극(430)을 노출시키는 개구(453)를 형성함으로써, 추가 절연 패턴 (425) 상에 보호 부재(450)를 완성한다. 상기 개구(453)를 형성하는 공정도 도 8b를 참조하여 설명한 바와 실질적으로 동일하다.Referring to FIG. 12D, the first to third
도 12e를 참조하면, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 증착 공정을 통하여 보호 부재(450)의 개구(453)를 채우면서 보호 부재(450) 상에 칼코겐 화합물을 포함하는 상변화 물질층을 형성한다. 보호 부재(450)의 제3 절연 패턴(445)이 노출될 때까지 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 평탄화 공정으로 상기 상변화 물질층을 부분적으로 제거하여 개구(453)에 매립되는 가변 저항 부재(460)를 형성한다. 보호 부재(450)의 개구(453)가 상부 및 하부에 비하여 좁은 폭을 갖는 중앙부를 구비하기 때문에, 이러한 개구(453)를 채우는 가변 저항 부재(460)도 상부(460c) 및 하부(460a)에 비하여 중앙부(460b)가 좁은 폭을 가지게 된다. 보호 부재(450)는 가변 저항 부재(460)를 형성하기 위한 몰드의 역할을 하면서, 가변 저항 부재(460)가 완성된 후에는 가변 저항 부재(460)의 구조를 지지하는 역할을 한다.Referring to FIG. 12E, a chalcogenide compound is included on the
가변 저항 부재(460) 상에 화학 기상 증착 공정, 펄스 레이저 증착 공정, 스퍼터링 공정 또는 진공 증착 공정으로 제4 도전막을 형성한 다음, 상기 제4 도전막을 부분적으로 식각하여 가변 저항 부재(460) 상에 상부 전극(465)을 형성한다. 이에 따라, 반도체 기판(350)의 상부에는 가변 저항 구조물이 형성된다. 상기 제4 도전막은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속을 사용하여 형성된다.After the fourth conductive film is formed on the
상부 전극(465)을 덮으면서 추가 절연 패턴(425) 상에 제3 층간 절연막(470) 을 형성한다. 제3 층간 절연막(470)은 PE-TEOS, USG, SOG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성한다.The third
사진 식각 공정으로 제3 층간 절연막(470)을 부분적으로 식각하여 제3 층간 절연막(470)에 상부 전극(465)을 노출시키는 상부 개구를 형성한다. 본 발명의 다른 실시예에 따르면, 제3 층간 절연막(470)의 상부를 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화시킨 후, 상기 상부 개구를 형성할 수도 있다.The third
상기 상부 개구를 채우면서 제3 층간 절연막(470) 상에 도핑된 폴리실리콘이나 텅스텐, 구리, 알루미늄 또는 탄탈륨 등과 같은 금속을 사용하여 제5 도전막을 형성한다. 그 결과, 상부 전극(465)에 접촉되는 상부 배선(475)이 형성됨으로써, 가변 저항 구조물을 포함하는 상변화 메모리 장치가 완성된다.The fifth conductive layer is formed using a metal such as tungsten, copper, aluminum, or tantalum, which is doped on the third
도 13은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도를 도시한 것이다. 본 실시예에 따른 상변화 메모리 장치는 도 3에 도시한 가변 저항 구조물(150)을 구비하지만, 도 5에 도시한 가변 저항 구조물(200)을 본 실시예에 따른 상변화 메모리 장치에 적용할 수도 있다.13 is a cross-sectional view of a phase change memory device according to another exemplary embodiment of the present invention. The phase change memory device according to the present embodiment includes the
도 13을 참조하면, 본 실시예에 따른 상변화 메모리 장치는, 반도체 기판(500)의 제1 및 제2 콘택 영역(535, 540)에 각기 접촉되는 제1 및 제2 패드(550, 555), 제1 패드(550)에 접촉되는 연결되는 제3 패드(570), 제3 패드(570)에 접촉되는 하부 전극(580), 하부 전극(580) 상에 형성된 가변 저항 부재(610), 가변 저항 부재(610) 상에 형성된 상부 전극(615), 그리고 가변 저항 부재(610) 및 상부 전극(615)을 감싸는 보호 부재(600)를 구비한다.Referring to FIG. 13, the phase change memory device according to the present exemplary embodiment may include first and
본 실시예에 따른 상변화 메모리 장치에 있어서, 가변 저항 부재(610) 및 보호 부재(600)를 제외하면 도 12에 도시한 상변화 메모리 장치의 각 부재들과 그 구조 및 기능이 실질적으로 동일하므로 동일한 부재들에 대해서는 설명을 생략한다. In the phase change memory device according to the present exemplary embodiment, except for the
본 실시예에 따른 상변화 메모리 장치의 가변 저항 구조물은 하부 전극(580), 가변 저항 부재(610), 보호 부재(600) 및 상부 전극(615)을 구비한다. The variable resistance structure of the phase change memory device according to the present exemplary embodiment includes a
하부 전극(580)은 제3 패드(570)가 매립된 제2 층간 절연막(565) 상에 형성되며, 제3 패드(570)는 제1 층간 절연막(545)에 매립되는 제1 패드(550) 상에 위치한다. 제1 패드(550)는 반도체 기판(500)의 제1 콘택 영역(535)에 접촉된다. 이에 따라, 하부 전극(580)은 제1 및 제3 패드들(550, 570)을 통하여 제1 콘택 영역(535)에 전기적으로 연결된다. The
한편, 제2 층간 절연막(565)에 매립되는 비트 라인(560)은 제1 층간 절연막(545)을 관통하여 형성된 제2 패드(555)를 통하여 제2 콘택 영역(540)에 전기적으로 연결된다. 제1 및 제2 콘택 영역들(535, 540) 사이의 반도체 기판(500) 상에는 게이트 구조물들(530)이 위치한다. 각 게이트 구조물(530)은 게이트 절연막 패턴(510), 게이트 전극(515), 게이트 마스크(520) 및 게이트 스페이서(525)를 구비한다.Meanwhile, the
하부 전극(580)은 추가 절연 패턴(575) 내에 매립되며, 가변 저항 부재(610)는 하부 전극(580) 상에 형성된다. 가변 저항 부재(610)는 제1 면적을 갖는 하부 (610a), 제2 면적을 갖는 중앙부(610b), 그리고 제3 면적을 갖는 상부(610c)를 포함한다. 상기 제1 면적과 제3 면적은 실질적으로 동일하며, 제2 면적은 제1 및 제3 면적에 비하여 상대적으로 작다. 도 3에 상세하게 도시한 바와 같이, 가변 저항 부재(610)는 중앙부(610b)의 양측으로부터 수평하게 소정의 폭을 갖는 리세스들이 형성됨으로써, 전체적으로 ‘I’의 단면 형상 또는 모래시계의 형상을 가진다. 또한, 상기 각 리세스의 폭은 상부(620c) 및 하부(610a)의 폭의 약 1/4 내지 약 2/5 정도가 된다. 따라서, 중앙부(610b)의 폭은 상부(610c) 및 하부(610a)의 폭의 약 1/10 내지 약 1/2 정도가 된다.The
가변 저항 부재(610)를 매립하도록 형성되는 보호 부재(600)는 하부 전극(580)을 매립하는 추가 절연 패턴(575) 상에 순차적으로 형성된 제1 절연 패턴(585), 제2 절연 패턴(590) 및 제3 절연 패턴(595)을 포함한다. 제1 내지 제3 절연 패턴들(585, 590, 595)은 각기 가변 저항 부재(618)의 하부(610a), 중앙부(610b) 및 상부(610c)를 매립한다. 또한, 제3 절연 패턴(595)은 가변 저항 부재(610) 상에 형성되는 상부 전극(615)도 함께 매립한다. 이러한 제3 절연 패턴(595)에는 상부 전극(615)을 부분적으로 노출시키는 상부 개구가 마련된다.The protection member 600 formed to fill the
가변 저항 부재(610)의 상부(610c) 상에 위치하는 상부 전극(615)은 질소를 함유하는 도전성 물질, 도핑된 폴리실리콘, 금속 실리사이드 또는 금속으로 구성된다. 여기서, 상부 전극(615)은 하부 전극(580)과 동일한 물질을 포함하거나, 하부 전극(580)과 상이한 물질로 이루어질 수 있다.The
제3 층간 절연막(620)은 상부 전극(615) 및 보호 부재(600)를 덮으면서 제2 층간 절연막(565) 상에 형성된다. 상기 상부 개구는 제3 층간 절연막(620)을 관통하여 상부 전극(615)을 부분적으로 노출시키며, 상부 배선(625)은 상기 상부 개구를 채우면서 제3 층간 절연막(620) 상에 형성된다. The third
도 14a 내지 도 14c는 도 13에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 14a 내지 도 14c에 있어서, 도 13과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.14A to 14C illustrate cross-sectional views for describing a method of manufacturing the phase change memory device shown in FIG. 13. In Figs. 14A to 14C, the same reference numerals are used for the same members as in Fig. 13.
도 14a를 참조하면, 소자 분리 공정을 이용하여 반도체 기판(500)에 소자 분리막(505)을 형성하여 반도체 기판(500)을 액티브 영역을 정의한다.Referring to FIG. 14A, an
상기 액티브 영역 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 차례로 형성한 후, 상기 게이트 마스크층, 게이트 도전막 및 게이트 절연막을 순차적으로 패터닝하여 상기 액티브 영역에 게이트 절연막 패턴(510), 게이트 전극(515) 및 게이트 마스크(520)를 형성한다.After the gate insulating layer, the gate conductive layer, and the gate mask layer are sequentially formed on the active region, the gate mask layer, the gate conductive layer, and the gate insulating layer are sequentially patterned to form a gate insulating
게이트 마스크(520)를 덮으면서 반도체 기판(500) 상에 질화막을 형성한 다음, 상기 질화막을 식각하여 게이트 마스크(520), 게이트 전극(515) 및 게이트 절연막 패턴(510)의 측벽에 게이트 스페이서(525)를 형성함으로써, 게이트 절연막 패턴(510), 게이트 전극(515), 게이트 마스크(520) 및 게이트 스페이서(525)를 포함하는 게이트 구조물들(530)을 형성한다.After forming a nitride film on the
게이트 구조물들(530)을 마스크로 이용하여 게이트 구조물들(530) 사이로 노출되는 반도체 기판(500)에 이온 주입 공정으로 제1 및 제2 콘택 영역(535, 540)을 형성한다. 제1 콘택 영역(535)은 가변 저항 구조물의 콘택 영역에 해당되며, 제2 콘택 영역(540)은 비트 라인(560)의 콘택 영역에 해당된다. First and
상기 게이트 구조물들(530)을 덮으면서 반도체 기판(500) 상에 제1 층간 절연막(545)을 형성한 후, 제1 층간 절연막(545)을 부분적으로 식각하여 제1 층간 절연막(545)에 각기 제1 및 제2 콘택 영역(535, 540)을 노출시키는 제1 및 제2 콘택 홀들을 형성한다. After forming the first
상기 제1 및 제2 콘택 홀들을 채우면서 제1 층간 절연막(545) 상에 제1 도전막을 형성한 다음, 제1 층간 절연막(545)이 노출될 때까지 상기 제1 도전막을 제거하여, 상기 제1 콘택 홀 내에 제1 패드(550)를 형성하는 동시에 상기 제2 콘택 홀 내에 제2 패드(555)를 형성한다.The first conductive layer is formed on the first
제2 패드(555) 상에 비트 라인(560)과 같은 도전성 구조물을 형성한 후, 비트 라인(560), 제1 패드(550) 및 제2 패드(555)를 덮으면서 제1 층간 절연막(545) 상에 제2 층간 절연막(565)을 형성한다. 제2 층간 절연막(565)을 부분적으로 식각하여 제2 층간 절연막(565)에 제1 패드(550)를 노출시키는 제3 콘택 홀을 형성한 후, 상기 제3 콘택 홀을 채우면서 제2 층간 절연막(565) 상에 제2 도전막을 형성한다. 제2 층간 절연막(565)의 상면이 노출될 때까지 상기 제2 도전막을 제거하여 상기 제3 콘택 홀에 매립되는 제3 패드(570)를 형성한다.After forming a conductive structure such as a
도 14b를 참조하면, 제3 패드(570) 및 제2 층간 절연막(565) 상에 추가 절연막을 형성한 다음, 상기 추가 절연막을 부분적으로 식각하여 제3 패드(570)를 노출시키는 하부 개구를 갖는 추가 절연 패턴(575)을 형성한다.Referring to FIG. 14B, an additional insulating layer is formed on the
상기 하부 개구를 채우면서 추가 절연 패턴(575) 상에 제3 도전막을 형성한 후, 상기 제3 도전막을 부분적으로 제거하여 상기 하부 개구에 매립되는 하부 전극(580)을 형성한다.After forming a third conductive layer on the additional
본 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 추가 절연 패턴(575) 상에 제1 및 제2 절연 패턴들(585, 590)을 형성하는 공정 및 하부 전극(580) 상에 제1 내지 제3 상변화 물질층 패턴들(610a, 610b, 610c)을 갖는 가변 저항 부재(610)를 형성하는 공정은 도 4b 내지 도 4d를 참조하여 설명한 바와 실질적으로 동일하므로 이에 대한 설명은 생략한다.In the method of manufacturing the phase change memory device according to the present embodiment, a process of forming the first and second
도 14c를 참조하면, 가변 저항 부재(610) 제4 도전막을 형성한 후, 상기 제4 도전막을 부분적으로 식각하여 제3 상변화 물질층 패턴(610c) 상에 상부 전극(615)을 형성한다. Referring to FIG. 14C, after forming the fourth conductive layer on the
상부 전극(615)을 덮으면서 제2 절연 패턴(590) 상에 제3 절연막을 형성한 후, 상기 제3 절연막을 부분적으로 식각하여 상부 전극(615)의 일부를 노출시키는 상부 개구를 갖는 제3 절연 패턴(595)을 형성한다. 따라서, 가변 저항 부재(610)를 형성하기 위한 몰드막으로 기능하는 동시에 가변 저항 부재(610)를 보호하는 보호 부재(600)가 형성된다. After forming a third insulating film on the second
상부 전극(615)을 덮으면서 제2 층간 절연막(565) 상에 제3 층간 절연막(620)을 형성한 다음, 제3 층간 절연막(620)을 부분적으로 식각하여 제3 층간 절연막(620)을 관통하여 상부 전극(615)을 노출시키는 상기 상부 개구를 완성한다.After forming the third
상기 상부 개구를 채우면서 제3 층간 절연막(620) 상에 제5 도전막을 형성하여 상부 전극(615)에 접촉되는 상부 배선(625)을 형성한다, 이에 따라, 가변 저항 구조물을 포함하는 상변화 메모리 장치가 완성된다.While filling the upper opening, a fifth conductive layer is formed on the third
본 발명에 따르면, 중앙부가 상부 및 하부에 비하여 작은 면적을 갖는 가변저항 부재의 구조를 개선함으로써, 상변화 영역이 하부 전극으로부터 이격되어 가변 저항 부재의 중앙부를 중심으로 형성된다. 이에 따라, 반복적인 상변화 과정에서도 상변화에 기인하는 가변 저항 부재의 부피 변화의 의한 응력이 하부 전극에 집중되는 현상을 방지하여 가변 저항 구조물의 신뢰성을 크게 향상시킬 수 있다. 또한, 상변화에 요구되는 열이 하부 전극과 가변 저항 부재의 계면으로부터 이격되어 가변 저항 부재의 중앙부에서 발생하기 때문에, 이러한 열에 의하여 하부 전극의 구성 원자들이 가변 저항 부재 내로 확산되어 가변 저항 부재의 비저항이 감소하는 현상을 방지할 수 있다. 더욱이, 상변화 영역이 전극에 접촉되지 않고 하부 전극으로부터 이격되어 형성되기 때문에 가변 저항 부재가 하부 전극으로부터 이탈되는 현상을 방지할 수 있다. 결국, 이와 같은 가변 저항 구조물을 포함하는 상변화 메모리 장치의 전기적인 특성 및 신뢰성을 크게 향상시킬 수 있다. 또한, 열 발생부가 주요한 열 손실의 통로가 되는 상부 및 하부 전극으로부터 이격되기 때문에 열 손실이 최소화되어 상변화 영역을 결정 상태에서 비정질 상태로 변화시키거나 비정질 상태에서 결정 상태로 변화시키기 위하여 요구되는 전류량을 감소시킬 수 있다. According to the present invention, by improving the structure of the variable resistance member having a central area smaller than that of the upper and lower portions, the phase change region is spaced apart from the lower electrode to form the center of the variable resistance member. Accordingly, even in an iterative phase change process, the stress due to the volume change of the variable resistance member due to the phase change is prevented from being concentrated on the lower electrode, thereby greatly improving the reliability of the variable resistance structure. In addition, since the heat required for the phase change is generated at the center of the variable resistance member by being spaced apart from the interface between the lower electrode and the variable resistance member, the constituent atoms of the lower electrode are diffused into the variable resistance member due to this heat, so that the resistivity of the variable resistance member is reduced. This decreasing phenomenon can be prevented. Furthermore, since the phase change region is formed to be spaced apart from the lower electrode without being in contact with the electrode, it is possible to prevent the variable resistance member from being separated from the lower electrode. As a result, the electrical characteristics and reliability of the phase change memory device including the variable resistance structure may be greatly improved. In addition, since the heat generating part is spaced apart from the upper and lower electrodes which are the main paths of heat loss, the heat loss is minimized so that the amount of current required to change the phase change region from the crystalline state to the amorphous state or from the amorphous state to the crystalline state Can be reduced.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to preferred embodiments of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (26)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117658A KR100695682B1 (en) | 2004-12-31 | 2004-12-31 | Variable resistance structure, method of manufacturing the variable resistance structure, phase-change memory device having the variable resistance structure, and method of manufacturing the phase-change memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117658A KR100695682B1 (en) | 2004-12-31 | 2004-12-31 | Variable resistance structure, method of manufacturing the variable resistance structure, phase-change memory device having the variable resistance structure, and method of manufacturing the phase-change memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060079455A KR20060079455A (en) | 2006-07-06 |
| KR100695682B1 true KR100695682B1 (en) | 2007-03-15 |
Family
ID=37171088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117658A KR100695682B1 (en) | 2004-12-31 | 2004-12-31 | Variable resistance structure, method of manufacturing the variable resistance structure, phase-change memory device having the variable resistance structure, and method of manufacturing the phase-change memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100695682B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026603B1 (en) * | 2008-09-18 | 2011-04-04 | 주식회사 하이닉스반도체 | Method of manufaturing Phase Change RAM |
| KR101326077B1 (en) | 2007-08-24 | 2013-11-07 | 삼성전자주식회사 | Resistive random access memory device |
| KR101515754B1 (en) * | 2014-04-18 | 2015-04-28 | 연세대학교 산학협력단 | Bi-Sb based resistive switching memory and method for producing the same |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973301B2 (en) * | 2005-05-20 | 2011-07-05 | Qimonda Ag | Low power phase change memory cell with large read signal |
| US7943921B2 (en) * | 2005-12-16 | 2011-05-17 | Micron Technology, Inc. | Phase change current density control structure |
| US7663909B2 (en) * | 2006-07-10 | 2010-02-16 | Qimonda North America Corp. | Integrated circuit having a phase change memory cell including a narrow active region width |
| KR100795350B1 (en) * | 2006-11-24 | 2008-01-17 | 삼성전자주식회사 | Non-volatile memory device, method for manufacturing the same and method for operating the same |
| KR100801084B1 (en) * | 2007-01-08 | 2008-02-05 | 삼성전자주식회사 | Nonvolatile memory device using variable resistive element and fabricating method thereof |
| KR101177284B1 (en) * | 2007-01-18 | 2012-08-24 | 삼성전자주식회사 | Phase change material layer and method of manufacturing the same and phase change memory device comprising phase change material layer formed using the same and methods of manufacturing and operating phase change memory device |
| KR100855975B1 (en) | 2007-01-30 | 2008-09-02 | 삼성전자주식회사 | Semiconductor memory device and method of manufacturing the same |
| US7786461B2 (en) * | 2007-04-03 | 2010-08-31 | Macronix International Co., Ltd. | Memory structure with reduced-size memory element between memory material portions |
| KR101445333B1 (en) * | 2008-08-29 | 2014-10-01 | 삼성전자주식회사 | Methods for forming resistance changeable memory devices |
| US8158445B2 (en) | 2009-11-11 | 2012-04-17 | Samsung Electronics Co., Ltd. | Methods of forming pattern structures and methods of manufacturing semiconductor devices using the same |
| US8334148B2 (en) | 2009-11-11 | 2012-12-18 | Samsung Electronics Co., Ltd. | Methods of forming pattern structures |
| US8735862B2 (en) | 2011-04-11 | 2014-05-27 | Micron Technology, Inc. | Memory cells, methods of forming memory cells and methods of forming memory arrays |
| KR102259189B1 (en) * | 2014-11-27 | 2021-06-02 | 에스케이하이닉스 주식회사 | Electronic device and method for fabricating the same |
| KR102549543B1 (en) | 2017-11-09 | 2023-06-29 | 삼성전자주식회사 | Semiconductor memory device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030052351A1 (en) | 2001-09-17 | 2003-03-20 | Daniel Xu | Reducing shunts in memories with phase-change material |
| KR20040017694A (en) * | 2002-08-23 | 2004-02-27 | 삼성전자주식회사 | Phase-changeable memory device and method for fabricating the same |
| KR20040047272A (en) * | 2002-11-29 | 2004-06-05 | 삼성전자주식회사 | Phase changing type semiconductor memory device |
| US20040183107A1 (en) | 2003-03-21 | 2004-09-23 | Hideki Horii | Phase changable memory device structures and related methods |
-
2004
- 2004-12-31 KR KR1020040117658A patent/KR100695682B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030052351A1 (en) | 2001-09-17 | 2003-03-20 | Daniel Xu | Reducing shunts in memories with phase-change material |
| KR20040017694A (en) * | 2002-08-23 | 2004-02-27 | 삼성전자주식회사 | Phase-changeable memory device and method for fabricating the same |
| KR20040047272A (en) * | 2002-11-29 | 2004-06-05 | 삼성전자주식회사 | Phase changing type semiconductor memory device |
| US20040183107A1 (en) | 2003-03-21 | 2004-09-23 | Hideki Horii | Phase changable memory device structures and related methods |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101326077B1 (en) | 2007-08-24 | 2013-11-07 | 삼성전자주식회사 | Resistive random access memory device |
| KR101026603B1 (en) * | 2008-09-18 | 2011-04-04 | 주식회사 하이닉스반도체 | Method of manufaturing Phase Change RAM |
| KR101515754B1 (en) * | 2014-04-18 | 2015-04-28 | 연세대학교 산학협력단 | Bi-Sb based resistive switching memory and method for producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060079455A (en) | 2006-07-06 |
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