KR100689361B1 - 통신 시스템에서 주파수 오프셋 추정 장치 및 방법 - Google Patents

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Abstract

본 발명은 주기적으로 반복되는 구조의 프리앰블 신호를 활용하여 주파수 오프셋을 추정하는 주파수 오프셋 추정 장치 및 방법을 개시한다. 본 발명은 입력신호와 지연신호 간의 단순 상관 값을 구하지 않고 먼저 합 또는 차를 계산한 후 이 계산된 신호와 지연 신호의 공액 간의 상관 값을 구하는 것을 특징으로 하는 주파수 오프셋 추정 장치 및 방법을 제공하며 그에 따라 그 회로의 구현 복잡도를 줄이고, 전력 소모가 줄어 단말기의 배터리 사이클이 증가할 수 있는 효과가 있다
이동 합산기

Description

통신 시스템에서 주파수 오프셋 추정 장치 및 방법{APPARATUS AND METHOD FOR ESTIMATING FREQUENCY OFFSET IN A COMMUNICATION SYSTEM}
도 1은 통신 시스템에서 초기 동기를 위해 사용되는 프리앰블 패턴을 나타낸 도면,
도 2는 주파수 오프셋이 구해지는 원리를 설명하기 위한 도면,
도 3은 일반적인 주파수 오프셋 추정 장치를 나타낸 도면,
도 4는 본 발명의 실시예에 따른 주파수 오프셋 추정 장치의 블록 구성도를 나타낸 도면,
도 5는 본 발명의 구체적인 실시예에 따른 주파수 오프셋 추정 장치의 구성을 나타낸 도면,
도 6은 본 발명의 실시예에 따른 주파수 오프셋 추정 방법을 나타낸 도면.
본 발명은 주기적으로 반복되는 신호 패턴을 활용하여 동기 획득을 수행하는 수신기에 있어서의 주파수 오프셋 추정 장치 및 방법에 관한 것이다.
통신 시스템에서는 송신기에서 동기 신호를 수신기에 전송하고 수신기에서 동기 신호를 이용하여 동기를 맞춘다.
이러한 통신 시스템으로서 최근 고속의 데이터를 전송하기 위해 OFDMA 방식을 채용한 통신시스템이 IEEE 802.16 표준화 회의에서 제안되었다. 이 IEEE 802.16 규격에 따르면 OFDMA 방식의 통신시스템에서 송신기는 프리앰블 패턴을 수신기로 전송하고 수신기는 수신한 프리앰블 패턴으로부터 프레임의 시작 즉, 프레임의 동기를 획득한다. 이러한 프리앰블 패턴을 도 1에 도시하였다.
도 1은 통신 시스템에서 초기 동기를 위해 사용되는 프리앰블 패턴을 나타낸 도면이다.
도 1을 참조하면, 프리앰블 패턴(10)은 반복 패턴(11,12,13)을 갖는다. 수신기는 이러한 반복 패턴을 연속한 2개 주기에서 예컨대, A 주기의 신호를 지연하고 이 지연된 A 주기의 신호를 B 주기의 신호와 상관시킨 후 누적 합산한다. 이때 A 주기의 신호와 B 주기의 신호가 동일한 패턴이면 그 합산값이 최대가 된다. 그런데 반복 패턴(11,12,13)이 3개의 주기를 가지므로, A 주기의 반복 패턴(11)과 B 주기의 반복 패턴(12)간의 상관값과 B 주기의 반복 패턴(12)과 C 주기의 반복 패턴(13)간의 상관값을 누적 합산해야 하므로, 각 신호 주기가 m개호 샘플로 이루어진다면 2m개의 샘플이 누적 합산되어야 한다. 이와 같이 신호 패턴이 반복되어 상관된 합산 값이 최대가 되는 경우를 검출함으로써, 프레임의 시작 위치를 찾아내는 것이 가능하고 이러한 원리로 프레임 동기를 추출할 수 있다.
그런데, 송신기와 수신기 사이의 발진기 오차로 인해 주파수 오프셋이 발생한다. 이를 위해 종래 주파수 오프셋 추정 장치는 현재 수신된 신호와 이전에 수신하여 지연시킨 신호간의 위상차를 구함으로써 주파수 오프셋을 추정하고 추정된 주파수 오프셋을 발진기에 제공한다.
도 2는 주파수 오프셋이 구해지는 원리를 설명하기 위한 도면이다. 우선 도 2(a)에 도시된 바와 같이, 현재 수신되는 일정 구간의 신호(C)와 이전에 수신되어 지연된 일정 구간의 신호(D)가 존재하다고 가정한다. 이때 신호 구간 C와 신호 구간 D가 동일한 패턴을 갖는다면, 예컨대 신호 구간 C중 제1 지점 P1에서의 신호와 신호 구간 D중 제2 지점 P2에서의 신호는 동일하므로 P1 지점에서의 신호와 P2 지점에서의 신호를 비교하여 해당 신호의 위상차를 구하면 주파수 오프셋을 추정할 수 있다. 이 주파수 오프셋은 송수신 주파수를 일치시키는데 사용된다.
요약하면, 동일 신호의 위상 변화를 추정하기 위해 프리앰블 패턴의 반복 패턴이 검출되어야 한다. 그러므로 일반적으로 주파수 오프셋 추정 장치는 프레임의 시작 위치를 구하기 위한 상관값으로부터 수신 신호에서 주파수 오프셋을 구할 지점을 결정한다. 즉, 도 2(b)에 나타난 바와 같이, 신호 패턴이 반복되어 상관된 합산 값이 최대가 되는 지점 n이 검출된다. 이렇게 결정된 지점에서의 2m 구간 동안 누적된 상관값으로부터 주파수 오프셋을 추정할 수 있다.
이에 따라 종래의 주파수 오프셋 추정 장치는 반복 패턴(11,12,13)이 3개의 신호 주기를 가지므로 전술한 바와 같이 각 신호 주기가 m개의 샘플로 이루어진다면 2m개의 샘플을 누적 합산하여야 한다. 따라서 회로의 복잡도를 증가시키고 전력소모가 큰 문제점이 있었다.
따라서 본 발명은 주파수 오프셋을 구하는데 구현 복잡도 및 전력 소모를 줄인 주파수 오프셋 추정 장치 및 방법을 제공한다.
이러한 목적을 달성하기 위해 본 발명의 실시예는 입력신호와 지연신호 간의 단순 상관 값을 구하지 않고 먼저 입력신호와 지연신호와의 합 또는 차를 계산한 다음, 이 계산된 신호와 지연 신호 신호와의 상관 값을 구하여 프레임 동기를 획득한다.
또한, 본 발명의 다른 실시예에 따른 주파수 오프셋을 추정하는 장치는 입력 신호를 지연시키는 지연부, 상기 입력신호와 지연신호간의 합 또는 차를 구하는 계산부, 상기 계산된 신호와 상기 지연신호의 공액을 상관하여 상관값을 출력하는 상관부, 상기 상관부의 출력값을 이동 합산하는 이동 합산부, 상기 상관값의 크기가 최대가 되는 소정 지점을 검출하는 검출기 및, 상기 소정 지점에서 지연된 신호에 대한 현재 신호의 위상 변화를 산출함으로써 주파수 오프셋을 추정하는 주파수 오프셋 산출기를 포함한다.
또한 본 발명의 다른 실시예에서 상기 입력신호는 프레임의 앞단에 전송되는 주기적으로 반복되는 프리앰블 신호가 될 수 있다.
또 본 발명의 또다른 실시예에 따른 주파수 오프셋을 추정하는 방법은 입력 신호를 지연시키는 단계와, 상기 입력신호와 지연신호간의 합 또는 차를 계산하는 단계와, 상기 계산된 신호와 상기 지연신호의 공액을 상관하여 상관값을 출력하는 단계와, 상기 상관부의 출력값을 이동 합산하는 단계와, 상기 상관값의 크기가 최대가 되는 소정 지점을 검출하는 단계와, 상기 소정 지점에서 지연된 신호에 대한 현재 신호의 위상 변화를 산출함으로써 주파수 오프셋을 추정하는 단계를 포함한다.
이하 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
본 발명은 주기적으로 반복되는 프리앰블 패턴을 프레임 동기 획득에 사용하는 시스템에서 초기 동기 즉, 프레임의 시작 위치를 검출한다. 이를 위해 송신기에서 도 1에 보인 바와 같은 프리앰블을 구성하여 전송한다. 수신기는 프리앰블의 상관(correlation)을 취하여 가장 큰 값의 상관값을 갖는 위치(구간)을 찾음으로써 프레임 동기를 획득한다. 이 경우 수신기에서 수신된 디지털 샘플(시간 도메인)은 도 1의 프리앰블 패턴을 포함하고 있으며, 프리앰블 패턴은 반복 패턴을 가진다. 본 발명의 실시예는 반복 패턴의 특성을 활용하여 이동 합(moving sum)을 구하는 구간을 줄여주어 수신기의 복잡도를 줄일 수 있도록 한다. 이를 위해 본 발명의 실시예는 반복 구간의 합을 구한 후에 이 값의 상관값을 구하도록 구성된다. 구체적으로, 수신기는 프레임의 시작을 검출하기 위해 다음 수학식 1과 같은 프리앰블의 상관(correlation)을 취한다.
Figure 112004050043190-pat00001
여기에서, r[k]: k 번째 수신 신호 sample이고, r*[k]: r[k]의 complex conjugate한 값이다.
이 때 n=0이고 노이즈가 없을때, 상관값은 다음 수학식 2에서와 같이 2 구간 즉 k=0부터 m까지의 구간과 k=m부터 2m까지의 구간으로 나눌 수 있다.
Figure 112004050043190-pat00002
여기에서 k=m부터 2m까지의 구간에 대한 상관값
Figure 112004050043190-pat00003
에 대해 그 구간을 k=0부터 m까지로 변경하면 그 상관값은
Figure 112004050043190-pat00004
으로 변경된다. 그러므로 예컨대, 도 1을 참조하면 공액된 주기 2(B)와, 주기 1(A)에 대한 상관값이
Figure 112004050043190-pat00005
가 되며 공액된 주기 3(C)와 주기 2(B)에 대한 상관값이
Figure 112004050043190-pat00006
가 된다. 그러므로 수신기에서 구하고자 하는 상관값은
Figure 112004050043190-pat00007
이 된다.
여기에서, r[k]는 m 샘플의 주기를 가지며, 프리앰블 패턴은 반복 패턴을 가지므로 다음 수학식 3과 같이 정리될 수 있다.
Figure 112004050043190-pat00008
이때, 주파수 오프셋(frequency offset)이 존재하면 m 샘플(sample) 지연된 신호는 현재의 샘플과 비교하여 일정한 크기의 위상(Phase) 변화를 겪게 되며 이들 관계를 수식으로 표현하면 다음 수학식 4와 같다.
Figure 112004050043190-pat00009
그리고 수학식 2 및 수학식 3을 이용하여 상관값을 구해보면 다음 수학식 5와 같다.
Figure 112004050043190-pat00010
이렇게 주어진 주파수 시프트(Phase shift) Θ는 주파수 오프셋(Frequency offset)과 다음 수학식 6에 보인 바와 같은 관계를 갖는다.
Figure 112004050043190-pat00011
여기에서, N 은 FFT point 수이며, N/3은 도 1과 같은 구성에서 FFT point의 1/3 구간만큼 주기를 가지므로 주어지는 식이다. 그리고 Correlation 값 C cor 을 이용하면 다음 수학식 7과 같이 위상 시프트 Θ를 얻을 수 있다.
Figure 112004050043190-pat00012
따라서 추정된 주파수 오프셋은 다음 수학식 8과 같다.
Figure 112004050043190-pat00013
이와 같이 구해진 주파수 오프셋 값은 루프 필터를 통해 발진기를 제어하는데 사용된다.
이하, 이와 같은 주파수 오프셋을 추정하기 위한 일반적인 주파수 오프셋 추정 장치를 먼저 설명한다.
도 3은 일반적인 주파수 오프셋 추정 장치를 나타낸 도면이다.
도 3을 참조하면, 주파수 오프셋 추정 장치(100)는 지연기(102), 공액기(conjugator)(104), 제1 상관기(110), 제1 Z-2m 이동 합산기(112), 제1 크기 산출기 (114), 제2 상관기(120), 제2 Z-2m 이동 합산기(122), 제2 크기 산출기(124),
Figure 112004050043190-pat00014
검출기(130) 및 주파수 오프셋 산출기(140)를 포함한다.
주파수 오프셋 추정 장치(100)에 신호가 입력되면 입력 신호는 지연기(102)와 공액기(104)로 제공된다. 지연기(102)는 입력 신호를 m개의 샘플만큼 지연시켜 출력한다. 지연기(102)는 입력 신호 r[n+k]를 m만큼 지연시켜 신호 r[n+k-m]를 제2 상관기(110)에 출력한다. 그리고 공액기(104)는 입력 신호를 제공받도록 구성되며 입력 신호 r[n+k]를 제공받으면 공액화하여 제1 상관기(110)에 출력한다. 제1 상관기(110)는 지연기(102)의 출력부와 공액기(104)의 출력부에 연결된 입력부를 갖는다.
제1 상관기(110)는 지연기(102)로부터의 출력 신호와 공액기(104)로부터의 출력 신호를 제공받으면 이들을 상관하여 그 상관값을 제2 Z-2m 이동 합산기(112)에 출력한다. 제1 Z-2m 이동 합산기(112)는 제1 상관기(110)로부터 출력되는 상관값을 합산하는데, 2m개의 샘플에 대하여 누적 합산을 수행한다. 전술한 바와 같이, 반복 패턴이 3개의 주기를 가지므로, 제1 주기의 반복 패턴과 제2 주기의 반복 패턴간의 상관값과 제2 주기의 반복 패턴과 제3 주기의 반복 패턴간의 상관값을 누적 합산해야 하므로, 각 신호 주기가 m개의 샘플로 이루어진다면 제1 Z-2m 이동 합산기(112)는 2m개의 샘플을 누적 합산하여 주파수 오프셋 산출기(frequency offset calculator)(140)와 제1 크기 산출기(114)로 출력한다. 제1 Z-2m 이동 합산기(112) 로부터의 출력 신호는 허수값과 실수값을 갖는 복소수 값을 가지며 주파수 오프셋 산출기(140)는 이 신호로부터 주파수 오프셋을 산출할 수 있다. 그리고 프레임의 동기를 획득하기 위해 제1 Z-2m 이동 합산기(112)로부터의 출력 신호는 제1 크기 산출기(114)에 제공된다. 제1 크기 산출기(114)는 제1 Z-2m 이동 합산기(112)의 출력 신호의 크기를 산출하여
Figure 112004050043190-pat00015
검출기(130)로 출력한다.
그리고 제2 상관기(120)는 주파수 오프셋 추정 장치(100)로 입력되는 신호와 공액기(104)로부터의 출력 신호를 제공받도록 구성된다. 이 때 제2 상관기(120)는 입력 신호를 공액기(104)로부터의 출력 신호를 제공받으면 이들을 상관하여 그 상관값을 제2 Z-2m 이동 합산기(122)로 출력한다. 제2 Z-2m 이동 합산기(122)는 제2 상관기(120)로부터 출력되는 상관값을 2m 샘플 구간 동안 누적 합산하고 그 합산값을 제2 크기 산출기(124)에 제공한다. 제2 크기 산출기(124)는 제2 Z-2m 이동 합산기(112)의 출력부에 연결된 입력부를 가지며, 제2 Z-2m 이동 합산기(112)로부터의 출력 신호가 제공되면 그 크기를 산출하여
Figure 112004050043190-pat00016
검출기(130)로 출력한다.
Figure 112004050043190-pat00017
검출기(130)는 현재 입력되는 일정 신호 구간에 대한 상관값의 크기와 지연된 일정 신호 구간에 대한 상관값의 크기를 기초로 하여 신호 패턴이 반복되어 상관값의 크기가 최대가 되는 지점
Figure 112004050043190-pat00018
을 검출한다. 그리고
Figure 112004050043190-pat00019
검출기(130)는 검출한
Figure 112004050043190-pat00020
지점을 주파수 오프셋 산출기(140)으로 출력한다. 주파수 오프셋 산출기(140)는 제1 Z-2m 합산기(112)로부터 출력되는 상관값중
Figure 112004050043190-pat00021
지점의 상관값으로부터 주파수 오프셋을 산출한다.
이러한 일반적인 주파수 오프셋 추정 장치에서 제1 Z-2m 이동 합산기(112)는 예컨대, 도 1의 제1 주기 A(11)의 반복 패턴과 제2 주기 B(12)의 반복 패턴간의 상관값과 제2 주기 B(12)의 반복 패턴과 제3 주기 C(13)의 반복 패턴간의 상관값을 누적 합산하므로, 각 신호 주기가 m개의 샘플로 이루어진다면 2m 샘플 구간동안 제1 상관기(110)로부터의 상관값을 누적 합산한다.
본 발명은 이와 같이 2m개의 샘플 구간 동안 상관값을 누적 합산하여야 하는 종래 주파수 오프셋 추정 장치의 복잡도를 줄이도록 한다. 즉, 본 발명의 실시예는 반복 패턴의 특성을 활용하여 이동 합(moving sum)을 구하는 구간을 줄여주어 수신기의 복잡도를 줄일 수 있도록 한다. 이를 위해 본 발명의 실시예는 반복 구간의 합 또는 차를 구한 후에 이 값의 상관값을 구하도록 구성된다. 다시 말해 본 발명의 실시예는 프리앰블 신호에서 반복 구간(11,12,13)이 동일하므로, 입력 신호와 지연 신호 간의 단순 상관 값을 구하지 않고 먼저 입력 신호와 지연 신호와의 합 또는 차를 계산한 다음, 이 계산된 신호와 지연 신호와의 상관 값을 구하도록 구성된다.
구체적으로, 본 발명의 실시예는
Figure 112004050043190-pat00022
검출기에 입력되는 K[n]와 주파수 오프셋 산출기에 입력되는 C[n]을 구할 때 주파수 오프셋 추정 장치의 입력 신호와 그 지연 신호와의 합 또는 차를 계산한다.
이러한 본 발명의 구성을 설명하기 위해 먼저 K[n] 과 C[n]을 수학식 9에 나타내었다.
Figure 112004050043190-pat00023
그리고, 수학식 4의 관계를 이용하여 수학식 10을 다시 정리하면(n=m, Noise 없을 때), 아래 수학식 10과 같은 결과를 얻을 수 있다. 수학식 10에서 보는 바와 같이 새롭게 구해진 K 값은 실수 값으로, C 값은 허수 값으로 주어진다.
Figure 112004050043190-pat00024
Figure 112004050043190-pat00025
상기 수학식 10에서 C[n]값은 r[k-m]-r[m+k]와 같이 연산 변경이 가능하며 부호의 차이만 있을 뿐 이 경우도 본 발명에 속한다. 그리고 상기 수학식 9에 따라 주파수 오프셋은 다음 수학식 11과 같이 주어질 수 있다.
Figure 112004050043190-pat00026
구체적으로 C[n]은 복소수 값이 아니라 허수(imaginary)값을 가지며 K[n]도 복소수 값이 아니라 실수(real) 값을 갖는다. 따라서, 주파수 오프셋 추정 장치에서
Figure 112004050043190-pat00027
검출기가 신호의 크기값만을 필요로 하고 주파수 오프셋 산출기가 신호의 위상값만을 필요로 함을 의미한다. 이에 따라 본 발명의 실시예는 주파수 오프셋 산출기가 신호의 위상 변화를 산출하므로, 신호의 실수값 즉, 크기값을 사용하지 않음을 고려한다.
도 4는 본 발명의 실시예에 따른 주파수 오프셋 추정 장치의 블록 구성도를 나타낸 도면이다. 도 4를 참조하면, 본 발명의 실시예에 따른 주파수 오프셋 추정 장치는 S[n] 산출부(30), K[n] 산출부(32), C[n] 산출부(34),
Figure 112004050043190-pat00028
검출기(36) 및 주파수 오프셋 산출기(38)를 포함한다. S[n] 산출부(30)는 일정 구간 동안의 입력 신호와 그 공액된 신호를 상관시켜 S[n]을 출력한다.
K[n] 산출부(32)는 입력 신호를 지연시키고 일정 구간의 지연 신호와 입력 신호의 합을 계산한 후 이 계산된 신호와 지연 신호를 상관시켜 K[n]을 출력한다. K[n]은 전술한 바와 같이 실수값만을 포함한다. 그리고 C[n] 산출부(34)는 입력 신호를 지연시키고 일정 구간의 지연 신호와 입력 신호의 차를 계산한 후 이 계산된 신호와 지연 신호를 상관시켜 C[n]을 출력한다. C[n]은 전술한 바와 같이 허수값만을 포함한다.
S[n] 산출부(30)의 출력부 및 K[n] 산출부(32)의 출력부는
Figure 112004050043190-pat00029
검출기(36)의 입력부에 연결된다.
Figure 112004050043190-pat00030
검출기(36)는 신호 패턴이 반복되어 상관값의 크기가 최대가 되는 지점
Figure 112004050043190-pat00031
을 검출한다.
Figure 112004050043190-pat00032
검출기(36)는 지연된 일정 신호 구간에 대한 상관값의 크기를 현재 입력되는 일정 신호 구간에 대한 상관값의 크기로 나누고 그 몫이 최대가 되는 지점을
Figure 112004050043190-pat00033
지점으로 한다. 즉,
Figure 112004050043190-pat00034
검출기(36)는 D(n)=K(n)/S(n)을 최대로 하는
Figure 112004050043190-pat00035
값을 찾고,
Figure 112004050043190-pat00036
값 및 S[n]을 주파수 오프셋 산출기(38)로 출력한다. 주파수 오프셋 산출기(38)는 신호의 위상 변화를 산출하므로, 신호의 실수값 즉, 크기값을 사용하지 않는다. 주파수 오프셋 산출기(38)는
Figure 112004050043190-pat00037
검출기(130)로부터 출력에 따라
Figure 112004050043190-pat00038
위치에서 지연된 신호인 C[n]에 대한 현재 신호인 S[n]의 위상 변화를 상기 수학식 11을 이용하여 산출한다.
도 5는 본 발명의 구체적인 실시예에 따른 주파수 오프셋 추정 장치의 구성을 나타낸 도면이다. 도 5의 주파수 오프셋 추정 장치(200)는
Figure 112004050043190-pat00039
검출기(256) 및 주파수 오프셋 산출기(258)로 필요한 신호 성분만을 제공하도록 구성되어 있다.
이하, 주파수 오프셋 추정 장치(200)의 동작을 설명하면 주파수 오프셋 추정 장치(200)는 공액기(248), 상관기(250), Z-2m 이동 합산기(252), 크기 산출기(254)를 포함한다.
제1 지연기(202), 공액기(conjugator)(206), 제2 지연기(204), 덧셈기(214), 뺄셈기(216), 실수 상관기(210) , 허수 상관기(212), 제1 Z-m 이동 합산기(218) 및 제2 Z-m 이동 합산기(219)를 포함한다.
제1 지연기(202)는 입력 신호를 m개의 샘플만큼 지연시켜 출력한다. 그에 따라 제1 지연기(202)는 입력 신호 r[n+k]를 m만큼 지연시켜 신호 r[n+k-m]를 출력한다. 그리고 공액기(206)는 제1 지연기(202)로부터 출력되는 신호 r[n+k-m]를 공액화하여 실수 상관기(210) 및 허수 상관기(212)에 출력한다. 또한, 제2 지연기(204)는 제1 지연기(202)로부터 출력되는 신호 r[n+k-m]를 m개의 샘플만큼 지연시켜 신호 r[n+k-2m]를 덧셈기(214) 및 뺄셈기(216)로 출력한다. 이 덧셈기(214) 및 뺄셈기(216)에는 입력 신호 r[n+k]와 제2 지연기(204)로부터 출력되는 신호 r[n+k-2m]가 입력된다.
덧셈기(214) 및 뺄셈기(216)는 입력 신호와 제2 지연기(204)로부터의 출력을 제공받도록 구성된다. 덧셈기(214)는 입력 신호와 제2 지연기(204)로부터의 신호를 가산하여 실수값의 신호를 실수 상관기(210)으로 출력한다. 그리고 뺄셈기(216)는 입력 신호와 제2 지연기(204)로부터의 신호를 뺄셈하여 허수값의 신호를 허수 상관기(212)로 출력한다.
실수 상관기(210)는 덧셈기(214)로부터 제공되는 실수값의 신호와 공액기(206)으로부터 출력되는 r[n+k-m]의 공액값
Figure 112004050043190-pat00040
을 상관시켜 실수의 상관값을 제2 Z-m 이동 합산기(219)로 출력한다. 그리고 제2 Z-m 이동 합산기(219)는 실수 상관기(212)로부터 실수의 상관값을 제공받아 m개의 샘플에 대하여 합산을 수행한다.
본 발명은 또한,
Figure 112004050043190-pat00041
검출기(256) 및 주파수 오프셋 산출기(258)를 포함한다.
Figure 112004050043190-pat00042
검출기(256)는 크기 산출기(254)로부터 S[n]을 입력받고, 제2 Z-m 이동 합산기(219)로부터 K[n]을 입력받는다.
Figure 112004050043190-pat00043
검출기(256)는 신호 패턴이 반복되어 상관값의 크기가 최대가 되는 지점
Figure 112004050043190-pat00044
을 검출하기 위한 것이므로 신호의 허수값 즉, 위상값을 사용하지 않는다. 구체적으로,
Figure 112004050043190-pat00045
검출기(256)는 지연된 일정 신호 구간에 대한 상관값의 크기 K[n]를 현재 입력되는 일정 신호 구간에 대한 상관값의 크기 S[n]으로 나누고 그 몫이 최대가 되는 지점을
Figure 112004050043190-pat00046
지점으로 한다. 즉,
Figure 112004050043190-pat00047
검출기(256)는 D(n)=K(n)/S(n)을 최대로 하는
Figure 112004050043190-pat00048
값을 찾고, 그 결과를 주파수 오프셋 산출기(258)로 출력한다.
그리고 허수 상관기(212)는 뺄셈기(216)로부터 제공되는 허수값의 신호와 공액기(206)로부터 출력되는 r[n+k-m]의 공액값
Figure 112004050043190-pat00049
을 상관시켜 허수의 상관값을 제1 Z-m 이동 합산기(218)로 출력한다. 제1 Z-m 이동 합산기(218)는 허수 상관기(212)로부터 허수의 상관값을 제공받아 m개의 샘플에 대하여 합산을 수행하고 그 결과값을 주파수 오프셋 산출기(258)에 제공한다. 주파수 오프셋 산출기(258)는 신호의 위상 변화를 산출하므로, 신호의 실수값 즉, 크기값을 사용하지 않는다. 주파수 오프셋 산출기(38)는
Figure 112004050043190-pat00050
검출기(130)로부터 출력에 따라
Figure 112004050043190-pat00051
위치에서 지연된 신호인 C[n]에 대한 현재 신호인 S[n]의 위상 변화를 상기 수학식 11을 이용하여 산출한다.
도 5의 주파수 오프셋 추정 장치에 2개의 Z-m 이동 합산기(218,219)가 구비되는 것으로 도시되어 있지만, 실질적으로는 복소수 Z-m 이동 합산기가 1개가 있는 것과 같다. 따라서 실질적인 복잡도는 일반적인 주파수 오프셋 추정 장치의 Z-2m 이동 합산기보다 크게 줄어들게 된다. 또한 도 5에 있는 2개의 복소수 곱셈기 즉 2개의 상관기(210,212)는 각각 실질적으로는 실수(Real) 값 및 허수(Imaginary) 값만을 계산하도록 구성되어 있으므로 복소수 곱셈기 1개의 복잡도와 동일하다.
한편, 도 5에서 각 상관기(201,212) 안에 Re 혹은 Im 으로 표기된 것은 두 complex 값의 곱을 계산할 때 각각 결과값의 real(실수)값, imaginary(허수) 값 만을 계산하여 출력하는 회로임을 나타내기 위한 것이다.
이와 같은 본 발명에 따른 주파수 오프셋 추정 장치와 종래 주파수 오프셋 추정 장치를 하기 표 1에서 비교하였다.
구분 종래기술 본발명 비고
Conjugate 2개 2개 * 모두 complex type 이며 I,Q 각각의 bit 수를 의미.
Delay element 12bit m개 2m개 * m=[2048/3]=683 (802.16 OFDMA)
Add/Sub 　 2개 * moving sum adder 에서 사용되는 것은 제외
Multiply 12bit x 12bit Real 값1개, Imaginary 1개 　Complex 1개와 동일
Moving sum 2m개(24bit) m개(25bit) 본 발명으로 bit 수가 큰 delay element 수를 줄일 수 있다.
상기 표 1에 나타난 바와 같이 본 발명에 따른 주파수 오프셋 추정 장치는 종래 주파수 오프셋 추정 장치에 비하여 이동 합산기의 이동 합성(moving sum)을 구하는 구간을 줄여주어 수신기의 복잡도를 줄일 수 있다.
도 6은 본 발명의 실시예에 따른 주파수 오프셋 추정 방법을 나타낸 도면이다. 본 발명의 실시예에 따라 주파수 오프셋 추정 장치의 지연기(202,204)는 주기적으로 반복되는 구조를 갖는 신호를 수신하면 m개의 샘플만큼 지연시켜 출력한다(단계 310). 이때 m은 반복되는 주기에 포함되는 샘플의 수가 될 수 있다. 그리고 주파수 오프셋 추정 장치의 덧셈기(212) 및 뺄셈기(,214)는 지연된 신호와 현재 입력되는 신호간의 합 및 차를 각각 계산한다(단계 320). 그리고 상관기(210,212)는 각각 계산된 신호와 지연 신호의 공액을 상관시킨다. 그리고 제1 및 제2 이동 합산기(218,219)는 상관기(210,212)로부터의 상관 신호를 반복 주기 m만큼 이동 합산한다(단계 340). 제1 Z-m 이동 합산기(218)는 상관기(212)로부터 허수의 상관값을 제공받아 m개의 샘플에 대하여 이동 합산을 수행한다. 제2 Z-m 이동 합산기(219)는 상관기(210)로부터 실수의 상관값을 제공받아 m개의 샘플에 대하여 이동 합산을 수행한다.
마지막으로, 주파수 오프셋 추정 장치의 주파수 오프셋 산출기(258)는
Figure 112004050043190-pat00052
검출기(256)로부터 출력에 따라
Figure 112004050043190-pat00053
위치에서 지연된 신호에 대한 현재 신호의 위상 변화를 상기 수학식 11을 이용하여 산출한다(단계 350).
한편, 주파수 오프셋을 구하기 위해서는 타이밍(timing) 동기가 정확하게 맞았을 때 오프셋 값을 추정해야 정확한 추정이 가능하다. 타이밍 동기는
Figure 112004050043190-pat00054
검출기(256)가 정확하게 상관값이 최대가 되는 지점을 찾는 것인데, 본 발명에는 포함되 지는 않는다. 이 타이밍 동기의 보다 정확한 추정을 위해서는 여러 번의 반복된 시행을 accumulate하는 과정이 필요할 수도 있으며, 경우에 따라서는 최대값이 추정된 위치에서 약간의 오프셋을 주기도 한다. 다만 전술한 실시예에서는 K 값이 가장 클 때의
Figure 112004050043190-pat00055
값을 찾아 이 때의 C[n]값을 이용하여 주파수 오프셋을 추정하는 방식으로 예시하였다). 크기 값 S[n]을 구하는 부분은 동일한 복잡도를 가지므로 표 1의 비교에서 제외하였다. 표 1에 보인 바와 같이 본 발명을 통하여 25bit delay element 수를 m(=682, 802.16의 경우)개 만큼 줄일 수 있다.
또한, 전술한 실시예들에서 S[n]을 구하는 회로는 종래 방식의 예시와 동일한데, 이것은 발명을 위해 예시한 것으로 신호의 크기 값을 구하는 다른 회로로 대치가 가능하다.
또한, 본 발명에서 예시한 허수(Imaginary) 값과 실수(Real) 값을 취하는 것은 회로의 복잡도를 최소로 하기 위한 것이며, 복소수(complex) 값 전체에 대한 크기 정보를 추출하는 것도 가능하다. 이 경우도 본 발명에 속한다.
이와 같이 본 발명은 주파수 오프셋 추정시 반복 구간의 합을 구한 후에 이 값의 상관값을 구하도록 구성된다. 그에 따라 본 발명은 이동 합(moving sum)을 구하는 구간을 줄여주어 수신기의 복잡도를 줄일 수 있다.
이상 설명한 본 발명은 802.16 규격의 OFDMA 방식의 프레임 동기를 추출하는 경우에 적용하도록 구현되어 있다. 그러나. 본 발명은 반복되는 프리앰블 패턴을 활용하여 비동기 방식(delay and correlation)으로 프레임 동기를 구현하는 타 시스템에 적용이 가능하다.
따라서, 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.
상술한 바와 같이 본 발명에 따르면 주파수 오프셋 추정 장치의 구현 복잡도를 줄임으로써 그 회로 구성이 간단해지고 저전력이 소모된다. 그에 따라 동기 추출 회로를 구비한 단말기의 배터리 사이클이 증가할 수 있는 효과가 있다.

Claims (12)

  1. 주기적으로 반복되는 구조를 갖는 신호에서 주파수 오프셋을 추정하는 장치에 있어서,
    입력 신호를 지연시키는 지연부,
    상기 입력신호와 지연신호간의 합 또는 차를 구하는 계산부,
    상기 계산된 신호와 상기 지연신호의 공액을 상관하여 상관값을 출력하는 상관부,
    상기 상관부의 출력값을 이동 합산하는 이동 합산부,
    상기 상관값의 크기가 최대가 되는 소정 지점을 검출하는 검출기 및,
    상기 소정 지점에서 지연된 신호에 대한 현재 신호의 위상 변화를 산출함으로써 주파수 오프셋을 추정하는 주파수 오프셋 산출기를 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 지연부는
    입력 신호를 반복 패턴 주기만큼 지연시켜 제1 지연 신호를 출력하는 제1 지연기와,
    상기 제1 지연기로부터의 제1 지연 신호를 반복 패턴 주기만큼 다시 지연시켜 제2 지연 신호를 출력하는 제2 지연기를 포함하여 구성된 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 상기 계산부는
    상기 입력신호와 상기 제2 지연기의 제2 지연 신호간의 합을 계산하는 덧셈기와,
    상기 입력신호와 상기 제2 지연기의 제2 지연 신호간의 차를 계산하는 뺄셈기를 포함하는 것을 특징으로 하는 장치.
  4. 제3항에 있어서, 상기 상관부는
    상기 덧셈기의 출력과 상기 지연신호의 공액을 상관하는 제1 상관기와,
    상기 뺄셈기의 출력과 상기 지연신호의 공액을 상관하는 제2 상관기를 포함하는 것을 특징으로 하는 장치.
  5. 제4항에 있어서, 상기 이동 합산부는
    상기 제1 상관기의 출력을 상기 반복 패턴 주기만큼 누산하여 출력하는 제1 이동 합산기와,
    상기 제2 상관기의 출력을 상기 반복 패턴 주기만큼 누산하여 출력하는 제2 이동 합산기를 포함하는 것을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 주파수 오프셋 산출기는, 다음 수학식 12에 의거하여 주파수 오프셋을 산출하는 것을 특징으로 하는 장치.
    Figure 112004050043190-pat00056
    여기에서, C[n]은 허수값을 갖는 지연된 신호이고, S[n]은 현재 신호이다.
  7. 주기적으로 반복되는 구조를 갖는 신호로부터 주파수 오프셋을 추정하는 방법에 있어서,
    입력 신호를 지연시키는 단계와,
    상기 입력신호와 지연신호간의 합 또는 차를 계산하는 단계와,
    상기 계산된 신호와 상기 지연신호의 공액을 상관하여 상관값을 출력하는 단계와,
    상기 상관부의 출력값을 이동 합산하는 단계와,
    상기 상관값의 크기가 최대가 되는 소정 지점을 검출하는 단계와,
    상기 소정 지점에서 지연된 신호에 대한 현재 신호의 위상 변화를 산출함으 로써 주파수 오프셋을 추정하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 지연 단계는
    입력 신호를 반복 패턴 주기만큼 지연시키는 제1 지연 단계와,
    상기 제1지연된 신호를 반복 패턴 주기만큼 다시 지연시키는 제2지연 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 계산 단계는
    상기 입력신호와 상기 제2 지연된 신호간의 합을 계산하는 단계와,
    상기 입력신호와 상기 제2 지연된 신호간의 차를 계산하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 상관 단계는
    상기 합 계산된 신호와 상기 지연신호의 공액을 상관하는 제1 상관 단계와,
    상기 차 계산된 신호와 상기 지연신호의 공액을 상관하는 제2 상관 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 이동 합산 단계는
    상기 제1 상관된 신호를 상기 반복 패턴 주기만큼 이동 합산하여 출력하는 제1 이동 합산 단계와,
    상기 제2 상관된 신호를 상기 반복 패턴 주기만큼 이동 합산하여 출력하는 제2 이동 합산 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제7항에 있어서, 상기 주파수 오프셋을 추정하는 단계는,
    다음 수학식 13에 의거하여 주파수 오프셋을 산출하는 것을 특징으로 하는 방법.
    Figure 112006079834449-pat00057
    여기에서, C[n]은 허수값을 갖는 지연된 신호이고, S[n]은 현재 신호이다.
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