KR100687863B1 - 아령형 금속 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 하부 절연층을 형성하고, 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 형성한다. 하부 콘택홀을 채우는 하부 콘택을 형성하고, 하부 콘택을 덮는 상부 절연층을 형성하고, 상부 절연층을 관통하여 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하고, 상부 콘택홀을 채우는 상부 콘택을 형성하여 금속 콘택 형성한다.
금속 콘택, 심, 산화물 잔류, 접촉 저항, 주변회로 영역

Description

아령형 금속 콘택 형성 방법{Method for dumbbell type metal contact}
도 1은 종래의 금속 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 종래의 금속 콘택에서 심(seam) 발생을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 3a 및 도 3b는 종래의 금속 콘택을 위한 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 4는 본 발명의 실시예에 따른 금속 콘택을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 콘택의 평면도이다.
본 발명은 반도체 제조 방법에 관한 것으로, 보다 상세하게는, 제1금속 배선(M1) 콘택을 위한 금속 콘택(metal contact)을 형성하는 방법에 관한 것이다.
반도체 기판 상에 소자를 집적하는 데 다층 배선이 이용되고 있다. 이러한 다층 배선 중에 제1금속 배선(M1)과 반도체 기판 또는 반도체 기판 상에 형성된 트랜지스터 소자와의 전기적 연결을 위해서 제1금속 콘택(M1C)이 형성되고 있다. 이러한 제1금속 콘택은 예컨대 메모리 소자에서 셀(cell) 영역 주변의 주변회로 영역(peripherical region)에 위치하게 된다.
도 1은 종래의 금속 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 종래의 M1 콘택은 하부에 반도체 기판(10)과의 연결을 위한 비트 라인 콘택(bit line contact)과 대등한하여 비트 라인 콘택으로도 불리는 하부 콘택(15)과 비트 라인과 대등한 랜딩 패드(landing pad: 16)를 구비하고, 이러한 랜딩 패드(16)에 정렬되게 상부 콘택이 형성된다. 실질적으로, 비트 라인 콘택은 비트 라인을 형성할 때, 비트 라인을 이루는 도전층으로 콘택홀을 채워 형성하고 있는 것이 일반적이므로, 하부 콘택(15)과 랜딩 패드(16)는 동일한 층으로 이해될 수도 있다.
이때, 하부 콘택(15)은 제1층간 절연층(11)에 의해서 절연된다. 하부 콘택(15)과 연결될 상부 콘택을 위한 콘택홀(contact hole: 17, 19)은 제1층간 절연층(11) 상의 제2층간 절연층(13)을 관통하여 랜딩 패드(16)에 정렬되게 형성되며, 상부 콘택은 이러한 콘택홀(17, 19)을 채워 전기적으로 하부 콘택(15)과 연결되게 된다. 이때, 도 1의 좌측에 도시된 바와 같이 하부 콘택(15)에 상부 콘택을 위한 콘택홀(17)이 정렬되게 형성되는 스택 형태(stack type) 구조가 이용될 수 있고, 또한, 도 1의 우측에 도시된 바와 같이 하부 콘택(15)에 어긋나되 랜딩 패드(16) 상에 상부 콘택을 위한 콘택홀(17)이 정렬되게 형성되는 세미-스택 형태(semi-Stack type) 구조가 이용될 수도 있다.
도 2는 종래의 금속 콘택에서 심(seam) 발생을 설명하기 위해서 개략적으로 도시한 단면도이다. 도 3a 및 도 3b는 종래의 금속 콘택을 위한 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 2를 참조하면, M1 콘택과 같은 금속 콘택 구조는 셀 영역이 아닌 주변회로 영역에 위치하게 된다. 따라서, 하부 콘택을 위한 제1 콘택홀(25)은 셀 영역의 비트라인 콘택을 위한 제2 콘택홀(27)을 형성하는 공정 단계에서 함께 형성되게 된다. 즉, 반도체 기판(21)과 층간 절연층(23)을 사이에 두고 이격되며 형성될 비트 라인을 연결하기 위해서 비트라인 콘택이 형성될 때 금속 콘택을 위한 하부 콘택이 함께 형성된다. 따라서, 비트라인 콘택을 위한 도전층(28), 즉, 비트 라인이 제2콘택홀(27)을 메울 때, 이러한 도전층(28)이 제1콘택홀(25) 또한 메우도록 하고 있다. 이후 도전층(28)을 패터닝하여 도 1에 제시된 바와 같이 하부 콘택(15) 및 랜딩 패드(16)의 구조를 한번에 형성할 수 있다.
이때, 제1콘택홀(25)은 제2콘택홀(27)에 비해 상대적으로 더 큰 크기로 형성된다. 이는 금속 콘택을 이루는 하부 콘택(도 1의 15)과 상부 콘택 간의 접촉 면적을 넓혀 접촉 저항을 줄이기 위해서이다. 따라서, 도 3a에 제시된 바와 같이 제1콘택홀(25)을 위한 제1콘택 레이아웃(31)은 제2콘택홀(27)을 위한 제2콘택 레이아웃(35)에 비해 넓게 형성되게 된다. 즉, 제1콘택홀(25)의 콘택 레이아웃(31)은 마치 제2콘택홀(27)을 위한 제2콘택 레이아웃(35) 두 개 또는 그 이상을 겹쳐 놓은 것과 같은 형태로 설정된다.
다시 도 2를 참조하면, 이와 같이 제1콘택홀(25)이 제2콘택홀(27)에 비해 넓게 형성되므로, 이러한 콘택홀들(25, 27)을 메우는 도전층(28)을 증착하면, 제2콘택홀(27)은 충분히 메워지는 데 비해, 제1콘택홀(25)에는 심(seam: 29)이 발생될 수 있다. 이러한 심(29)에는 후속되는 제2층간 절연층(도 1의 13)이 증착될 때, 절연 물질, 예컨대, 산화물이 채워져 잔류하게 된다. 이러한 심(29)에의 산화물의 존재는 랜딩 패드(16)를 포함하는 하부 콘택(15)과 그 상에 접촉 연결되는 상부 콘택과의 접촉 저항을 크게 증가시키는 요인으로 작용할 수 있다.
이러한 심(29)은 실질적으로 제1콘택홀(도 2의 25)이 매우 크기 때문에, 매우 크고 깊게 형성되게 된다. 따라서, 이러한 심(29)에 잔류하는 산화물을 효과적으로 제거하기는 매우 어렵다.
한편, 콘택홀들(25, 27)을 메우는 도전층(28)의 두께를 증가시킴으로써 이러한 심(29)의 발생을 억제하는 방법을 고려할 수 있으나, 도전층(28)은 실질적으로 비트 라인으로 이용될 층이므로 그 두께 증가에 한계가 있게 된다. 즉, 도전층(28)으로 사용되는 텅스텐(W)층의 두께를 예컨대, 700Å에서 900Å으로 상향할 경우, 비트 라인의 두께 증가에 의해 비트 라인 커패시턴스(capacitance)가 증가하여 소자의 리프레시(refresh) 특성이 감소될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 하부 콘택과 상부 콘택의 적층 구 조로 금속 콘택을 형성할 때 하부 콘택에서의 심 발생을 방지하여 금속 콘택의 접촉 저항 증가를 방지할 수 있는 금속 콘택 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 하부 절연층을 형성하는 단계, 상기 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 형성하는 단계, 상기 하부 콘택홀을 채우는 하부 콘택을 형성하는 단계, 상기 하부 콘택을 덮는 상부 절연층을 형성하는 단계, 상기 상부 절연층을 관통하여 상기 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하는 단계, 및 상기 상부 콘택홀을 채우는 상부 콘택을 형성하는 단계를 포함하는 금속 콘택 형성 방법을 제시한다.
상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는, 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상에 하부 절연층을 형성하는 단계, 상기 셀 영역의 상기 하부 절연층을 관통하는 비트 라인 콘택홀 및 상기 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 상기 주변회로 영역 상에 형성하는 단계, 상기 비트 라인 콘택홀 및 상기 하부 콘택홀을 채우는 비트 라인을 위한 층을 형성하는 단계, 상기 비트 라인을 패터닝하여 상기 하부 콘택홀을 채우는 하부 콘택을 형성하는 단계, 상기 하부 콘택을 덮는 상부 절연층을 형성하는 단계, 상기 상부 절연층을 관통하여 상기 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하는 단계, 및 상기 상부 콘택홀을 채우는 상부 콘택을 형성 하는 단계를 포함하는 금속 콘택 형성 방법을 제시한다.
상기 비트 라인을 위한 층은 대략 500Å 내지 700Å 두께로 증착되는 텅스텐층을 포함하여 형성될 수 있다.
본 발명에 따르면, 하부 콘택과 상부 콘택의 적층 구조로 금속 콘택을 형성할 때 하부 콘택에서의 심 발생을 방지하여 금속 콘택의 접촉 저항 증가를 방지할 수 있는 금속 콘택 형성 방법을 제시할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4는 본 발명의 실시예에 따른 금속 콘택을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 콘택의 평면도이다.
도 4를 도 1과 함께 참조하면, 본 발명의 실시에 따른 금속 콘택 형성 방법은 반도체 기판의 주변회로 영역에 형성되는 하부 콘택(15)을 위한 하부 콘택홀을 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 콘택홀 레이아웃(400)으로 형성한다. 도 4에 제시된 바와 같이 아령형 평면 형상을 가지는 콘택홀 레이아웃(400)은 가운데 부분에 오목한 부분(401)을 가지고 있어, 하부 콘택홀에 비트 라인을 위한 층 등과 같은 도전층이 채워질 때, 심이 발생되는 것을 구조적으로 억제할 수 있다. 이러한 하부 콘택홀의 레이아웃(400)을 이용하여 금속 콘택의 하부 콘택을 알려진 과정을 응용하여 형성할 수 있다.
예를 들어, 도 1 및 도 2를 참조하여 설명한 바와 마찬가지로, 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상에 하부 절연층을 형성한다. 이후에, 셀 영역의 하부 절연층을 관통하는 비트 라인 콘택홀을 마찬가지로 형성하며, 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 도 4에 제시된 바와 같이 아령형 평면 형상을 가지는 하부 콘택홀(400)을 주변회로 영역 상에 형성한다. 비트 라인 콘택홀 및 하부 콘택홀을 채우는 비트 라인을 위한 층을 예컨대, 500Å 내지 700Å 두께의 텅스텐을 증착하여 형성하고, 비트 라인을 패터닝하여 하부 콘택홀을 채우는 하부 콘택을 형성한다.
이때, 하부 콘택홀(400)의 구조적 특성에 의해서 심의 발생이 억제되게 된다. 그리고, 도 1을 참조하여 설명한 바와 마찬가지로 하부 콘택을 덮는 상부 절연층을 형성하고, 상부 절연층을 관통하여 하부 콘택 상에 정렬되는 상부 콘택홀을 형성한 후, 상부 콘택홀을 채우는 상부 콘택을 형성하여 상부 콘택 및 하부 콘택(랜딩 패드를포함하여)을 포함하는 구조의 금속 콘택을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상술한 본 발명에 따르면, 금속 콘택의 하부 콘택을 비트 라인 콘택 형태를 타원형 형태에서 아령형 형태로 콘택을 형성함으로써, 콘택 심의 발생을 효과적으로 억제할 수 있다. 따라서, 금속 콘택의 상부 콘택(M1 콘택)과 하부 콘택(비트라인 콘택)의 적층 구조의 형성 시 비트 라인의 심 발생에 의한 산화물의 잔류를 억제하여 금속 콘택의 저항 증가를 방지할 수 있는 이점이 있다.

Claims (3)

  1. 삭제
  2. 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상에 하부 절연층을 형성하는 단계와,
    상기 셀 영역의 상기 하부 절연층을 관통하는 비트 라인 콘택홀 및 상기 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 상기 주변회로 영역 상에 형성하는 단계와,
    상기 비트 라인 콘택홀 및 상기 하부 콘택홀을 채우는 비트 라인을 위한 층을 형성하는 단계와,
    상기 비트 라인을 패터닝하여 상기 하부 콘택홀을 채우는 하부 콘택을 형성하는 단계와,
    상기 하부 콘택을 덮는 상부 절연층을 형성하는 단계와,
    상기 상부 절연층을 관통하여 상기 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하는 단계 및
    상기 상부 콘택홀을 채우는 상부 콘택을 형성하는 단계를 포함하는 금속 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 비트 라인을 위한 층은 대략 500Å 내지 700Å 두께로 증착되는 텅스텐층을 포함하여 형성되는 금속 콘택 형성 방법.
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