KR100687863B1 - Method for dumbbell type metal contact - Google Patents

Method for dumbbell type metal contact Download PDF

Info

Publication number
KR100687863B1
KR100687863B1 KR1020040114738A KR20040114738A KR100687863B1 KR 100687863 B1 KR100687863 B1 KR 100687863B1 KR 1020040114738 A KR1020040114738 A KR 1020040114738A KR 20040114738 A KR20040114738 A KR 20040114738A KR 100687863 B1 KR100687863 B1 KR 100687863B1
Authority
KR
South Korea
Prior art keywords
contact
forming
contact hole
insulating layer
bit line
Prior art date
Application number
KR1020040114738A
Other languages
Korean (ko)
Other versions
KR20060076347A (en
Inventor
노일철
김춘환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040114738A priority Critical patent/KR100687863B1/en
Publication of KR20060076347A publication Critical patent/KR20060076347A/en
Application granted granted Critical
Publication of KR100687863B1 publication Critical patent/KR100687863B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 기판 상에 하부 절연층을 형성하고, 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 형성한다. 하부 콘택홀을 채우는 하부 콘택을 형성하고, 하부 콘택을 덮는 상부 절연층을 형성하고, 상부 절연층을 관통하여 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하고, 상부 콘택홀을 채우는 상부 콘택을 형성하여 금속 콘택 형성한다.
The present invention forms a lower insulating layer on the semiconductor substrate, and forms a lower contact hole having a dumbbell-shaped planar shape to penetrate the lower insulating layer and to exclude the generation of seams. Forming a lower contact filling the lower contact hole, forming an upper insulating layer covering the lower contact hole, forming an upper contact hole penetrating the upper insulating layer and aligned on the lower contact, and forming an upper contact filling the upper contact hole To form a metal contact.

금속 콘택, 심, 산화물 잔류, 접촉 저항, 주변회로 영역Metal contacts, shims, oxide residues, contact resistance, peripheral area

Description

아령형 금속 콘택 형성 방법{Method for dumbbell type metal contact} Method for forming dumbbell type metal contact             

도 1은 종래의 금속 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a conventional metal contact forming method.

도 2는 종래의 금속 콘택에서 심(seam) 발생을 설명하기 위해서 개략적으로 도시한 단면도이다. 2 is a schematic cross-sectional view for explaining seam generation in a conventional metal contact.

도 3a 및 도 3b는 종래의 금속 콘택을 위한 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도들이다. 3A and 3B are schematic plan views illustrating a layout for a conventional metal contact.

도 4는 본 발명의 실시예에 따른 금속 콘택을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 콘택의 평면도이다.
4 is a plan view schematically showing a contact for explaining a method of forming a metal contact according to an embodiment of the present invention.

본 발명은 반도체 제조 방법에 관한 것으로, 보다 상세하게는, 제1금속 배선(M1) 콘택을 위한 금속 콘택(metal contact)을 형성하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor, and more particularly, to a method of forming a metal contact for a first metal wiring M1 contact.

반도체 기판 상에 소자를 집적하는 데 다층 배선이 이용되고 있다. 이러한 다층 배선 중에 제1금속 배선(M1)과 반도체 기판 또는 반도체 기판 상에 형성된 트랜지스터 소자와의 전기적 연결을 위해서 제1금속 콘택(M1C)이 형성되고 있다. 이러한 제1금속 콘택은 예컨대 메모리 소자에서 셀(cell) 영역 주변의 주변회로 영역(peripherical region)에 위치하게 된다. Multilayer wiring is used to integrate devices on a semiconductor substrate. The first metal contact M1C is formed in the multilayer wiring to electrically connect the first metal wiring M1 to a semiconductor substrate or a transistor element formed on the semiconductor substrate. This first metal contact is located in a peripheral region around the cell region, for example, in the memory device.

도 1은 종래의 금속 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a conventional metal contact forming method.

도 1을 참조하면, 종래의 M1 콘택은 하부에 반도체 기판(10)과의 연결을 위한 비트 라인 콘택(bit line contact)과 대등한하여 비트 라인 콘택으로도 불리는 하부 콘택(15)과 비트 라인과 대등한 랜딩 패드(landing pad: 16)를 구비하고, 이러한 랜딩 패드(16)에 정렬되게 상부 콘택이 형성된다. 실질적으로, 비트 라인 콘택은 비트 라인을 형성할 때, 비트 라인을 이루는 도전층으로 콘택홀을 채워 형성하고 있는 것이 일반적이므로, 하부 콘택(15)과 랜딩 패드(16)는 동일한 층으로 이해될 수도 있다. Referring to FIG. 1, the conventional M1 contact is equivalent to a bit line and a lower contact 15, also referred to as a bit line contact, in parallel with a bit line contact for connecting to the semiconductor substrate 10. An upper contact is formed with one landing pad 16 and aligned with the landing pad 16. Substantially, since the bit line contact is generally formed by filling a contact hole with a conductive layer constituting the bit line when forming the bit line, the lower contact 15 and the landing pad 16 may be understood as the same layer. have.

이때, 하부 콘택(15)은 제1층간 절연층(11)에 의해서 절연된다. 하부 콘택(15)과 연결될 상부 콘택을 위한 콘택홀(contact hole: 17, 19)은 제1층간 절연층(11) 상의 제2층간 절연층(13)을 관통하여 랜딩 패드(16)에 정렬되게 형성되며, 상부 콘택은 이러한 콘택홀(17, 19)을 채워 전기적으로 하부 콘택(15)과 연결되게 된다. 이때, 도 1의 좌측에 도시된 바와 같이 하부 콘택(15)에 상부 콘택을 위한 콘택홀(17)이 정렬되게 형성되는 스택 형태(stack type) 구조가 이용될 수 있고, 또한, 도 1의 우측에 도시된 바와 같이 하부 콘택(15)에 어긋나되 랜딩 패드(16) 상에 상부 콘택을 위한 콘택홀(17)이 정렬되게 형성되는 세미-스택 형태(semi-Stack type) 구조가 이용될 수도 있다. In this case, the lower contact 15 is insulated by the first interlayer insulating layer 11. Contact holes 17 and 19 for the upper contact to be connected to the lower contact 15 pass through the second interlayer insulating layer 13 on the first interlayer insulating layer 11 to be aligned with the landing pad 16. The upper contact fills the contact holes 17 and 19 to be electrically connected to the lower contact 15. In this case, as shown in the left side of FIG. 1, a stack type structure in which contact holes 17 for upper contacts are arranged in the lower contact 15 may be used. In addition, a right side of FIG. 1 may be used. A semi-stack type structure may be used, which is displaced from the lower contact 15 but is formed such that the contact holes 17 for the upper contact are aligned on the landing pad 16 as shown in FIG. .

도 2는 종래의 금속 콘택에서 심(seam) 발생을 설명하기 위해서 개략적으로 도시한 단면도이다. 도 3a 및 도 3b는 종래의 금속 콘택을 위한 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도들이다. 2 is a schematic cross-sectional view for explaining seam generation in a conventional metal contact. 3A and 3B are schematic plan views illustrating a layout for a conventional metal contact.

도 2를 참조하면, M1 콘택과 같은 금속 콘택 구조는 셀 영역이 아닌 주변회로 영역에 위치하게 된다. 따라서, 하부 콘택을 위한 제1 콘택홀(25)은 셀 영역의 비트라인 콘택을 위한 제2 콘택홀(27)을 형성하는 공정 단계에서 함께 형성되게 된다. 즉, 반도체 기판(21)과 층간 절연층(23)을 사이에 두고 이격되며 형성될 비트 라인을 연결하기 위해서 비트라인 콘택이 형성될 때 금속 콘택을 위한 하부 콘택이 함께 형성된다. 따라서, 비트라인 콘택을 위한 도전층(28), 즉, 비트 라인이 제2콘택홀(27)을 메울 때, 이러한 도전층(28)이 제1콘택홀(25) 또한 메우도록 하고 있다. 이후 도전층(28)을 패터닝하여 도 1에 제시된 바와 같이 하부 콘택(15) 및 랜딩 패드(16)의 구조를 한번에 형성할 수 있다. Referring to FIG. 2, a metal contact structure such as an M1 contact is located in a peripheral circuit region rather than a cell region. Therefore, the first contact hole 25 for the lower contact is formed together in the process step of forming the second contact hole 27 for the bit line contact of the cell region. That is, when the bit line contacts are formed to connect the bit lines to be spaced apart with the semiconductor substrate 21 and the interlayer insulating layer 23 interposed therebetween, the lower contacts for the metal contacts are formed together. Accordingly, when the conductive layer 28 for the bit line contact, that is, the bit line fills the second contact hole 27, the conductive layer 28 also fills the first contact hole 25. The conductive layer 28 can then be patterned to form the structures of the bottom contact 15 and landing pad 16 at once, as shown in FIG. 1.

이때, 제1콘택홀(25)은 제2콘택홀(27)에 비해 상대적으로 더 큰 크기로 형성된다. 이는 금속 콘택을 이루는 하부 콘택(도 1의 15)과 상부 콘택 간의 접촉 면적을 넓혀 접촉 저항을 줄이기 위해서이다. 따라서, 도 3a에 제시된 바와 같이 제1콘택홀(25)을 위한 제1콘택 레이아웃(31)은 제2콘택홀(27)을 위한 제2콘택 레이아웃(35)에 비해 넓게 형성되게 된다. 즉, 제1콘택홀(25)의 콘택 레이아웃(31)은 마치 제2콘택홀(27)을 위한 제2콘택 레이아웃(35) 두 개 또는 그 이상을 겹쳐 놓은 것과 같은 형태로 설정된다. In this case, the first contact hole 25 is formed in a relatively larger size than the second contact hole 27. This is to reduce the contact resistance by widening the contact area between the lower contact (15 in FIG. 1) and the upper contact forming the metal contact. Accordingly, as shown in FIG. 3A, the first contact layout 31 for the first contact hole 25 is wider than the second contact layout 35 for the second contact hole 27. That is, the contact layout 31 of the first contact hole 25 is set in a form in which two or more second contact layouts 35 for the second contact hole 27 are overlapped.

다시 도 2를 참조하면, 이와 같이 제1콘택홀(25)이 제2콘택홀(27)에 비해 넓게 형성되므로, 이러한 콘택홀들(25, 27)을 메우는 도전층(28)을 증착하면, 제2콘택홀(27)은 충분히 메워지는 데 비해, 제1콘택홀(25)에는 심(seam: 29)이 발생될 수 있다. 이러한 심(29)에는 후속되는 제2층간 절연층(도 1의 13)이 증착될 때, 절연 물질, 예컨대, 산화물이 채워져 잔류하게 된다. 이러한 심(29)에의 산화물의 존재는 랜딩 패드(16)를 포함하는 하부 콘택(15)과 그 상에 접촉 연결되는 상부 콘택과의 접촉 저항을 크게 증가시키는 요인으로 작용할 수 있다. Referring back to FIG. 2, since the first contact hole 25 is formed wider than the second contact hole 27, when the conductive layer 28 filling the contact holes 25 and 27 is deposited, While the second contact hole 27 is sufficiently filled, a seam 29 may be generated in the first contact hole 25. This shim 29 is filled with an insulating material, such as an oxide, when the subsequent second interlayer insulating layer 13 (FIG. 1) is deposited. The presence of the oxide in the shim 29 can act as a factor in greatly increasing the contact resistance between the lower contact 15 including the landing pad 16 and the upper contact in contact therewith.

이러한 심(29)은 실질적으로 제1콘택홀(도 2의 25)이 매우 크기 때문에, 매우 크고 깊게 형성되게 된다. 따라서, 이러한 심(29)에 잔류하는 산화물을 효과적으로 제거하기는 매우 어렵다. Since the shim 29 is substantially large in the first contact hole 25 of FIG. 2, the shim 29 is formed very large and deep. Therefore, it is very difficult to effectively remove the oxide remaining in this shim 29.

한편, 콘택홀들(25, 27)을 메우는 도전층(28)의 두께를 증가시킴으로써 이러한 심(29)의 발생을 억제하는 방법을 고려할 수 있으나, 도전층(28)은 실질적으로 비트 라인으로 이용될 층이므로 그 두께 증가에 한계가 있게 된다. 즉, 도전층(28)으로 사용되는 텅스텐(W)층의 두께를 예컨대, 700Å에서 900Å으로 상향할 경우, 비트 라인의 두께 증가에 의해 비트 라인 커패시턴스(capacitance)가 증가하여 소자의 리프레시(refresh) 특성이 감소될 수 있다.
On the other hand, a method of suppressing the generation of the shims 29 by increasing the thickness of the conductive layer 28 filling the contact holes 25 and 27 may be considered, but the conductive layer 28 may be used as a bit line. Since it is a layer, there is a limit in increasing its thickness. That is, when the thickness of the tungsten (W) layer used as the conductive layer 28 is increased from 700 mW to 900 mW, the bit line capacitance increases due to the increase in the bit line thickness, thereby refreshing the device. Characteristics may be reduced.

본 발명이 이루고자 하는 기술적 과제는, 하부 콘택과 상부 콘택의 적층 구 조로 금속 콘택을 형성할 때 하부 콘택에서의 심 발생을 방지하여 금속 콘택의 접촉 저항 증가를 방지할 수 있는 금속 콘택 형성 방법을 제시하는 데 있다.
SUMMARY OF THE INVENTION The present invention provides a method of forming a metal contact that can prevent an increase in contact resistance of a metal contact by preventing generation of seams in the lower contact when forming a metal contact by forming a laminated structure of a lower contact and an upper contact. There is.

상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 하부 절연층을 형성하는 단계, 상기 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 형성하는 단계, 상기 하부 콘택홀을 채우는 하부 콘택을 형성하는 단계, 상기 하부 콘택을 덮는 상부 절연층을 형성하는 단계, 상기 상부 절연층을 관통하여 상기 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하는 단계, 및 상기 상부 콘택홀을 채우는 상부 콘택을 형성하는 단계를 포함하는 금속 콘택 형성 방법을 제시한다. An embodiment of the present invention for the above technical problem, the step of forming a lower insulating layer on a semiconductor substrate, a lower contact having a planar shape dumbbell-shaped to penetrate the lower insulating layer to exclude the generation of seams Forming a hole, forming a lower contact filling the lower contact hole, forming an upper insulating layer covering the lower contact, and passing an upper contact hole aligned with the lower contact through the upper insulating layer. It provides a metal contact forming method comprising the step of forming, and forming an upper contact filling the upper contact hole.

상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는, 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상에 하부 절연층을 형성하는 단계, 상기 셀 영역의 상기 하부 절연층을 관통하는 비트 라인 콘택홀 및 상기 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 상기 주변회로 영역 상에 형성하는 단계, 상기 비트 라인 콘택홀 및 상기 하부 콘택홀을 채우는 비트 라인을 위한 층을 형성하는 단계, 상기 비트 라인을 패터닝하여 상기 하부 콘택홀을 채우는 하부 콘택을 형성하는 단계, 상기 하부 콘택을 덮는 상부 절연층을 형성하는 단계, 상기 상부 절연층을 관통하여 상기 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하는 단계, 및 상기 상부 콘택홀을 채우는 상부 콘택을 형성 하는 단계를 포함하는 금속 콘택 형성 방법을 제시한다. Another embodiment of the present invention for the above technical problem, forming a lower insulating layer on a semiconductor substrate including a cell region and a peripheral circuit region, a bit line contact penetrating the lower insulating layer of the cell region Forming a lower contact hole on the peripheral circuit region to penetrate the hole and the lower insulating layer but exclude a seam, filling the bit line contact hole and the lower contact hole; Forming a layer for a bit line, patterning the bit line to form a lower contact filling the lower contact hole, forming an upper insulating layer covering the lower contact, penetrating the upper insulating layer Forming an upper contact hole aligned on the lower contact, and forming an upper contact filling the upper contact hole; A method of forming a metal contact is provided.

상기 비트 라인을 위한 층은 대략 500Å 내지 700Å 두께로 증착되는 텅스텐층을 포함하여 형성될 수 있다. The layer for the bit line may be formed including a tungsten layer deposited to a thickness of approximately 500 kW to 700 kW.

본 발명에 따르면, 하부 콘택과 상부 콘택의 적층 구조로 금속 콘택을 형성할 때 하부 콘택에서의 심 발생을 방지하여 금속 콘택의 접촉 저항 증가를 방지할 수 있는 금속 콘택 형성 방법을 제시할 수 있다.
According to the present invention, when forming a metal contact in a laminated structure of the lower contact and the upper contact, it is possible to provide a metal contact forming method that can prevent the occurrence of seams in the lower contact to increase the contact resistance of the metal contact.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 4는 본 발명의 실시예에 따른 금속 콘택을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 콘택의 평면도이다. 4 is a plan view schematically showing a contact for explaining a method of forming a metal contact according to an embodiment of the present invention.

도 4를 도 1과 함께 참조하면, 본 발명의 실시에 따른 금속 콘택 형성 방법은 반도체 기판의 주변회로 영역에 형성되는 하부 콘택(15)을 위한 하부 콘택홀을 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 콘택홀 레이아웃(400)으로 형성한다. 도 4에 제시된 바와 같이 아령형 평면 형상을 가지는 콘택홀 레이아웃(400)은 가운데 부분에 오목한 부분(401)을 가지고 있어, 하부 콘택홀에 비트 라인을 위한 층 등과 같은 도전층이 채워질 때, 심이 발생되는 것을 구조적으로 억제할 수 있다. 이러한 하부 콘택홀의 레이아웃(400)을 이용하여 금속 콘택의 하부 콘택을 알려진 과정을 응용하여 형성할 수 있다. Referring to FIG. 4 together with FIG. 1, the method for forming a metal contact according to the embodiment of the present invention is to exclude seam from forming a lower contact hole for a lower contact 15 formed in a peripheral circuit region of a semiconductor substrate. A contact hole layout 400 having a dumbbell-shaped plane shape is formed. As shown in FIG. 4, the contact hole layout 400 having a dumbbell-shaped planar shape has a concave portion 401 in the center portion, so that a seam is generated when a conductive layer such as a layer for a bit line is filled in the lower contact hole. Can be structurally suppressed. By using the layout 400 of the lower contact hole, the lower contact of the metal contact may be formed by applying a known process.

예를 들어, 도 1 및 도 2를 참조하여 설명한 바와 마찬가지로, 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상에 하부 절연층을 형성한다. 이후에, 셀 영역의 하부 절연층을 관통하는 비트 라인 콘택홀을 마찬가지로 형성하며, 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 도 4에 제시된 바와 같이 아령형 평면 형상을 가지는 하부 콘택홀(400)을 주변회로 영역 상에 형성한다. 비트 라인 콘택홀 및 하부 콘택홀을 채우는 비트 라인을 위한 층을 예컨대, 500Å 내지 700Å 두께의 텅스텐을 증착하여 형성하고, 비트 라인을 패터닝하여 하부 콘택홀을 채우는 하부 콘택을 형성한다. For example, as described with reference to FIGS. 1 and 2, a lower insulating layer is formed on a semiconductor substrate including a cell region and a peripheral circuit region. Subsequently, a bit line contact hole penetrating through the lower insulating layer of the cell region is similarly formed, and has a lower contact having a dumbbell-shaped planar shape as shown in FIG. 4 to penetrate the lower insulating layer and exclude seam generation. The hole 400 is formed on the peripheral circuit area. A layer for the bit line filling the bit line contact hole and the lower contact hole is formed by depositing tungsten having a thickness of, for example, 500 mW to 700 mW, and patterning the bit line to form a bottom contact to fill the lower contact hole.

이때, 하부 콘택홀(400)의 구조적 특성에 의해서 심의 발생이 억제되게 된다. 그리고, 도 1을 참조하여 설명한 바와 마찬가지로 하부 콘택을 덮는 상부 절연층을 형성하고, 상부 절연층을 관통하여 하부 콘택 상에 정렬되는 상부 콘택홀을 형성한 후, 상부 콘택홀을 채우는 상부 콘택을 형성하여 상부 콘택 및 하부 콘택(랜딩 패드를포함하여)을 포함하는 구조의 금속 콘택을 형성한다.At this time, generation of shims is suppressed by the structural characteristics of the lower contact hole 400. As described with reference to FIG. 1, an upper insulating layer covering the lower contact is formed, an upper contact hole is formed through the upper insulating layer and aligned on the lower contact, and then an upper contact is formed to fill the upper contact hole. Thereby forming a metal contact having a structure including an upper contact and a lower contact (including a landing pad).

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of right.

상술한 본 발명에 따르면, 금속 콘택의 하부 콘택을 비트 라인 콘택 형태를 타원형 형태에서 아령형 형태로 콘택을 형성함으로써, 콘택 심의 발생을 효과적으로 억제할 수 있다. 따라서, 금속 콘택의 상부 콘택(M1 콘택)과 하부 콘택(비트라인 콘택)의 적층 구조의 형성 시 비트 라인의 심 발생에 의한 산화물의 잔류를 억제하여 금속 콘택의 저항 증가를 방지할 수 있는 이점이 있다.According to the present invention described above, by forming a contact from the lower contact of the metal contact in the form of a bit line contact in the form of an ellipse to a dumbbell, it is possible to effectively suppress the generation of the contact seam. Therefore, when forming the stacked structure of the upper contact (M1 contact) and the lower contact (bitline contact) of the metal contact, it is possible to suppress the residual of the oxide due to the generation of the seam of the bit line to prevent an increase in the resistance of the metal contact. have.

Claims (3)

삭제delete 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상에 하부 절연층을 형성하는 단계와,Forming a lower insulating layer on the semiconductor substrate including the cell region and the peripheral circuit region; 상기 셀 영역의 상기 하부 절연층을 관통하는 비트 라인 콘택홀 및 상기 하부 절연층을 관통하되 심(seam) 생성을 배제하기 위해 아령형 평면 형상을 가지는 하부 콘택홀을 상기 주변회로 영역 상에 형성하는 단계와,Forming a bit line contact hole penetrating the lower insulating layer of the cell region and a lower contact hole penetrating the lower insulating layer, the lower contact hole having a dumbbell-shaped planar shape on the peripheral circuit region to prevent seam generation. Steps, 상기 비트 라인 콘택홀 및 상기 하부 콘택홀을 채우는 비트 라인을 위한 층을 형성하는 단계와,Forming a layer for the bit line filling the bit line contact hole and the lower contact hole; 상기 비트 라인을 패터닝하여 상기 하부 콘택홀을 채우는 하부 콘택을 형성하는 단계와,Patterning the bit line to form a bottom contact filling the bottom contact hole; 상기 하부 콘택을 덮는 상부 절연층을 형성하는 단계와,Forming an upper insulating layer covering the lower contact; 상기 상부 절연층을 관통하여 상기 하부 콘택 상에 정렬되는 상부 콘택홀을 형성하는 단계 및Forming an upper contact hole penetrating through the upper insulating layer and aligned on the lower contact; and 상기 상부 콘택홀을 채우는 상부 콘택을 형성하는 단계를 포함하는 금속 콘택 형성 방법. Forming an upper contact filling the upper contact hole. 제2항에 있어서, The method of claim 2, 상기 비트 라인을 위한 층은 대략 500Å 내지 700Å 두께로 증착되는 텅스텐층을 포함하여 형성되는 금속 콘택 형성 방법. And the layer for the bit line comprises a tungsten layer deposited to a thickness of approximately 500 kV to 700 kW.
KR1020040114738A 2004-12-29 2004-12-29 Method for dumbbell type metal contact KR100687863B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114738A KR100687863B1 (en) 2004-12-29 2004-12-29 Method for dumbbell type metal contact

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114738A KR100687863B1 (en) 2004-12-29 2004-12-29 Method for dumbbell type metal contact

Publications (2)

Publication Number Publication Date
KR20060076347A KR20060076347A (en) 2006-07-04
KR100687863B1 true KR100687863B1 (en) 2007-02-27

Family

ID=37168645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114738A KR100687863B1 (en) 2004-12-29 2004-12-29 Method for dumbbell type metal contact

Country Status (1)

Country Link
KR (1) KR100687863B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853048B2 (en) 2015-09-10 2017-12-26 Samsung Electronics Co., Ltd. Memory device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140670A (en) * 1997-07-22 1999-02-12 Nec Kyushu Ltd Semiconductor device and its manufacturing method
KR100273703B1 (en) * 1997-12-12 2001-03-02 윤종용 Semiconductor device having contact structure for reducing contact-associated defect and contact resistance and method for producing thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140670A (en) * 1997-07-22 1999-02-12 Nec Kyushu Ltd Semiconductor device and its manufacturing method
KR100273703B1 (en) * 1997-12-12 2001-03-02 윤종용 Semiconductor device having contact structure for reducing contact-associated defect and contact resistance and method for producing thereof

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1002737030000 *
11040670 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853048B2 (en) 2015-09-10 2017-12-26 Samsung Electronics Co., Ltd. Memory device and method of manufacturing the same

Also Published As

Publication number Publication date
KR20060076347A (en) 2006-07-04

Similar Documents

Publication Publication Date Title
US7301218B2 (en) Parallel capacitor of semiconductor device
US7842610B2 (en) Semiconductor device
US10593677B2 (en) Semiconductor structure with capacitor landing pad and method of make the same
JP2015079960A (en) Integrated circuit element and method for manufacturing the same
TW201351585A (en) Semiconductor device and manufacturing method for the same
US6448134B2 (en) Method for fabricating semiconductor device
JP2007115922A (en) Semiconductor device
KR20090029463A (en) Semiconductor devices having storage nodes respectively spaced away to different distances from one side of bit line pattern on active and methods of forming the same
JP2002231753A (en) Bonding pad for semiconductor element and manufacturing method therefor
JP3296324B2 (en) Method for manufacturing semiconductor memory device
JPH0745722A (en) Semiconductor storage device
KR100881488B1 (en) Semiconductor device having mim capacitor and method of manufacturing the same
KR100687863B1 (en) Method for dumbbell type metal contact
US9698142B2 (en) Semiconductor device and method for forming the same
JPH031538A (en) Semiconductor device
JPH06275794A (en) Semiconductor storage device and its manufacture
KR20060118784A (en) Method for forming metal lines of semiconductor devices
US7667291B2 (en) FPGA structure provided with multi parallel structure and method for forming the same
KR100469151B1 (en) A method for forming of a semiconductor device
KR101196484B1 (en) Semiconductor Device Having Filling Pattern Adjacent to Storage Structure And Methods Of Forming The Same
KR101844058B1 (en) Semiconductor device having double-layered metal contact
KR100679941B1 (en) Method for fabricating contacts of semiconductor device
JP2002313791A (en) Circuit wiring and its manufacturing method
JP3398056B2 (en) Semiconductor device and manufacturing method thereof
KR101100755B1 (en) Capacitor of analog circuit and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee