KR100683164B1 - 초고주파 반도체 칩 실장용 패키지 - Google Patents

초고주파 반도체 칩 실장용 패키지 Download PDF

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Abstract

본 발명은 초고주파 반도체 칩 실장용 패키지에서, 패키지에 의해 정합 특성이 나빠지는 것을 막기 위하여 패키지의 리이드로 정합회로를 꾸며 별도의 외부 정합회로 없이 원하는 정합 특성을 얻는 것을 목적으로 한다.
이를 위하여 패키지의 리이드를 코플래너 웨이브 가이드와 오픈 스터브로 구성하고, 코플래너 웨이브 가이드부 신호 접지 사이의 거리와 오픈 스터브부 신호 접지 사이의 거리를 서로 다르게 하고, 코플래너 웨이브 가이드 신호선의 두께에 비하여 오픈 스터브 신호선의 두께를 얇게 만든 후, 나머지 부분을 절연물질로 채워 특정한 반도체 칩에 대하여 적합한 정합 특성을 가지도록 한다.
패키지, 초고주파 반도체 칩, 정합, 마이크로스트립선, 코플래너 웨이브 가이드, 오픈 스터브, 쇼트 스터브, 위상변위기

Description

초고주파 반도체 칩 실장용 패키지{Package for a microwave semiconductor chip}
도1a 및 도1b는 종래 두 층의 금속으로 마이크로스트립선(micro strip line) 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도,
도2a 및 도2b는 종래 한 층의 금속으로 코플래너 웨이브 가이드(Coplanar Waveguide) 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도,
도3a 및 도3b는 본 발명의 두 층의 금속으로 마이크로스트립선, 오픈 스터브 (open stub), 마이크로스트립선 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도,
도4a 및 도4b는 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 오픈 스터브, 코플래너 웨이브 가이드 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도,
도5a 및 도5b는 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면 도,
도6a, 도6b 및 도6c는 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도, 평면도 및 좌측면도
도7은 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지에서의 임피던스 기준면을 나타낸 도면
도8은 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지를 이용하여 실장한 반도체 칩의 정합 특성을 스미스 차트에 나타낸 도면
도9a 및 도9b는 종래 두 층의 금속으로 마이크로스트립선 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지에 위성방송 수신용 위상변위기 칩을 실장하여 측정한 입,출력 정합 특성을 나타내는 도면
도10a 및 도10b는 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지에 위성방송 수신용 위상변위기 칩을 실장하여 측정한 입,출력 정합 특성을 나타내는 도면
본 발명은 초고주파 반도체 칩 실장용 패키지에 관한 것으로서, 패키지 외부에 따로 정합회로를 꾸미지 않고도 원하는 정합 특성을 얻는 초고주파 반도체 칩 실장용 패키지에 관한 것이다.
도1a 및 도1b는 종래 두 층의 금속으로 마이크로스트립선(micro strip line) 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도이다.
도1a 및 도1b의 패키지는 뚜껑(110), 금속판 패들(120), 패들과 리이드 사이의 절연체(130), 금속선 리이드(140,141), 반도체 칩(150), 반도체 칩의 신호단자 (151,152), 본딩 와이어(153,154)로 구성된다. 바닥 금속판 패들(120)이 접지된 경우 금속선 리이드(140,141)는 마이크로스트립선의 특성을 나타낸다.
도2a 및 도2b는 종래 한 층의 금속으로 코플래너 웨이브 가이드(Coplanar Waveguide) 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도이다.
도2a 및 도2b의 패키지는 뚜껑(110), 금속판 패들(220), 금속선 리이드 (240,241), 반도체 칩(150), 반도체 칩의 신호단자(151,152), 본딩 와이어(153, 154)로 구성된다.
이 패키지는 대개 피씨비(PCB,260)위에 만들어진 접지용 금속면(270)과 신호용 금속선(271,272)에 납땜되어 사용된다. 패키지의 바닥 금속판 패들(220)이 접지될 경우 금속선 리이드(240,241)는 코플래너 웨이브 가이드 특성을 나타낸다.
초고주파의 반도체 칩의 경우 패키지에 실장하게 되면 성능이 나빠지는데, 이는 패키지의 손실 때문이거나, 본딩 와이어와 리이드 등에 의해 정합 특성이 나빠지기 때문이다.
패키지로 인한 손실을 줄이기 위해서는 손실이 작은 물질로 패키지를 만들어야 하는데, 세라믹을 사용하거나, 값싼 플라스틱 재질에 공기로 속을 채운 구조를 사용한다.
정합 특성이 나빠지는 것을 막기 위해서는 패키지의 전기적인 특성을 정확하게 추출한 후 초고주파 반도체 칩 설계에 이를 반영하여 패키지에 실장한 칩이 원하는 정합 특성을 갖도록 하여야 한다.
이러한 목적을 위하여 종래의 패키지 리이드는 마이크로스트립선이나 코플래너 웨이브 가이드 형태와 같이 분석이 쉽고 구조가 간단한 형태로 설계한다.
그러나 임의의 정합 특성을 가지는 초고주파 반도체 칩을 종래의 방법으로 패키지하면 패키지 외부에 따로 정합회로를 꾸며야 하는 문제가 생긴다.
본 발명은 임의의 정합 특성을 가지는 초고주파 반도체 칩을 패키지할 때, 패키지의 리이드로 정합회로를 꾸며서 패키지 외부에 따로 정합회로를 꾸미지 않고도 원하는 정합 특성을 얻는 것을 목적으로 한다.
본 발명의 기술 구성을 도면을 참조하여 설명한다.
도3a 및 도3b는 본 발명의 두 층의 금속으로 마이크로스트립선, 오픈 스터브 (open stub), 마이크로스트립선 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도이다.
도3a 및 도3b의 패키지는 도1a 및 도1b와 금속선 리이드(340,341)의 모양이 다른 점을 빼고는 서로 같다. 금속선 리이드(340)(341)는 도1a 및 도1b의 금속선 리이드(140)의 양변에 오픈 스터브(342)(344)와 (343)(345)를 붙여 만든다.
이러한 금속선 리이드(340)(341)는 본딩 와이어(153)(154)에서 패키지 외곽으로 진행하면서 볼 때 차례로 마이크로스트립선, 오픈 스터브, 마이크로스트립선의 특성을 나타내어 특정한 반도체 칩에 대하여 적합한 정합 특성을 제공한다.
도4a 및 도4b는 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 오픈 스터브, 코플래너 웨이브 가이드 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도이다.
도4a 및 도4b의 패키지는 도2a 및 도2b와 금속 패들(420)과 금속선 리이드 (440,441)의 모양이 다른 점을 빼고는 서로 같다. 금속선 리이드(440)는 도2a 및 도2b의 금속선 리이드(240)의 양변에 오픈 스터브(442)와 (443)를 붙여 만들었고, 금속선 리이드(441)는 도2a 및 도2b의 금속선 리이드(241)의 양변에 오픈 스터브 (444)와 (445)를 붙여 만들었다.
또한, 금속 패들(420)은 도2a 및 도2b의 금속 패들(220)에서 오픈 스터브 (442,443,444,445)와 전기적인 분리를 위한 공간(446,447)을 떼어내어 만든다. 이러한 금속선 리이드(440)(441)는 본딩 와이어(153)(154)에서 패키지 외곽으로 진행하면서 볼 때 차례로 코플래너 웨이브 가이드, 오픈 스터브, 코플래너 웨이브 가이드의 특성을 나타내어 특정한 반도체 칩에 대하여 적합한 정합 특성을 제공한다.
도5a 및 도5b는 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단면도 및 평면도이다.
도5a 및 도5b의 패키지는 도2a 및 도2b와 금속 패들(520)과 금속선 리이드 (540,541)의 모양이 다른 점을 빼고는 서로 같다. 금속선 리이드(540)(541)는 도2a 및 도2b의 금속선 리이드(240)의 양변에 오픈 스터브(542)(544)와 (543)(545)를 붙여 만든다.
또한 금속 패들(520)은 도2a 및 도2b의 금속 패들(220)에서 오픈 스터브 (542,543,544,545)와 전기적인 분리를 위한 공간(546,547)을 떼어내어 만든다.
이러한 금속선 리이드(540)(541)는 본딩 와이어(153)(154)에서 패키지 외곽으로 진행하면서 볼 때 차례로 코플래너 웨이브 가이드, 오픈 스터브의 특성을 나타내어 특정한 반도체 칩에 대하여 적합한 정합 특성을 제공한다.
도6a, 도6b 및 도6c는 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지의 단 면도, 평면도 및 좌측면도이다.
도6a, 도6b 및 도6c의 패키지는 도5a 및 도5b와 금속 패들(620)과 금속선 리이드(640,641)의 모양이 다른 점을 빼고는 서로 같다. 금속 패들(620)과 금속선 리이드(640)(641)로 이루어진 정합 구조는 도5a 및 도5b의 정합 구조를 변형한 것으로, 코플래너 웨이브 가이드부 신호 접지 사이의 거리(680)와 오픈 스터브부 신호 접지 사이의 거리(681)를 서로 다르게 하고, 코플래너 웨이브 가이드 신호선의 두께(682)에 비하여 오픈 스터브 신호선의 두께(683)를 얇게 만든 후 나머지 부분을 절연물질로 채워 특정한 반도체 칩에 대하여 적합한 정합 특성을 제공한다.
아래에 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지를 이용하여 실장한 반도체 칩의 정합 특성을 상세히 설명한다.
도7은 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지에서의 임피던스 기준면을 나타낸 도면으로, 전체 칩을 반도체 칩부(710), 와이어 본딩부(720), 코플래너 웨이브 가이드부(730), 변형된 오픈 스터브 구조부(740) 등으로 나누고, 반도체 칩 입력 임피던스 기준면(711), 와이어 본딩부 임피던스 기준면(721), 코플래너 웨이브 가이드부 임피던스 기준면(731), 변형된 오픈 스터브 구조부 임피던스 기준면(741) 등을 정하였다.
도8은 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지를 이용하여 실장한 반도체 칩의 정합 특성을 스미스 차트에 나타낸 도면이다.
반도체 칩 입력 기준면에서의 임피던스(810)는 30-j15 Ohm이었다. 이러한 임피던스 값은 와이어 본딩부를 지나면서 저항 30 Ohm인 원을 따라 양의 리액턴스 방향으로 움직이게 되어 와이어 본딩부 기준면에서의 임피던스(820)는 30+j15.2 Ohm이 되었다.
계속해서 코플래너 웨이브 가이드부를 거치면 임피던스 값은 스미스 차트에서 코플래너 웨이브 가이드의 특성 임피던스에 중심을 둔 원을 따라 시계방향으로 회전하게 되어 코플래너 웨이브 가이드부 기준면에서의 임피던스(830)는 31.5+ j23.9 Ohm가 되었다.
마지막으로 변형된 오픈 스터브 구조부를 거치면서 임피던스 값은 같은 컨덕턴스 값을 갖는 원을 따라 양의 썩셉턴스 방향으로 움직이게 되어 변형된 오픈 스터브 구조부 기준면에서의 임피던스(840)는 50 Ohm이 되었다.
종래의 패키지와 본 발명의 패키지를 비교하기 위하여 위성방송 수신용 위상변위기 칩을 실장하여 그 정합 특성을 평가하였다. 상기 위상변위기 칩은 10.7∼ 12.75㎓의 주파수 대역에서 동작하는 5-비트 디지털 위상변위기 칩으로 32가지의 정합 상태를 가진다.
도9a 및 도9b의 도시는 도1a 및 도1b의 종래 두 층의 금속으로 마이크로스트립선 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지에 위성방송 수신용 위상변위기 칩을 실장하여 입,출력 정합 특성을 평가한 것으로, 10.7∼12.75㎓의 주파수 대역에서 입력 반사손실 5㏈, 출력 반사손실 6㏈의 나쁜 특성을 보인다.
도10a 및 도10b의 도시는 도6a 및 도6b의 본 발명의 한 층의 금속으로 코플래너 웨이브 가이드, 변형된 오픈 스터브 구조의 리이드를 만든 초고주파 반도체 칩 실장용 패키지에 위성방송 수신용 위상변위기 칩을 실장하여 입,출력 정합 특성을 평가한 것으로, 10.7∼12.75㎓의 주파수 대역에서 입력 반사손실 9㏈, 출력 반사손실 9㏈의 우수한 특성을 보인다.
이상의 비교를 통하여 초고주파 반도체 칩을 본 발명의 패키지에 실장하는 경우 그 정합 특성을 탁월하게 개선시킴을 알 수 있다.

Claims (4)

  1. 초고주파 반도체 칩과, 상기 반도체 칩을 자신의 위 면에 부착한 금속 패들과, 상기 반도체 칩의 신호단자와 전기적으로 연결된 금속선 리이드로 이루어진 초고주파 반도체 칩 실장용 패키지에 있어서,
    상기 금속선 리이드는 양변에 오픈 스터브를 붙여서 만들고, 본딩 와이어에서 패키지 외곽으로 진행하면서 볼 때, 차례로 마이크로스트립선, 오픈 스터브, 마이크로스트립선의 특성을 나타내도록 구성함을 특징으로 하는 초고주파 반도체 칩 실장용 패키지.
  2. 제1항에 있어서,
    상기 금속선 리이드는 양변에 오픈 스터브를 붙여서 만들고, 상기 금속 패들은 오픈 스터브와 전기적인 분리를 위한 공간을 떼어내어 만들며, 본딩 와이어에서 패키지 외곽으로 진행하면서 볼 때, 차례로 코플래너 웨이브 가이드, 오픈 스터브, 코플래너 웨이브 가이드의 특성을 나타내도록 구성함을 특징으로 하는 초고주파 반도체 칩 실장용 패키지.
  3. 제2항에 있어서,
    상기 금속선 리이드를 구성하는 코플래너 웨이브 가이드와 오픈 스터브에서, 코플래너 웨이브 가이드 신호선의 두께에 비하여 오픈 스터브 신호선의 두께를 얇게 하고, 그 아래를 절연물질로 채워 구성함을 특징으로 하는 초고주파 반도체 칩 실장용 패키지.
  4. 제1항에 있어서,
    상기 초고주파 반도체 칩은 위성방송 수신용 위상변위기 칩인 것을 특징으로 하는 초고주파 반도체 칩 실장용 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717844B1 (ko) * 2005-06-30 2007-05-14 한국전자통신연구원 코플라나 와이어-본드 상호연결을 이용하여 패키징한집적회로 스위치 캐리어 장치 및 그 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222657A (ja) * 1995-02-17 1996-08-30 Hitachi Ltd 半導体集積回路装置
KR19980044547A (ko) * 1996-12-06 1998-09-05 김광호 고주파 패키지
JPH10326850A (ja) 1997-03-26 1998-12-08 Matsushita Electron Corp 半導体装置及び配線体
JP2000286364A (ja) 1999-03-30 2000-10-13 Sumitomo Metal Electronics Devices Inc 高周波用パッケージ
JP2002110834A (ja) 2000-09-28 2002-04-12 Toshiba Corp 高周波パッケージ装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222657A (ja) * 1995-02-17 1996-08-30 Hitachi Ltd 半導体集積回路装置
KR19980044547A (ko) * 1996-12-06 1998-09-05 김광호 고주파 패키지
JPH10326850A (ja) 1997-03-26 1998-12-08 Matsushita Electron Corp 半導体装置及び配線体
JP2000286364A (ja) 1999-03-30 2000-10-13 Sumitomo Metal Electronics Devices Inc 高周波用パッケージ
JP2002110834A (ja) 2000-09-28 2002-04-12 Toshiba Corp 高周波パッケージ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9438199B2 (en) 2014-03-18 2016-09-06 Electronics And Telecommunications Research Institute Component package including matching circuit and matching method thereof

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KR20040056645A (ko) 2004-07-01

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