KR100679490B1 - 반도체 패키징용 에폭시 수지 조성물 - Google Patents

Abstract

본 발명은 고집적도의 메모리 디바이스 제조공정 중 칩을 보호하기 위해 이송성형 방식으로 패키지를 봉지하는 데 사용되는 에폭시 수지 조성물에 관한 것으로서, 수지를 구성하는 무기물 충진재의 입도를 적절히 보완함으로써 충진재가 리드와 칩 사이의 공간을 원활히 통과하지 못하고 칩에 손상을 입히게 되어 발생되는 그로스 불량을 줄일 수 있도록 한 에폭시 수지 조성물에 관한 것이다.

Description

반도체 패키징용 에폭시 수지 조성물{Epoxy molding compound for semiconductor packaging}

도 1은 리드 온 칩(Lead on Chip)구조를 가지는 패키지(Package)의 단면도이다.

<도면 주요 부호의 상세한 설명>

A : 폴리 이미드 필름 B : 리드선

C : 칩 D : 금선(gold wire)

E : 반도체 봉지용 에폭시 수지 조성물

F : 그로스 불량(Gross fail) 발생 부위

본 발명은 에폭시 수지 조성물에 관한 것으로서, 더욱 상세하게는 고집적도의 메모리 디바이스 제조공정 중 칩을 보호하기위해 이송성형방식으로 패키지를 봉지하는 데 사용되는 에폭시 수지 조성물에 관한 것이다.

고집적도의 기억 소자는 신뢰성향상을 위해 리드 온 칩(Lead On Chip)구조의 리드프레임에 조립된다.

구체적인 리드온 칩 구조를 가지는 패키지의 단면은 도 1에 나타낸 바와 같은 바, 이를 참조하여 설명하면 다음과 같다.

리드 온 칩(Lead On Chip)구조에서는 칩(C)이 리드선(B)에 폴리이미드 필름(A)으로 고정되며, 칩(C)과 리드선(B)은 금속선, 일명 커넥팅 와이어로 연결되며, 이는 최종적으로 패키징 공정을 거치는 가운데서 에폭시 수지 조성물(epoxy molding compound)로 봉지된다. 이와같이 에폭시 수지 조성물로 패키징하여야만 칩의 손상을 방지할 수 있다.

여기서 사용되는 에폭시 수지 조성물은 에폭시 수지, 페놀계 경화제 및 무기물 충진재를 포함하는 조성으로서, 무기물 충진재로는 실리카를 사용해 왔다.

실리카로서는 각상과 구상의 형태의 것을 사용하며, 이상적인 실리카 충진도를 가지기 위해 입도가 큰 실리카로부터 작은 실리카까지 다양하게 사용하여 조밀하게 분포되도록 한다.

그런데, 이와같이 다양한 입도를 갖는 실리카를 함께 사용함에 따라 다음과 같은 문제점이 발생되었다.

구체적으로, 칩(C)을 리드선(B)에 고정하는 데 사용되는 폴리이미드 필름(A)은 그 두께가 50∼100㎛ 정도인데, 무기물 충진재로 사용된 실리카 중 입도가 50∼100㎛ 이상인 것들은 패키징시 리드선과 칩 사이의 공간을 원활히 통과하지 못하고 칩에 손상을 입히게 되었다.

칩(C)을 고정시키기 위한 폴리 이미드 필름(A)의 두께는 보통 50~100㎛ 정도이나 점차 얇아지는 추세이다. 그렇다고 하더라도, 이 폴리 이미드 필름의 존재로 인해 칩과 리드 사이에는 폴리 이미드 필름의 두께만큼 공간이 생기게 되고 패키징을 위한 이송 성형시 이송압에 의해 큰 입도를 가지는 충진재가 리드와 칩사이의 공간을 효과적으로 통과하지 못하고 칩 표면에 손상을 입혀 그로스 불량이 발생한다.

이에, 본 발명자들은 리드 온 칩(Lead on Chip)구조를 가지는 에스오제이 패키지(SOJ Package) 및 티에스오피 패키지(TSOP Package)로 조립되는 고집적화 메모리 소자의 패키징시 칩(chip)과 리드(lead)사이의 공간으로 에폭시 수지 조성물이 이송성형(transfer molding)공정을 거쳐 충진되는 과정에서 큰 입도크기를 갖는 각형 및 구상의 충진제가 그 공간을 원활히 통과하지 못하고 이송(transfer) 압력에 의해 칩과 리드사이의 공간에 끼면서 칩의 표면에 손상을 입히게 되는 그로스 불량(gross fail)의 개선을 위해 연구노력하던 중, 에폭시 수지 조성물을 구성하는 각형의 실리카와 구형의 실리카의 입도분포를 일정수준으로 조절한 결과, 반도체 조립 과정에서 그로스 불량률을 현격히 줄일 수 있음을 알게되어 본 발명을 완성하게 되었다.

따라서, 본 발명의 목적은 리드 온 칩 패키지로 조립되는 고집적화 메모리 소자의 패키징시 칩과 리드 사이의 공간으로 에폭시 수지 조성물이 이송성형 공정 을 거쳐서 충진되는 과정에서 에폭시 수지 조성물 중 함유된 각형 및 구상의 충진재가 효과적으로 리드와 칩 사이의 공간을 통과할 수 있도록 하며 칩 표면에 손상을 입혀 발생되는 그로스 불량을 현저히 감소시킬 수 있는 에폭시 수지 조성물에 관한 것이다.

이와같은 반도체 패키징용 에폭시 수지 조성물은 에폭시 수지, 페놀계 경화제 및 무기물 충진재를 포함하는 것으로서, 이때 무기물 충진재는 평균입도 20∼30㎛인 구상실리카를 망체분리 방식으로 입도 50∼100㎛인 것을 제거한 제1군의 실리카 20∼80중량%, 평균입도 12∼17㎛인 각상 실리카를 망체 분리 방식으로 입도 50∼100㎛인 것을 제거한 제2군의 실리카 10∼30중량% 및 평균입도 0.01∼5㎛인 구상실리카 10∼20중량%로 이루어지며, 수지의 점도는 80∼100poise를 만족하는 것임을 그 특징으로 한다.

이와같은 본 발명을 더욱 상세하게 설명하면 다음과 같다.

본 발명은 반도체 봉지용에폭시 수지 조성물에 관한 것으로서, 그 구체적인 조성은 에폭시수지, 페놀계 경화제 및 무기물 충진재를 포함한다.

그런데, 본 발명에서는 무기물 충진재로서 사용되는 실리카 중 50∼100㎛ 입도를 갖는 실리카를 제거하여 무기물 충진재의 이송불량으로 인한 그로스 불량 발생을 억제하도록 한다.

통상 반도체 패키징용 에폭시 수지 조성물을 구성하는 실리카는 가장 큰 입 자, 입도가 작은 입자, 그리고 세립의 것으로 구성되는 바, 여기서 가장 큰 입자들을 제 1군의 실리카, 입도가 작은 입자를 제2군의 실리카, 그리고 세립으로 지칭하도록 한다.

각각의 군을 구성하는 실리카들은 각상과 구상의 혼합물로서, 제1군은 보통 그 평균입도가 20∼30㎛ 정도이며, 제2군은 평균입도가 12∼17㎛정도이고, 그리고 세립은 평균입도 0.01∼5㎛인 구상실리카이다.

제1군의 실리카나 제2군의 실리카에는 모두 입도 50∼100㎛ 되는 실리카가 포함되는 바, 본 발명에서는 이와같은 입도를 갖는 실리카를 제거하였다.

구체적으로, 본 발명 에폭시 수지 조성물을 구성하는 제1군의 실리카는 평균입도 20∼30㎛인 구상의 실리카를 망체분리 방식으로 걸러 입도 50∼100㎛의 것을 제거한 것으로서, 이를 전체 무기물 충진재 중 20∼80중량%로 사용한다.

만일, 제1군의 실리카의 함량이 20중량% 미만이면 에폭시 몰딩 성형시 bleed나 flush 문제가 발생되며, 80중량% 초과면 성형성 불량의 원인이 된다.

그리고, 제2군의 실리카는 평균입도 12∼17㎛인 각상 실리카를 망체분리 방식으로 걸러 입도 50∼100㎛ 되는 것을 제거한 것으로서, 이를 전체 무기물 충진제 중 10∼30중량%로 사용한다.

만일, 그 사용량이 10중량% 미만이면 기계적 강도가 떨어지고 bleed 또는 flush가 발생하며, 30중량% 초과면 그로스 불량 문제가 발생한다.

여기서, 망체분리 방식이란 300mesh의 망체로 일정 평균입도를 갖는 실리카를 걸르는 과정을 의미한다.

그런데, 이상에서와 같이 제1군의 실리카와 제2군의 실리카에서 50∼100㎛ 입도를 갖는 실리카를 제거하게 되면 다량의 flush 발생의 우려가 있는 바, 이를 위해 본 발명에서는 세립의 구상실리카를 전체 무기물 충진재 중 10∼20중량%로 사용하도록 한다.

여기서, 세립의 구상실리카란 평균입도 0.01∼5㎛인 구상실리카를 의미하는 것으로서, 만일 그 사용량이 10중량% 미만이면 bleed 또는 flush 문제를 해소하기가 어렵고, 20중량% 초과면 성형성 불량의 원인이 된다.

이와같은 입도분포를 갖는 무기물 충진재의 함량은 전체 에폭시 수지 조성물 중 70∼90중량%이다.

상기와 같은 무기물 충진재 외에, 에폭시 수지 조성물을 구성하는 에폭시 수지는 특별히 한정되는 것은 아니며, 일예로 비스페놀A형 에폭시 수지, 지환형 에폭시 수지, 선형 지방족 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 선형 지방족 에폭시 수지, 복소환계 에폭시 수지 등 1분자 중에 에폭시기를 2개 이상 함유하는 것 등을 들 수 있다. 이들 에폭시 수지를 2종 이상 함께 사용하여도 무방하나, 바람직하게는 크레졸 노볼락형 에폭시 수지를 전체 에폭시 수지 중에 70중량%이상 사용하는 것이 좋으며, 바람직하게는 85중량% 이상의 범위가 바람직하다. 이때 에폭시 수지 배합량은 전체 에폭시 수지 조성물 중 3~15중량% 범위가 바람직하다.

만일, 에폭시 수지의 함량이 15중량%를 초과할 경우에는 기계적 강도가 저하된다.

한편, 상기 에폭시 수지 성분과 잘 반응하고 경화시키기 위해 사용되는 페놀계 경화제는 페놀성 수산기를 1분자 내에 2개이상 가지는 화합물이라면 특히 한정되지 않는다. 이러한 화합물의 구체적인 예로서는 페놀 노볼락수지, 크레졸 노볼락수지, 페놀 알킬수지, 비스페놀 A나 레졸신 등으로부터 합성된 각종 노볼락수지, 디히드로 비페닐 등의 다가 페놀 화합물, 폴리비닐 페놀 등이 있으며, 이들 페놀 경화제를 2종류 이상 병용하여 사용하는 것도 가능하다. 또한 산 무수물기나 아미노기를 갖는 화합물도 에폭시 수지의 경화제로 사용될 수 있으나 반도체 봉지용경화제로서는 내습성, 내열성, 보존성등의 물성이 우수한 페놀계 경화제를 사용하는 것이 바람직하다.

본 발명에 있어 페놀계 경화제의 배합량은 통상 4~25 중량%이나, 바람직 하기로는 5~15 중량% 범위에서 사용하는 것이 바람직하다.

또한 에폭시 수지와 페놀계 경화제의 배합비는 내습성, 내열성, 부착성 및 기계적 물성을 감안할 때 화학 당량비가 0.6~1.3, 특히 0.8-1.0의 범위인 것이 바람직하다.

한편, 본 발명에 있어서 에폭시 수지와 페놀계 경화제의 경화 반응을 촉진하기 위해 경화촉매를 사용하는 것이 바람직하며, 이때 경화촉매는 경화반응을 촉진 시킬 수 있는 것이면 한정되지 않는다.

예를들면 2-메틸 이미다졸, 2,4-디메틸 이미다졸, 2-에틸 4메틸 이미다졸, 2-페닐 이미다졸, 2-페닐 4-메틸 이미다졸 등의 이미다졸 화합물; 트리 에틸 아민, 벤질 디메틸 아민, 메틸 벤질 디메틸 아민, 2-(디메틸 아미노 메틸) 페놀, 2,4,6- 트리스 (디메틸 아미노 메틸) 페놀, 트리 에틸 포스핀, 트리 부틸 포스핀, 1,8-디아자비키클로(5,4,0) 운데센 7 등의 삼급 아민 화합물; 및 트리페닐 포스핀, 트리메틸 포스핀, 트리에틸 포스핀, 트리부틸 포스핀, 트리(p-메틸 페닐) 포스핀, 트리 (노닐 페닐) 포스핀등의 유기 포스핀 화합물을 들 수 있다. 그 중에서 내습성 및 열경시도가 우수한 유기 포스핀류를 사용하는 것이 바람직하다. 이러한 경화촉매는 2종류 이상을 병용해서 사용 될 수 있으며, 그 배합량은 에폭시 수지 100중량부에 대해 0.1∼10중량부인 것이 바람직하다.

그밖에, 본 발명의 에폭시 수지 조성물에는 수지계와 무기물 충진제간의 결합력을 부여해주는 실란계 커플링제, 카본블랙, 산화철등의 착색제, 하이드로 탈사이트계의 이온 포착제, 장쇄 지방산, 장쇄 지방산의 금속염, 파라핀 왁스, 카누바 왁스 등의 이형제 및 실란 변성 실리콘 수지, 변성 폴리부타디엔 등의 저응력화제를 필요에 따라 임의로 첨가할 수 있다.

또한, 본 발명의 에폭시 수지 조성물의 난연성을 부여하기 위해서 최근 그 사용에 제한을 받고 있는 브롬화 에폭시수지 및 안티몬계 난연제의 사용을 배제한 대신 적린을 난연제로 사용하였으며, 그 사용량은 0.1중량% 이하로 하였다.

그리고, 상기와 같이 무기물 충진재의 입도를 조절하는 것 외에도, 수지 조성의 점도를 80∼100poise 범위로 하는 것이 바람직하다.

만일, 수지 조성의 점도가 80poise 미만이면 상용성이 불량하고, 100poise 초과면 그로스 불량 발생빈도가 증가하는 문제가 있다.

이와같은 조성의 에폭시 수지 조성물의 제조는 용융 혼련법이 바람직한 바, 예를들면 반바리 믹서, 니더, 롤, 단축 혹은 이축의 압출기 및 코니더 등의 공지된 혼련방법을 사용하여 제조할 수 있다.

또한 본 발명에 있어 반도체 장치란 트랜지스터, 다이오드, 저항, 콘덴서 등을 반도체 칩위나 기판위에 집적하고 배선하여 만들어지는 전자회로(집적회로)를 의미한다.

이하, 본 발명을 실시예에 의거 상세히 설명하면 다음과 같은 바, 본 발명이 실시예에 의해 한정되는 것은 아니다.

이하의 실시예에 있어서 각 수지조성물의 성능 평가는 반도체 조립라인에서 실 생산제품의 이송 성형공정에 적용하여, 그 불량률로 비교, 평가하였다.

실시예 1∼12 및 비교예 1∼3

다음 표 1에 나타낸 바와 같은 배합비로 조성하여 용융 혼련법을 통해 에폭시 수지 조성물을 제조하였다.

비교예와 실시예에 대하여 개략적으로 살펴보면 다음과 같다.

*비교예 1 - 기본 배합예

*비교예 2 - 비교예 1의 기본 배합에서 실리카 1차구 평균입도를 30㎛ →20㎛로 조정한 예.

*비교예 3 - 비교예 1의 기본배합을 저점도화한 예.

*실시예 1 - 상기 비교예에서 1차구인 구형실리카를 입도조절 실리카로 대체한 예

*실시예 2 - 상기 실시예 1에서 2차구인 각형실리카를 입도조절 실리카로 대 체하고, 입도 50㎛이상인 실리카 함유량이 10%이상인 예

*실시예 3 - 상기 실시예 2에서 입도 50㎛이상 실리카 함유량 5~10%로 조절한 예

*실시예 4 - 상기 실시예 2에서 입도 50㎛이상인 실리카 함유량을 3%이하로 조절한 예

*실시예 5 - 상기 실시예 2에서 입도 50㎛이상 실리카 함유량을 1%이하로 제한한 예

*실시예 6 - 1차구인 구형 실리카를 입도조절 실리카로 대체하고, 2차구인 각형시리카를 구상의 2차구로 대체(구상 실리카의 전부)하고, 입도 50㎛이상인 실리카 함유량을 3% 이하로 제한한 예

*실시예 7 - 상기 실시예 6에서 에폭시 수지의 점도를 조절한 예

*실시예 8 - 상기 실시예 6에서 에폭시 수지의 점도를 조절한 예

*실시예 9 - 상기 실시예 6에서 에폭시 수지의 점도를 조절한 예

*실시예 10 - 상기 실시예 9에서 세립 실리카를 5% 적용한 예

*실시예 11 - 상기 실시예 9에서 세립 실리카를 10% 적용한 예

*실시예 12 - 상기 실시예 9에서 세립 실리카를 15% 적용한 예

실시예 1∼6은 실리카의 입도 및 형상이 그로스 불량에 미치는 영향을 비교하기 위한 예이고, 실시예 7∼9는 에폭시 수지조성물의 점도가 그로스 불량에 미치는 영향을 비교한 예이며, 실시예 10∼11은 큰 입도를 제거한 실리카 사용시 문제가 되는 브리드/플러쉬(bleed/flash) 과다 발생을 제어하기 위한 세립실리카의 적 용비에 대한 예이다.

상기 표 1에 있어서 에폭시 수지 조성물의 점도를 케피러리 플로우 테스터(capillary flow tester; shimatsue / 케피러리 지름:0.5mm, 길이:10mm, 측정 압력:20Kgf/㎠)를 사용하여 측정하였다.

상기 실시예 1∼12 및 비교예 1∼3에 따라 얻어진 에폭시 수지 조성물을 실 제 반도체 조립라인에 적용하여 이송 성형공정에서 발생되는 불량율을 측정하여 그 결과를 표 2에 나타내었다.

그리고, 50∼100㎛ 범위의 입도를 갖는 실리카의 함량을 최대한으로 낮춤으로 인해 발생될 수 있는 플러쉬의 발생을 확인하기 위해 플러쉬의 길이를 측정하여 그 결과를 다음 표 2에 나타내었다.

		그로스 불량 발생빈도 (ppm)	플러쉬 길이(mm)
실시예	1	83	4.5
	2	44	4.7
	3	42	4.6
	4	23	4.7
	5	21	4.7
	6	16	4.8
	7	15	4.7
	8	9	4.7
	9	10	4.8
	10	8	3.5
	11	10	2.1
	12	9	2.2
비교예	1	225	2
	2	221	2
	3	213	2.2

상기 표 2의 결과로부터, 그로스 불량은 실리카의 단순한 입도조절이나 에폭시 수지 조성물의 점도조절만으로는 개선이 되지 않음을 알 수 있다(비교예 1∼3). 그로스 불량의 가장 큰 원인은 리드와 칩 사이의 간격보다 큰 입도를 가진 실리카에 의한 것으로 제1군의 실리카의 입도를 조정하는 것만으로도 그로스 불량을 50% 이상 감소시킬 수 있었으며, 실시예 2에서 알 수 있듯이 제2군의 실리카인 각상 실리카의 입도를 같이 조정할 경우 그 효과를 더 높힐 수 있음을 알 수 있다.

한편, 입도 조절 실리카 사용시 50㎛이상의 입도는 상기 실시예 3∼5에서와 같이 3%이내로 조정하는 것이 이상적임을 알 수 있다.

실시예 6은 각상의 실리카 사용을 제한함으로써 불량률이 낮아짐을 보여주는데, 이는 각상의 실리카가 구상에 비해 칩 표면을 손상시킬 가능성이 크기 때문이며 그로스 불량 발생률을 낮추기 위해서는 사용 실리카를 구상 전량으로 하는 것이 이상적임을 알 수 있다.

한편, 에폭시 수지 조성물의 점도는 실시예 7∼9에서 볼 수 있듯이 100포이즈(poise)를 넘지 않아야 한다.

그리고, 세립 실리카의 사용량은 실시예 10∼12에서 볼 수 있듯이, 그로스 불량의 발생률에는 큰 영향을 끼치지 않으나, 입도조절 실리카 사용시 발생하는 플러쉬 발생을 억제할 수 있어 첨가하는 것이 바람직하며, 그 사용량은 10중량% 이상인 것이 바람직함을 알 수 있다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따라 50∼100㎛ 입도를 갖는 실리카를 제거한 무기물 충진재를 포함하며, 일정 점도를 갖는 에폭시 수지 조성물을 사용하여 반도체 패키징을 수행할 경우 수지 중 무기물 충진재가 리드와 칩 사이의 공간을 원활히 통과하지 못하고 칩에 손상을 입혀 발생되는 그로스 불량을 현저히 줄일 수 있다.

Claims (2)

1. 에폭시 수지, 페놀계 경화제 및 무기물 충진재를 포함하는 에폭시 수지 조성물에 있어서,

   상기 무기물 충진재는 평균입도 20∼30㎛인 구상실리카를 망체분리 방식으로 입도 50∼100㎛인 것을 제거한 제1군의 실리카 20∼80중량%, 평균입도 12∼17㎛인 각상 실리카를 망체 분리 방식으로 입도 50∼100㎛인 것을 제거한 제2군의 실리카 10∼30중량% 및 평균입도 0.01∼5㎛인 구상실리카 10∼20중량%로 이루어지며, 수지의 점도는 80∼100poise를 만족하는 것임을 특징으로 하는 반도체 패키징용 에폭시 수지 조성물.
2. 제 1 항에 있어서, 상기 무기물 충전재는 전체 수지 조성물 중 70∼90중량%로 함유되는 것임을 특징으로 하는 반도체 봉지용 에폭시 수지 조성물.

Images