KR100678470B1 - 차동 출력 드라이버 및 이를 구비한 반도체 장치 - Google Patents

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Abstract

본 발명은 차동 출력 드라이버 및 이를 구비한 반도체 장치를 공개한다. 이 회로는 반전 출력신호 및 출력신호 발생단자들 각각에 연결되어 반전 출력신호 및 출력신호를 각각 종단하는 제1 및 제2온 다이 종단 저항들, 상기 반전 출력신호 발생단자에 연결되고 입력신호에 응답하여 상기 반전 출력신호를 발생하는 제1드라이버와, 상기 출력신호 발생단자에 연결되고 반전 입력신호에 응답하여 상기 출력신호를 발생하는 제2드라이버를 구비하는 차동 출력부, 상기 제1드라이버에 병렬로 연결되어 제1제어신호에 응답하여 상기 제1드라이버의 구동 능력을 가변하는 반전 출력신호 구동 가변부, 및 상기 제2드라이버에 병렬로 연결되어 제2제어신호에 응답하여 상기 제2드라이버의 구동 능력을 가변하는 출력신호 구동 가변부를 구비하는 드라이버; 및 상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 에러 평균값을 발생하고, 상기 에러 평균값에 따라 상기 제1 및 제2제어신호들을 발생하는 제어부로 구성되어 있다. 따라서, 공정, 전압 및 온도의 변화에 따라 소자들의 값에 변화가 발생하더라도 반전 출력신호와 출력신호사이의 스윙 폭을 원하는 범위내로 만듬으로써 데이터 송신 에러를 줄일 수 있다.

Description

차동 출력 드라이버 및 이를 구비한 반도체 장치{Differential output driver and semiconductor device comprising the same}
도1은 종래의 차동 출력 드라이버의 일예의 회로도이다.
도2는 본 발명의 일실시예의 차동 출력 드라이버의 구성을 나타내는 것이다.
도3a 내지 3c는 본 발명의 차동 출력 드라이버로부터 출력되는 실시예의 차동 출력신호쌍을 나타내는 것이다.
도4는 도2에 나타낸 에러 평균값 계산기의 실시예의 블록도이다.
도5는 도2에 나타낸 제어부의 실시예의 블록도이다.
도6a, b는 도5에 나타낸 제어부의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 출력 드라이버에 관한 것으로, 특히 차동 입력신호를 입력하여 차동 출력신호를 발생하는 차동 출력 드라이버 및 이를 구비한 반도체 장치에 관한 것이다.
종래의 반도체 장치의 차동 출력 드라이버는 차동 입력신호를 입력하여 일정한 범위내의 전압 차를 가지는 출력신호 및 반전 출력신호를 발생한다. 그런데, 차 동 출력 드라이버를 구성하는 소자들이 공정, 전압, 및 온도의 변화에 따라 소자들의 값이 변화됨으로써 원하는 범위내의 전압 차를 벗어난 전압 차를 가지는 출력신호 및 반전 출력신호를 발생하게 된다는 문제가 있다.
도1은 종래의 차동 출력 드라이버의 일예의 회로도로서, PMOS트랜지스터들(P1, P2), 종단 저항들(RT1, RT2), NMOS트랜지스터들(N1, N2), 및 바이어스 전류원(Ibias)으로 구성되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
"로우"레벨의 온 다이 종단 제어신호(ODTEN)가 인가되면 PMOS트랜지스터들(P1, P2)이 모두 온되어 전원전압(VDD)과 차동 출력 노드들(n1, n2)사이에 종단 저항들(RT1, RT2)이 연결된다. 이 상태에서, "하이"레벨과 "로우"레벨의 차동 입력신호들(DIN, DINB)이 인가되면 NMOS트랜지스터(N1)가 온되고, NMOS트랜지스터(N2)가 오프된다. 따라서, "로우"레벨의 반전 출력신호(DQB) 및 "하이"레벨의 출력신호(DQ)를 발생한다. 반면에, "로우"레벨과 "하이"레벨의 차동 입력신호들(DIN, DINB)이 인가되면 NMOS트랜지스터(N1)가 오프되고, NMOS트랜지스터(N2)가 온된다. 따라서, "하이"레벨의 반전 출력신호(DQB) 및 "로우"레벨의 출력신호(DQ)를 발생한다. 종단 저항들(RT1, RT2)은 차동 출력 드라이버가 차동 출력신호(DQ, DQB)를 출력시에 차동 출력신호(DQ, DQB)가 반사되는 것을 방지한다.
"하이"레벨의 온 다이 종단 제어신호(ODTEN)가 인가되면 PMOS트랜지스터들(P1, P2)이 모두 오프되고, 이에 따라 종단 저항들(RT1, RT2)이 전원전압에 연결되지 않게 되고, 차동 출력 드라이버의 동작이 디스에이블된다.
그런데, 도1에 나타낸 바와 같은 구성을 가진 차동 출력 드라이버는 공정, 전압, 및 온도의 변화에 따라 종단 저항들(RT1, RT2) 및 다른 소자들의 값에 변화가 발생하거나, 차동 출력신호쌍(DQ, DQB)를 전송하는 신호 라인상의 부하의 불일치(mismatch)로 인하여 출력신호(DQ)와 반전 출력신호(DQB)의 스윙 폭이 동일하지 않을 수가 있다. 이로 인해 차동 출력신호쌍(DQ, DQB)의 신호 폭이 좁아지게 되어 신호 특성이 나빠지게 된다는 문제가 있다.
본 발명의 목적은 공정, 전압 및 온도의 변화에 따라 소자들의 값에 변화가 발생하더라도 반전 출력신호와 출력신호사이의 스윙 폭의 차이를 줄임으로써 차동 출력신호쌍의 신호 특성을 개선할 수 있는 차동 출력 드라이버를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 차동 출력 드라이버를 구비한 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 차동 출력 드라이버는 반전 출력신호 및 출력신호 발생단자들 각각에 연결되어 반전 출력신호 및 출력신호를 각각 종단하는 제1 및 제2온 다이 종단 저항들, 상기 반전 출력신호 발생단자에 연결되고 입력신호에 응답하여 상기 반전 출력신호를 발생하는 제1드라이버와, 상기 출력신호 발생단자에 연결되고 반전 입력신호에 응답하여 상기 출력신호를 발생하는 제2드라이버를 구비하는 차동 출력부, 상기 제1드라이버에 병렬로 연결되어 제1제어신호에 응답하여 상기 제1드라이버의 구동 능력을 가변하는 반전 출력신호 구동 가변부, 및 상기 제2드라이버에 병렬로 연결되어 제2제어신호에 응답하여 상기 제2드라이버의 구동 능력을 가변하는 출력신호 구동 가변부를 구비하는 드라이버; 및 상기 반전 출력신호 및 상기 출력신호 각각과 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 에러 평균값을 발생하고, 상기 에러 평균값에 따라 상기 제1 및 제2제어신호들을 발생하는 제어수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치는 반전 출력신호와 출력신호로 각각 구성된 복수개의 차동 출력신호쌍을 발생하는 복수개의 차동 출력 드라이버들을 구비한 반도체 장치에 있어서, 상기 복수개의 차동 출력 드라이버들 각각은 반전 출력신호 및 출력신호 발생단자들 각각에 연결되어 반전 출력신호 및 출력신호를 각각 종단하는 제1 및 제2온 다이 종단 저항들, 상기 반전 출력신호 발생단자에 연결되고 입력신호에 응답하여 상기 반전 출력신호를 발생하는 제1드라이버와, 상기 출력신호 발생단자에 연결되고 반전 입력신호에 응답하여 상기 출력신호를 발생하는 제2드라이버를 구비하는 차동 출력부, 상기 제1드라이버에 병렬로 연결되어 제1제어신호에 응답하여 상기 제1드라이버의 구동 능력을 가변하는 반전 출력신호 구동 가변부, 및 상기 제2드라이버에 병렬로 연결되어 제2제어신호에 응답하여 상기 제2드라이버의 구동 능력을 가변하는 출력신호 구동 가변부를 구비하는 드라이버를 구비하고, 상기 복수개의 차동 출력 드라이버들은 상기 반전 출력신호 및 상기 출력신호 각각과 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 에러 평균값을 발생하고, 상기 에러 평균값에 따라 상기 제1 및 제2제어신호들을 발생하는 적어도 하나이상의 제어수단을 구비하는 것을 특징으로 한다.
상기 제어수단은 상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1 및 제2에러 평균값을 가지는 상기 에러 평균값을 발생하는 에러 평균값 발생부, 및 상기 제1 및 제2에러 평균값을 입력하여 상기 제1 및 제2제어신호들을 발생하는 제어부를 구비하는 것을 특징으로 한다.
상기 에러 평균값 발생부는 상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차를 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1에러 평균값을 발생하는 제1에러 평균값 계산기, 상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차를 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1에러 평균값과 반대 위상의 제2에러 평균값을 발생하는 제2에러 평균값 계산기를 구비하는 것을 특징으로 하고, 상기 제1에러 평균값 계산기는 상기 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제1신호를 발생하는 제1차동 증폭기, 상기 반전 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제2신호를 발생하는 제2차동 증폭기, 및 상기 제1신호와 상기 제2신호사이의 전압 차를 검출하고 증폭하여 상기 제1에러 평균값을 발생하는 제3차동 증폭기를 구비하는 것을 특징으로 하고, 상기 제2에러 평균값 계산기는 상기 반전 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제3신호를 발생하는 제4차동 증폭기, 상기 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제4신호를 발생하는 제5차동 증폭기, 및 상기 제3신호와 상기 제4신호사 이의 전압 차를 검출하고 증폭하여 상기 제4에러 평균값을 발생하는 제6차동 증폭기를 구비하는 것을 특징으로 한다.
상기 제1제어신호는 소정 비트의 제1데이터로 구성되고, 상기 반전 출력신호 구동 가변부는 상기 소정 비트의 제1데이터의 각 비트 데이터가 각각 인가되는 복수개의 병렬 연결된 제1NMOS트랜지스터들을 구비하는 것을 특징으로 하고, 상기 제2제어신호는 소정 비트의 제2데이터로 구성되고, 상기 출력신호 구동 가변부는 상기 소정 비트의 제2데이터의 각 비트 데이터가 각각 인가되는 복수개의 병렬 연결된 제2NMOS트랜지스터들을 구비하는 것을 특징으로 한다.
상기 제어부는 상기 제1에러 평균값과 상기 제2에러 평균값을 비교하여 비교 출력신호를 발생하는 비교기, 상기 비교 출력신호에 응답하여 제5 및 제6신호를 발생하고, 상기 비교 출력신호의 제1상태에 응답하여 상기 제5신호의 "하이"레벨의 비트 수를 증가하고, 제2상태에 응답하여 상기 제6신호의 "하이"레벨의 비트 수를 감소하고, 상기 제6신호를 상기 제5신호를 반전한 신호인 것을 특징으로 하는 카운터, 및 상기 제5신호와 상기 입력신호에 응답하여 상기 제1제어신호를 발생하고, 상기 제6신호와 상기 반전 입력신호에 응답하여 상기 제2제어신호를 발생하는 제어신호 발생기를 구비하는 것을 특징으로 하고, 상기 제어부는 고주파수의 클럭신호를 분주하여 저주파수의 클럭신호를 발생하는 분주기, 및 상기 저주파수의 클럭신호에 응답하여 상기 제1에러 평균값과 상기 제2에러 평균값을 동일 레벨로 만들기 위한 등화 회로를 더 구비하는 것을 특징으로 한다.
상기 제어신호 발생부는 상기 제5신호와 상기 입력신호를 논리곱하여 상기 제1제어신호를 발생하는 제1논리곱 회로, 및 상기 제6신호와 상기 반전 입력신호를 논리곱하여 상기 제2제어신호를 발생하는 제2논리곱 회로를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 차동 출력 드라이버 및 이를 구비한 반도체 장치를 설명하면 다음과 같다.
도2는 본 발명의 일실시예의 차동 출력 드라이버의 구성을 나타내는 것으로, 드라이버(10), 에러 평균값 계산기(20), 및 제어부(30)로 구성되고, 드라이버(10)는 차동 출력부(12), 반전 출력신호 구동 가변부(14), 및 출력신호 구동 가변부(16)로 구성되고, 차동 출력부(12)는 PMOS트랜지스터들(P1, P2), 종단 저항들(RT1, RT2), 및 NMOS트랜지스터들(N1, N2)로 구성되고, 반전 출력신호 구동 가변부(14)는 NMOS트랜지스터들(N3-1 ~ N3-n)로 구성되고, 출력신호 구동 가변부(16)는 NMOS트랜지스터들(N4-1 ~ N4-n)로 구성되어 있다.
도2에 나타낸 차동 출력 드라이버의 기능을 설명하면 다음과 같다.
차동 출력부(12)의 기능은 도1에 나타낸 차동 출력 드라이버의 기능 설명을 참고로 하면 쉽게 이해될 것이다. 반전 출력신호 구동 가변부(14)는 제어신호(con2)에 응답하여 NMOS트랜지스터들(N3-1 ~ N3-n)의 구동 능력을 가변하여 반전 출력신호(DQB)의 스윙 폭을 가변한다. 출력신호 구동 가변부(16)는 제어신호(con1)에 응답하여 NMOS트랜지스터들(N4-1 ~ N4-n)의 구동 능력을 가변하여 출력신호(DQ)의 스윙 폭을 가변한다.
에러 평균값 계산기(20)는 반전 차동 출력 신호(DQB)와 기준전압(VREF)사이의 스윙 폭에 해당하는 전압 차와 차동 출력신호(DQ)와 기준전압(VREF)사이의 스윙 폭에 해당하는 전압 차를 검출하여 이들 전압 차의 평균값을 구하여 출력신호(Vavg)를 발생한다. 제어부(30)는 아날로그 신호인 출력신호(Vavg)를 디지털 신호로 변환하고, 이 값을 이용하여 제어신호들(con1, con2)을 발생한다. 그래서, 예를 들어 설명하면, 만일 반전 출력신호(DQB)의 스윙 폭이 출력신호(DQ)의 스윙 폭에 비해서 작다면 제어신호(con2)에 응답하여 온되는 NMOS트랜지스터들(N3-1 ~ N3-n)의 개수를 증가하기 위하여 n비트의 제어신호(con2)의 "하이"레벨의 비트 수를 증가하고, 제어신호(con1)에 응답하여 온되는 NMOS트랜지스터들(N4-1 ~ N4-n)의 개수를 감소하기 위하여 n비트의 제어신호(con1)의 "하이"레벨의 비트 수를 감소한다. 반면에, 만일 출력신호(DQ)의 스윙 폭이 반전 출력신호(DQB)의 스윙 폭에 비해서 작다면 제어신호(con1)에 응답하여 온되는 NMOS트랜지스터들(N4-1 ~ N4-n)의 개수를 증가하기 위하여 n비트의 제어신호(con1)의 "하이"레벨의 비트 수를 증가하고, 제어신호(con2)에 응답하여 온되는 NMOS트랜지스터들(N3-1 ~ N3-n)의 개수를 감소하기 위하여 제어신호(con2)의 "하이"레벨의 비트 수를 감소한다. 그리고, 만일 반전 출력신호(DQB)와 출력신호(DQ)의 스윙 폭이 동일하다면 제어신호들(con1, con2)을 가변하는 동작을 중지한다.
도3a 내지 3c는 본 발명의 차동 출력 드라이버로부터 출력되는 실시예의 차동 출력신호쌍(DQB, DQ)을 나타내는 것으로, 도3a 내지 도3c를 이용하여 본 발명의 차동 출력 드라이버의 기능을 설명하면 다음과 같다.
도3a는 정상적인 차동 출력신호쌍(DQB, DQ)을 나타내는 것으로, 반전 출력신호(DQB) 및 출력신호(DQ)가 기준전압(VREF)으로부터 동일한 전압 차(α)를 가지고 있음을 볼 수 있다. 그리고, 이 경우에, 차동 출력신호쌍(DQB, DQ)의 신호 폭이 W1이 된다.
도3b는 에러가 있는 차동 출력신호쌍(DQB, DQ)을 나타내는 것으로, 반전 출력신호(DQB)와 기준전압(VREF)사이의 전압 차는 β이지만, 출력신호(DQ)와 기준전압(VREF)사이의 전압 차는 β보다 큰 α이다. 이 경우에, 차동 출력신호쌍(DQB, DQ)의 신호 폭은 W1보다 작은 W2가 된다. 신호 폭이 클수록 신호 특성이 좋은 것이 되며, 따라서, 도3a의 경우가 도3b의 경우에 비해서 신호 특성이 우수하다.
만일 차동 출력신호쌍(DQB, DQ)이 도3b와 같은 경우에, 제어신호(con2)에 응답하여 온되는 NMOS트랜지스터들(N3-1 ~ N3-n)의 개수를 증가시키기 위하여 n비트의 제어신호(con2)의 "하이"레벨의 비트 수를 증가하고, 반면에 제어신호(con1)에 응답하여 온되는 NMOS트랜지스터들(N4-1 ~ N4-n)의 개수를 감소시키기 위하여 n비트의 제어신호(con1)의 "하이"레벨의 비트 수를 감소한다. 그러면, 반전 출력신호(DQB)와 기준전압(VREF)사이의 전압 차에 해당하는 스윙 폭과 출력신호(DQ)와 기준전압(VREF)사이의 전압 차에 해당하는 스윙 폭이 동일하게 된다. 이에 따라, 반전 출력신호쌍(DQB, DQ)의 신호 폭이 W2로부터 W1으로 넓어지게 되어 신호 특성이 개선된다.
도3c는 에러가 있는 차동 출력신호쌍(DQB, DQ)을 나타내는 것으로, 출력신호(DQ)와 기준전압(VREF)사이의 전압 차는 β이지만, 반전 출력신호(DQB)와 기준전압 (VREF)사이의 전압 차는 β보다 큰 α이다. 도3b의 경우와 마찬가지로, 차동 출력신호쌍(DQB, DQ)의 신호 폭은 W1보다 작은 W2가 된다. 따라서, 도3a의 경우가 도3c의 경우에 비해서 신호 특성이 우수하다.
만일 차동 출력신호쌍(DQB, DQ)이 도3c와 같은 경우에, 제어신호(con1)에 응답하여 온되는 NMOS트랜지스터들(N4-1 ~ N4-n)의 개수를 증가시키기 위하여 n비트의 제어신호(con1)의 "하이"레벨의 비트 수를 증가하고, 반면에 제어신호(con2)에 응답하여 온되는 NMOS트랜지스터들(N3-1 ~ N3-n)의 개수를 감소시키기 위하여 n비트의 제어신호(con2)의 "하이"레벨의 비트 수를 감소한다. 그러면, 반전 출력신호(DQB)와 기준전압(VREF)사이의 전압 차에 해당하는 스윙 폭과 출력신호(DQ)와 기준전압(VREF)사이의 전압 차에 해당하는 스윙 폭이 동일하게 된다. 이에 따라, 반전 출력신호쌍(DQB, DQ)의 신호 폭이 W2로부터 W1으로 넓어지게 되어 신호 특성이 개선된다.
도3b 내지 도3c로부터, 에러를 가진 차동 출력신호쌍(DQB, DQ)의 신호 폭은 W2로서 도3a의 신호 폭(W1)에 비해서 좁음을 알 수 있다. 그러나, 각 경우에 대하여, 상술한 바와 같이 NMOS트랜지스터들(N3-1 ~ N3-n) 또는 NMOS트랜지스터들(N4-1 ~ N4-n)의 온되는 개수를 조절함으로써 반전 출력신호(DQB)와 기준전압(VREF)사이의 전압 차와 출력신호(DQ)와 기준전압(VREF)사이의 전압 차사이의 차이가 줄어들게 되어 신호 폭(W2)가 커져 신호 특성이 개선되게 된다.
도4는 도2에 나타낸 에러 평균값 계산기의 실시예의 블록도로서, 제1에러 평균값 계산기(30) 및 제2에러 평균값 계산기(40)로 구성되고, 제1에러 평균값 계산 기(30)는 차동 증폭기들(32, 34, 36) 및 캐패시터들(C1, C2, C3)로 구성되고, 제2에러 평균값 계산기(40)는 차동 증폭기들(42, 44, 46) 및 캐패시터들(C4, C5, C6)로 구성되어 있다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
차동 증폭기들(32, 44) 각각은 출력신호(DQ)와 기준전압(VREF)사이의 전압 차(α-VREF)를 검출하고 증폭하여 신호(A, D)를 발생하고, 차동 증폭기들(34, 42) 각각은 반전 출력신호(DQB)와 기준전압(VREF)사이의 전압 차(VREF-β)를 검출하고 증폭하여 신호(B, C)를 발생한다. 차동 증폭기(36)는 신호(A)와 신호(B)사이의 전압 차((α-β)/2)를 검출하고 증폭하여 출력신호(Vavg+)를 발생하고, 차동 증폭기(46)는 신호(C)와 신호(D)사이의 전압 차((β-α)/2)를 검출하고 증폭하여 출력신호(Vavg-)를 발생한다. 캐패시터들(C1 ~ C6) 각각은 신호들(A, B, Vavg+, C, D, Vavg-)의 레벨에 해당하는 전하를 축적한다. 이때 발생되는 출력신호(Vavg+)는 신호(A)와 신호(B)의 평균값으로 아날로그 신호이며, 출력신호(Vavg-)는 신호(C)와 신호(D)의 평균값으로 아날로그 신호이며, 출력신호(Vavg+)와는 반대되는 위상의 신호이다.
도5는 도2에 나타낸 제어부의 실시예의 블록도로서, 비교기(50), 등화 회로(51), 카운터(52), 논리곱 회로들(54, 56), 및 분주기(58)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
분주기(58)는 고주파수의 클럭신호(CLK)를 분주하여 저주파수의 클럭신호(clk)를 발생한다. 만일 클럭신호(CLK)가 고주파수의 클럭신호가 아니라면 분주기 (58)를 구비하지 않고, 클럭신호(CLK)를 등화 회로(51)로 인가하여도 상관없다. 등화 회로(51)는 "하이"레벨의 클럭신호(clk)에 응답하여 NMOS트랜지스터(N)가 온됨으로써 출력신호(Vavg+, Vavg-)를 동일한 레벨로 만든다. 등화 회로(51) 또한 경우에 따라서는 구비하지 않고 구성될 수도 있다. 비교기(50)는 출력신호들(Vavg+, Vavg-)의 전압을 비교하여 출력신호(Vavg+)의 레벨이 출력신호(Vavg-)의 레벨보다 높은 경우에는 "하이"레벨의 비교 출력신호(cout)를 발생하고, 반대로, 출력신호(Vavg-)의 레벨이 출력신호(Vavg+)의 레벨보다 높은 경우에는 "로우"레벨의 비교 출력신호(cout)를 발생한다. 카운터(52)는 초기에 중간 레벨의 코드를 가진 제어신호(ctrl)로 설정되고, "하이"레벨의 비교 출력신호(cout)가 발생되면 제어신호(ctrl)의 "하이"레벨의 비트 수를 증가하고, "로우"레벨의 비교 출력신호(cout)가 발생되면 제어신호(ctrl)의 "하이"레벨의 비트 수를 감소한다. 그리고, 제어신호(ctrl)의 "하이"레벨의 비트 수가 증가되면 반전 제어신호(ctrlB)의 "하이"레벨의 비트 수가 동시에 감소되고, 제어신호(ctrl)의 "하이"레벨의 비트 수가 감소되면 반전 제어신호(ctrlB)의 "하이"레벨의 비트 수가 동시에 증가된다. 논리곱 회로(54)는 반전 입력신호(DINB)와 반전 제어신호(ctrlB)를 논리곱하여 제1제어신호(con1)를 발생하고, 논리곱 회로(56)는 입력신호(DIN)와 제어신호(ctrl)를 논리곱하여 제2제어신호(con2)를 발생한다.
도6a, b는 도5에 나타낸 제어부의 동작을 설명하기 위한 동작 타이밍도로서, 도6a는 차동 출력신호쌍(DQB, DQ)이 도3b에 나타낸 바와 같은 경우의 동작을 나타내는 것이고, 도6b는 차동 출력신호쌍(DQB, DQ)이 도3c에 나타낸 바와 같은 경우의 동작을 나타내는 것이다. 그리고, 카운터(52)가 6비트 카운터이고, 초기값이 "000111"로 설정된 경우의 동작을 나타내는 것이다.
분주기(58)가 클럭신호(CLK)를 분주하여 클럭신호(clk)를 발생한다. 도3b에 나타낸 바와 같은 차동 출력신호쌍(DQB, DQ)이 발생되면 도6a에 나타낸 바와 같이 높은 레벨의 출력신호(Vavg+)와 낮은 레벨의 출력신호(Vavg-)가 발생된다.
"하이"레벨의 클럭신호(clk)에 응답하여 NMOS트랜지스터(N)이 온되면 출력신호(Vavg+, Vavg-)의 레벨이 동일하게 된다. 그리고, "로우"레벨의 클럭신호(clk)에 응답하여 NMOS트랜지스터(N)가 오프되면 출력신호(Vavg+, Vavg-)가 비교기(50)로 인가된다. 비교기(50)는 출력신호(Vavg+)가 출력신호(Vavg-)에 비해서 높으므로 "하이"레벨의 비교 출력신호(cout)를 발생한다. 카운터(52)는 "하이"레벨의 비교 출력신호(cout)에 응답하여 "000111"의 설정된 초기값을 가지는 제어신호(ctrl)를 카운팅하여 "001111"의 제어신호(ctrl) 및 "110000"의 반전 제어신호(ctrlB)를 발생한다. 그리고, 반전 입력신호(DINB)가 "하이"레벨이면 논리곱 회로(54)는 "110000"의 제어신호(con1)를 발생하고, 논리곱 회로(56)는 "000000"의 제어신호(con2)를 발생한다. 따라서, 이 경우에, 도2의 NMOS트랜지스터들(N4-1 ~ N4-6)의 온되는 개수가 감소되어 출력신호(DQ)의 스윙 폭이 줄어들게 된다. 반면에, 입력신호(DIN)가 "하이"레벨이면 논리곱 회로(56)는 "001111"의 제어신호(con2)를 발생하고, 논리곱 회로(56)는 "000000"의 제어신호(con1)를 발생한다. 따라서, 이 경우에, 도2의 NMOS트랜지스터들(N3-1 ~ N3-6)의 온되는 개수가 증가되어 출력신호(DQB)의 스윙 폭이 커지게 된다.
이와같은 방법으로 계속적으로 동작을 수행함으로써 클럭신호(clk)의 "로우"레벨에서 출력신호(Vavg+, Vavg-)사이의 전압 차가 점차적으로 줄어들게 되고, 결과적으로는 출력신호(Vavg+, Vavg-)사이의 전압 차가 0이 된다.
반면에, 도3b에 나타낸 바와 같은 차동 출력신호쌍(DQB, DQ)이 발생되면 도6b에 나타낸 바와 같이 높은 레벨의 출력신호(Vavg-)와 낮은 레벨의 출력신호(Vavg+)가 발생된다.
"하이"레벨의 클럭신호(clk)에 응답하여 NMOS트랜지스터(N)이 온되면 출력신호(Vavg+, Vavg-)의 레벨이 동일하게 된다. 그리고, "로우"레벨의 클럭신호(clk)에 응답하여 NMOS트랜지스터(N)가 오프되면 출력신호(Vavg+, Vavg-)가 비교기(50)로 인가된다. 비교기(50)는 출력신호(Vavg-)가 출력신호(Vavg+)에 비해서 높으므로 "로우"레벨의 비교 출력신호(cout)를 발생한다. 카운터(52)는 "로우"레벨의 비교 출력신호(cout)에 응답하여 "000111"의 설정된 초기값을 가지는 제어신호(ctrl)를 카운팅하여 "000011"의 제어신호(ctrl) 및 "111100"의 반전 제어신호(ctrlB)를 발생한다. 그리고, 반전 입력신호(DINB)가 "하이"레벨이면 논리곱 회로(54)는 "111100"의 제어신호(con1)를 발생하고, 논리곱 회로(56)는 "000000"의 제어신호(con2)를 발생한다. 따라서, 이 경우에, 도2의 NMOS트랜지스터들(N4-1 ~ N4-6)의 온되는 개수가 증가되어 출력신호(DQ)의 스윙 폭이 커지게 된다. 반면에, 입력신호(DIN)가 "하이"레벨이면 논리곱 회로(56)는 "000011"의 제어신호(con2)를 발생하고, 논리곱 회로(54)는 "000000"의 제어신호(con1)를 발생한다. 따라서, 이 경우에, 도2의 NMOS트랜지스터들(N3-1 ~ N3-6)의 온되는 개수가 감소되어 출력신호(DQB)의 스윙 폭이 줄어들게 된다.
이와같은 방법으로 계속적으로 동작을 수행함으로써 클럭신호(clk)의 "로우"레벨에서 출력신호(Vavg+, Vavg-)사이의 전압 차가 점차적으로 줄어들게 되고, 결과적으로는 출력신호(Vavg+, Vavg-)사이의 전압 차가 0이 된다.
본 발명의 차동 출력 드라이버를 반도체 장치에 적용함으로써 원하는 범위내의 스윙 폭을 가진 차동 출력신호쌍을 발생할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 차동 출력 드라이버 및 이를 구비한 반도체 장치는 공정, 전압 및 온도의 변화에 따라 소자들의 값에 변화가 발생하더라도 반전 출력신호와 출력신호사이의 스윙 폭을 동일하게 만듬으로써 신호 특성을 개선할 수 있다.

Claims (20)

  1. 반전 출력신호 및 출력신호 발생단자들 각각에 연결되어 반전 출력신호 및 출력신호를 각각 종단하는 제1 및 제2온 다이 종단 저항들, 상기 반전 출력신호 발생단자에 연결되고 입력신호에 응답하여 상기 반전 출력신호를 발생하는 제1드라이버와, 상기 출력신호 발생단자에 연결되고 반전 입력신호에 응답하여 상기 출력신호를 발생하는 제2드라이버를 구비하는 차동 출력부,
    상기 제1드라이버에 병렬로 연결되어 제1제어신호에 응답하여 상기 제1드라이버의 구동 능력을 가변하는 반전 출력신호 구동 가변부, 및
    상기 제2드라이버에 병렬로 연결되어 제2제어신호에 응답하여 상기 제2드라이버의 구동 능력을 가변하는 출력신호 구동 가변부를 구비하는 드라이버; 및
    상기 반전 출력신호 및 상기 출력신호 각각과 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 에러 평균값을 발생하고, 상기 에러 평균값에 따라 상기 제1 및 제2제어신호들을 발생하는 제어수단을 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  2. 제1항에 있어서, 상기 제어수단은
    상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1 및 제2에러 평균값을 가지는 상기 에러 평균값을 발생하는 에러 평균값 발생부; 및
    상기 제1 및 제2에러 평균값을 입력하여 상기 제1 및 제2제어신호들을 발생하는 제어부를 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  3. 제2항에 있어서, 상기 에러 평균값 발생부는
    상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차를 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1에러 평균값을 발생하는 제1에러 평균값 계산기;
    상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차를 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1에러 평균값과 반대 위상의 제2에러 평균값을 발생하는 제2에러 평균값 계산기를 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  4. 제3항에 있어서, 상기 제1에러 평균값 계산기는
    상기 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제1신호를 발생하는 제1차동 증폭기;
    상기 반전 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제2신호를 발생하는 제2차동 증폭기; 및
    상기 제1신호와 상기 제2신호사이의 전압 차를 검출하고 증폭하여 상기 제1에러 평균값을 발생하는 제3차동 증폭기를 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  5. 제3항에 있어서, 상기 제2에러 평균값 계산기는
    상기 반전 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제3신호를 발생하는 제4차동 증폭기;
    상기 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제4신호를 발생하는 제5차동 증폭기; 및
    상기 제3신호와 상기 제4신호사이의 전압 차를 검출하고 증폭하여 상기 제4에러 평균값을 발생하는 제6차동 증폭기를 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  6. 제2항에 있어서, 상기 제1제어신호는
    소정 비트의 제1데이터로 구성되고,
    상기 반전 출력신호 구동 가변부는
    상기 소정 비트의 제1데이터의 각 비트 데이터가 각각 인가되는 복수개의 병렬 연결된 제1NMOS트랜지스터들을 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  7. 제6항에 있어서, 상기 제2제어신호는
    소정 비트의 제2데이터로 구성되고,
    상기 출력신호 구동 가변부는
    상기 소정 비트의 제2데이터의 각 비트 데이터가 각각 인가되는 복수개의 병렬 연결된 제2NMOS트랜지스터들을 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  8. 제7항에 있어서, 상기 제어부는
    상기 제1에러 평균값과 상기 제2에러 평균값을 비교하여 비교 출력신호를 발생하는 비교기;
    상기 비교 출력신호에 응답하여 제5 및 제6신호를 발생하고, 상기 비교 출력신호의 제1상태에 응답하여 상기 제5신호의 "하이"레벨의 비트 수를 증가하고, 제2상태에 응답하여 상기 제6신호의 "하이"레벨의 비트 수를 감소하고, 상기 제6신호를 상기 제5신호를 반전한 신호인 것을 특징으로 하는 카운터; 및
    상기 제5신호와 상기 입력신호에 응답하여 상기 제1제어신호를 발생하고, 상기 제6신호와 상기 반전 입력신호에 응답하여 상기 제2제어신호를 발생하는 제어신호 발생기를 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  9. 제8항에 있어서, 상기 제어부는
    고주파수의 클럭신호를 분주하여 저주파수의 클럭신호를 발생하는 분주기; 및
    상기 저주파수의 클럭신호에 응답하여 상기 제1에러 평균값과 상기 제2에러 평균값을 동일 레벨로 만들기 위한 등화 회로를 더 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  10. 제9항에 있어서, 상기 제어신호 발생부는
    상기 제5신호와 상기 입력신호를 논리곱하여 상기 제1제어신호를 발생하는 제1논리곱 회로; 및
    상기 제6신호와 상기 반전 입력신호를 논리곱하여 상기 제2제어신호를 발생하는 제2논리곱 회로를 구비하는 것을 특징으로 하는 차동 출력 드라이버.
  11. 반전 출력신호와 출력신호로 각각 구성된 복수개의 차동 출력신호쌍을 발생하는 복수개의 차동 출력 드라이버들을 구비한 반도체 장치에 있어서,
    상기 복수개의 차동 출력 드라이버들 각각은
    반전 출력신호 및 출력신호 발생단자들 각각에 연결되어 반전 출력신호 및 출력신호를 각각 종단하는 제1 및 제2온 다이 종단 저항들, 상기 반전 출력신호 발생단자에 연결되고 입력신호에 응답하여 상기 반전 출력신호를 발생하는 제1드라이버와, 상기 출력신호 발생단자에 연결되고 반전 입력신호에 응답하여 상기 출력신호를 발생하는 제2드라이버를 구비하는 차동 출력부,
    상기 제1드라이버에 병렬로 연결되어 제1제어신호에 응답하여 상기 제1드라이버의 구동 능력을 가변하는 반전 출력신호 구동 가변부, 및
    상기 제2드라이버에 병렬로 연결되어 제2제어신호에 응답하여 상기 제2드라이버의 구동 능력을 가변하는 출력신호 구동 가변부를 구비하는 드라이버를 구비하고,
    상기 복수개의 차동 출력 드라이버들은
    상기 반전 출력신호 및 상기 출력신호 각각과 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 에러 평균값을 발생하고, 상기 에러 평균값에 따라 상기 제1 및 제2제어신호들을 발생하는 적어도 하나이상의 제어수단을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제어수단은
    상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차들을 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1 및 제2에러 평균값을 가지는 상기 에러 평균값을 발생하는 에러 평균값 발생부; 및
    상기 제1 및 제2에러 평균값을 입력하여 상기 제1 및 제2제어신호들을 발생하는 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 에러 평균값 발생부는
    상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차를 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1에러 평균값을 발생하는 제1에러 평균값 계산기;
    상기 반전 출력신호 및 상기 출력신호 각각과 상기 기준전압사이의 전압 차를 검출하고, 상기 전압 차들사이의 전압 차를 검출하여 제1에러 평균값과 반대 위 상의 제2에러 평균값을 발생하는 제2에러 평균값 계산기를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제1에러 평균값 계산기는
    상기 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제1신호를 발생하는 제1차동 증폭기;
    상기 반전 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제2신호를 발생하는 제2차동 증폭기; 및
    상기 제1신호와 상기 제2신호사이의 전압 차를 검출하고 증폭하여 상기 제1에러 평균값을 발생하는 제3차동 증폭기를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서, 상기 제2에러 평균값 계산기는
    상기 반전 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제3신호를 발생하는 제4차동 증폭기;
    상기 출력신호와 상기 기준전압사이의 전압 차를 검출하고 증폭하여 제4신호를 발생하는 제5차동 증폭기; 및
    상기 제3신호와 상기 제4신호사이의 전압 차를 검출하고 증폭하여 상기 제4에러 평균값을 발생하는 제6차동 증폭기를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서, 상기 제1제어신호는
    소정 비트의 제1데이터로 구성되고,
    상기 반전 출력신호 구동 가변부는
    상기 소정 비트의 제1데이터의 각 비트 데이터가 각각 인가되는 복수개의 병렬 연결된 제1NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제2제어신호는
    소정 비트의 제2데이터로 구성되고,
    상기 출력신호 구동 가변부는
    상기 소정 비트의 제2데이터의 각 비트 데이터가 각각 인가되는 복수개의 병렬 연결된 제2NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 제어부는
    상기 제1에러 평균값과 상기 제2에러 평균값을 비교하여 비교 출력신호를 발생하는 비교기;
    상기 비교 출력신호에 응답하여 제5 및 제6신호를 발생하고, 상기 비교 출력신호의 제1상태에 응답하여 상기 제5신호의 "하이"레벨의 비트 수를 증가하고, 제2상태에 응답하여 상기 제6신호의 "하이"레벨의 비트 수를 감소하고, 상기 제6신호를 상기 제5신호를 반전한 신호인 것을 특징으로 하는 카운터; 및
    상기 제5신호와 상기 입력신호에 응답하여 상기 제1제어신호를 발생하고, 상기 제6신호와 상기 반전 입력신호에 응답하여 상기 제2제어신호를 발생하는 제어신호 발생기를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 제어부는
    고주파수의 클럭신호를 분주하여 저주파수의 클럭신호를 발생하는 분주기; 및
    상기 저주파수의 클럭신호에 응답하여 상기 제1에러 평균값과 상기 제2에러 평균값을 동일 레벨로 만들기 위한 등화 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 제어신호 발생부는
    상기 제5신호와 상기 입력신호를 논리곱하여 상기 제1제어신호를 발생하는 제1논리곱 회로; 및
    상기 제6신호와 상기 반전 입력신호를 논리곱하여 상기 제2제어신호를 발생하는 제2논리곱 회로를 구비하는 것을 특징으로 하는 반도체 장치.
KR1020050005149A 2005-01-19 2005-01-19 차동 출력 드라이버 및 이를 구비한 반도체 장치 KR100678470B1 (ko)

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