KR100676156B1 - Method for mounting electronic element, method for producing electronic device, circuit board, and electronic instrument - Google Patents

Method for mounting electronic element, method for producing electronic device, circuit board, and electronic instrument Download PDF

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electronic device
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히로후미 구로사와
요시노리 하기오
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세이코 엡슨 가부시키가이샤
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Abstract

배선 기판 위에 전자 소자(반도체 칩)를 능동면을 표면 측으로 하여 접합한다(다이 본딩 공정). 계속하여, 전자 소자 주위에 배선 기판의 표면으로부터 전자 소자의 능동면에 연결되는 사면(斜面)을 형성하고(슬로프 형성 공정), 이 사면의 표면에 액적 토출법에 의해 능동면 위의 전극 단자와 배선 기판 위의 배선 패턴을 접속하는 금속 배선을 형성한다(금속 배선 형성 공정). 본 발명에서는, 금속 배선을 형성하기 전에 상기 금속 배선이 형성되는 전자 소자의 능동면에 에폭시 수지나 우레탄 수지 등으로 이루어지는 유기 절연막을 형성하여(절연 잉크 처리 공정) 밀착성을 향상시킨다.An electronic element (semiconductor chip) is bonded onto the wiring board with the active surface facing the surface (die bonding step). Subsequently, an inclined surface is formed around the electronic element from the surface of the wiring board to the active surface of the electronic element (slope formation step), and the electrode terminal on the active surface is formed on the surface of the inclined surface by the droplet ejection method. Metal wiring which connects the wiring pattern on a wiring board is formed (metal wiring formation process). In this invention, before forming a metal wiring, the organic insulating film which consists of an epoxy resin, a urethane resin, etc. is formed in the active surface of the electronic element in which the said metal wiring is formed (insulation ink processing process), and adhesiveness is improved.

반도체 칩, 능동면, 슬로프, 유기 절연막, 패턴, 실장 Semiconductor chip, active surface, slope, organic insulating film, pattern, mounting

Description

전자 소자의 실장 방법, 전자 장치의 제조 방법, 회로 기판 및 전자 기기{METHOD FOR MOUNTING ELECTRONIC ELEMENT, METHOD FOR PRODUCING ELECTRONIC DEVICE, CIRCUIT BOARD, AND ELECTRONIC INSTRUMENT}METHOD FOR MOUNTING ELECTRONIC ELEMENT, METHOD FOR PRODUCING ELECTRONIC DEVICE, CIRCUIT BOARD, AND ELECTRONIC INSTRUMENT}

도 1은 제 1 실시예에 따른 액정 표시 장치의 분해 사시도.1 is an exploded perspective view of a liquid crystal display according to a first embodiment.

도 2는 반도체 IC의 제조 공정을 나타내는 플로차트.2 is a flowchart showing a manufacturing process of a semiconductor IC.

도 3의 (a)는 다이 본딩 장치의 개략 구성을 나타내는 사시도이고, 도 3의 (b)는 그 장치의 요부를 나타내는 측단면도.(A) is a perspective view which shows schematic structure of a die bonding apparatus, and FIG. 3 (b) is a side sectional view which shows the principal part of the apparatus.

도 4의 (a) 및 도 4의 (b)는 다이 본딩 공정을 나타내는 단면 모식도.4 (a) and 4 (b) are cross-sectional schematic diagrams illustrating a die bonding step.

도 5는 다이 본딩 후의 상태를 나타내는 평면 모식도.5 is a schematic plan view showing a state after die bonding.

도 6은 절연 잉크 처리 후의 상태를 나타내는 평면 모식도.6 is a schematic plan view showing a state after an insulating ink process;

도 7의 (a) 및 도 7의 (b)는 절연 잉크 처리 공정을 나타내는 평면 모식도.7 (a) and 7 (b) are schematic plan views showing an insulated ink treatment step.

도 8은 액적 토출 장치의 일례인 잉크젯 장치를 나타내는 사시도.8 is a perspective view showing an inkjet device which is an example of a droplet ejection device.

도 9는 액적 토출 헤드의 단면 모식도.9 is a schematic sectional view of the droplet discharge head;

도 10은 슬로프 형성 공정을 나타내는 평면 모식도.10 is a schematic plan view illustrating a slope formation step.

도 11의 (a) 및 도 11의 (b)는 슬로프 형성 후의 상태를 나타내는 모식도.11 (a) and 11 (b) are schematic diagrams showing a state after the formation of a slope.

도 12의 (a) 및 도 12의 (b)는 금속 배선 형성 공정 후의 상태를 나타내는 모식도.12 (a) and 12 (b) are schematic diagrams showing a state after a metal wiring forming step.

도 13의 (a), 도 13의 (b) 및 도 13의 (c)는 금속 배선 형성 공정을 나타내는 평면 모식도.13 (a), 13 (b) and 13 (c) are schematic plan views showing a metal wiring formation step.

도 14의 (a), 도 14의 (b) 및 도 14의 (c)는 금속 배선 형성 공정을 나타내는 평면 모식도.14 (a), 14 (b) and 14 (c) are schematic plan views illustrating a metal wiring forming step.

도 15는 금속 배선 형성 공정의 다른 예를 나타내는 평면 모식도.15 is a schematic plan view showing another example of the metal wiring formation step.

도 16의 (a) 및 도 16의 (b)는 제 2 실시예에 따른 다이 본딩 공정을 나타내는 단면 모식도.16 (a) and 16 (b) are cross-sectional schematic diagrams illustrating the die bonding step according to the second embodiment.

도 17의 (a) 및 도 17의 (b)는 다른 다이 본딩 공정을 나타내는 단면 모식도.17 (a) and 17 (b) are cross-sectional schematic diagrams illustrating another die bonding step.

도 18의 (a) 및 도 18의 (b)는 오목부 및 관통 구멍의 형성 위치를 나타내는 평면 모식도.18 (a) and 18 (b) are plan schematic diagrams showing positions of formation of recesses and through holes.

도 19는 제 3 실시예에 따른 슬로프 형성 공정을 나타내는 평면 모식도.Fig. 19 is a schematic plan view showing a slope forming step according to the third embodiment.

도 20은 다른 슬로프 형성 공정을 나타내는 평면 모식도.20 is a schematic plan view showing another slope forming step.

도 21은 전자 기기의 일례인 휴대 전화의 사시도.21 is a perspective view of a mobile phone as an example of an electronic device.

도 22의 (a) 및 도 22의 (b)는 가드 링 부근의 금속 배선(접속 배선)의 형상을 나타내는 도면.22 (a) and 22 (b) are diagrams showing the shape of the metal wiring (connection wiring) in the vicinity of the guard ring.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

2…배선 기판2… Wiring board

2a…배선 패턴2a... Wiring pattern

2D…오목부2D... Recess

2H…관통 구멍2H... Through hole

3…반도체 칩3... Semiconductor chip

3a…능동면3a... Active surface

4…접착제4… glue

5…전극 단자5... Electrode terminals

6…수지층6... Resin layer

6a…제 1 수지층6a... 1st resin layer

6b…제 2 수지층6b... 2nd resin layer

6A…슬로프6A. Slope

7…유기 절연막7... Organic insulating film

8…금속 배선8… Metal wiring

9…가드 링9... Guard ring

10…회로 기판10... Circuit board

12…액정 구동용 IC12... Liquid Crystal Driving IC

73…하지막 패턴73... Basement pattern

75…상층막 패턴75... Top layer pattern

1000…휴대 전화1000... Cell Phone

SP…토출 개시 위치SP… Discharge start position

EP…토출 종료 위치EP… Discharge end position

본 발명은 반도체 칩 등의 전자 소자를 배선 기판 위에 페이스업(face-up) 실장하는 경우에 적합한 실장 방법 및 실장 구조에 관한 것이다.The present invention relates to a mounting method and a mounting structure suitable for face-up mounting of electronic devices such as semiconductor chips on a wiring board.

현재, 주로 휴대 전화기, 노트형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대성을 갖는 전자 기기에서는, 소형화 및 경량화를 위하여 내부에 설치되어 있는 반도체 칩 등의 각종 전자 부품(전자 소자)의 소형화가 도모되고 있다. Nowadays, in electronic devices having portability such as mobile phones, notebook personal computers, personal data assistance (PDA), and the like, miniaturization of various electronic components (electronic elements) such as semiconductor chips installed therein for miniaturization and light weight Is being planned.

이 때문에, 예를 들어 반도체 칩에서는 그 패키징(packaging) 방법이 고안되고, 현재에는 CSP(Chip Scale Package)라고 불리는 초소형의 패키징이 제공되고 있다.For this reason, for example, the packaging method of the semiconductor chip has been devised, and a microscopic packaging called CSP (Chip Scale Package) is now provided.

이 CSP 기술을 이용하여 제조된 반도체 칩은 실장 면적이 반도체 칩의 면적과 동일한 정도이면 충분하여 고밀도 실장을 실현하고 있다(예를 들어, 일본국 공개특허 제2000-216330호 공보 참조).The semiconductor chip manufactured using this CSP technique is sufficient if the mounting area is about the same as that of the semiconductor chip, and realizes high-density mounting (for example, refer to Japanese Patent Laid-Open No. 2000-216330).

이러한 반도체 칩은 재배치용의 배선 패턴이 형성된 기판(배선 기판) 위에 실장되고, 전자 기기에 일체로 구성된다. 반도체 칩의 실장 방법으로서는, 반도체 칩의 능동면(能動面)을 기판 측을 향하여 실장하는 페이스다운(face-down) 실장이 알려져 있다. 그러나, 페이스다운 실장에서는 반도체 칩의 전극 구조에 맞춘 전용 기판을 준비할 필요가 있어 비용 상승을 초래하기 쉽다. 또한, 접속용의 범프 전 극 등을 형성하는 등, 여분 처리가 필요해진다. 한편, 반도체 칩의 능동면을 표면 측으로 하여 실장하는 페이스업 실장에서는 와이어 본딩(wire bonding)에 의해, 반도체 칩의 전극 단자와 배선 기판의 배선 패턴을 1개씩 접속할 필요가 있어 단자의 수가 증가한 경우의 대응이 곤란하다. 또한, 와이어 본딩에서는 와이어의 길이에 제한이 있으므로, 범용 기판을 사용할 수 없다. 또한, 와이어 본딩을 행할 때의 기계적인 스트레스에 의해 불량이 발생하는 경우가 있다.Such a semiconductor chip is mounted on a substrate (wiring substrate) on which a wiring pattern for rearrangement is formed and is integrally formed with an electronic device. As a method of mounting a semiconductor chip, face-down mounting is known in which an active surface of a semiconductor chip is mounted toward a substrate side. However, in face-down mounting, it is necessary to prepare a dedicated substrate suitable for the electrode structure of the semiconductor chip, which is likely to cause an increase in cost. Further, extra processing is required, such as forming a bump electrode for connection or the like. On the other hand, in the face-up mounting in which the active surface of the semiconductor chip is mounted on the surface side, it is necessary to connect the electrode terminal of the semiconductor chip and the wiring pattern of the wiring board one by one by wire bonding, and the number of terminals increases. It is difficult to respond. In addition, in wire bonding, since the length of a wire is limited, a general purpose substrate cannot be used. Moreover, a defect may arise by the mechanical stress at the time of wire bonding.

본 발명은 이러한 사정을 감안하여 이루어진 것으로, 전자 소자를 배선 기판에 실장할 때의 기계적 스트레스를 저감하고, 접속 신뢰성이 높은 실장 구조를 저비용으로 실현할 수 있는 전자 소자의 실장 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object thereof is to provide a method for mounting an electronic device that can reduce mechanical stress when mounting an electronic device on a wiring board and realize a mounting structure with high connection reliability at low cost. do.

상기한 과제를 해결하기 위하여, 본 발명의 전자 소자의 실장 방법은 배선 기판에 전자 소자를 실장하는 전자 소자의 실장 방법으로서, 상기 배선 기판에 상기 전자 소자를 배치하는 공정과, 상기 전자 소자의 능동면 위에 유기 절연막을 형성하는 공정과, 상기 전자 소자 주위에 상기 배선 기판의 표면으로부터 상기 전자 소자의 상기 능동면에 연결되는 사면(斜面)을 형성하는 공정과, 상기 사면과 상기 유기 절연막의 표면에 액적 토출법에 의해, 상기 전자 소자에 설치된 전극 단자와 상기 배선 기판 위에 설치된 배선 패턴을 접속하는 접속 배선을 형성하는 공정을 구비한 것을 특징으로 한다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, the mounting method of the electronic element of this invention is a mounting method of the electronic element which mounts an electronic element on a wiring board, The process of arrange | positioning the said electronic element on the said wiring board, and the active of the said electronic element Forming an organic insulating film on the surface; forming a slope connected from the surface of the wiring board to the active surface of the electronic element around the electronic element; and on the surface of the slope and the organic insulating film. It is characterized by including the process of forming the connection wiring which connects the electrode terminal provided in the said electronic element and the wiring pattern provided on the said wiring board by the droplet discharge method.

본 방법에서는, 전자 소자를 실장하는 방법으로서 페이스업 실장 방식을 채용하고, 배선 기판과의 도통을 취하기 위한 방법으로서 종래의 와이어 본딩 대신에 액적 토출 방식에 의해 형성한 접속 배선을 사용하는 방법을 채용하고 있다. 이 때문에, 종래의 와이어 본딩을 행하는 방법에 비하여 전자 소자에 따르는 스트레스를 경감할 수 있다. 또한, 접속 배선에 의해 배선을 임의로 재배치할(re-route) 수 있으므로, 더욱 낮은 비용의 범용 기판을 채용할 수 있다.In this method, a face-up mounting method is adopted as a method of mounting an electronic element, and a method of using connection wiring formed by a droplet ejection method instead of conventional wire bonding is adopted as a method for conducting conduction with a wiring board. Doing. For this reason, compared with the conventional method of performing wire bonding, the stress accompanying an electronic element can be reduced. In addition, since the wiring can be arbitrarily re-routeed by the connection wiring, a general-purpose substrate of lower cost can be employed.

이러한 실장 구조에서는, 전자 소자의 능동면 위에 직접 액적 토출법에 의해 배선 묘화를 행할 필요가 있다. 이 경우, 아무런 사전 처리도 행하지 않고 묘화를 행하면, 충분한 신뢰성을 갖는 배선이 형성될 수 없는 것이 본 발명자 등의 검토에 의해 밝혀져 있다. 즉, 전자 소자인 반도체 칩 등의 능동면에는 통상적으로 패시베이션(passivation) 막으로서 SiO2이나 SiN 등의 무기 절연막이 형성되어 있고, 이러한 절연막의 표면에 액적 토출법에 의해 배선 묘화를 행하면, 배선과 하지(下地) 절연막의 밀착성이 나빠져서 배선의 신뢰성이 떨어진다. 최악의 경우에는, 배선이 하지 절연막으로부터 박리되고, 단선하여 배선으로서 기능하지 않는 경우도 있다. 또한, 액적 토출법에 의해 배선을 형성할 때에는 배선 형성을 행하는 절연막의 표면 상태를 적정한 상태로 균일화해 놓을 필요가 있다. 그렇지 않으면, 적하된 액적이 절연막 위에서 균일하게 확장 습윤 되지않고, 배선이 연결되지 않는 단선이나(확장 부족) 인접 배선과의 쇼트(확장 과대)가 발생하여 적정한 배선이 형성되지 않는다. 또한, 실제 반도체 칩의 표면은 평탄하지 않고, 배선이나 전극 단자 등의 요철(凹凸)이 있다. In such a mounting structure, it is necessary to perform wiring drawing on the active surface of the electronic element by the droplet ejection method directly. In this case, when drawing is performed without performing any pre-processing, it has been found by the present inventors or the like that a wiring with sufficient reliability cannot be formed. In other words, an inorganic insulating film such as SiO 2 or SiN is typically formed as a passivation film on an active surface of a semiconductor chip, which is an electronic device, and when wiring is drawn on the surface of the insulating film by the droplet ejection method, the wiring and The adhesion of the base insulating film is deteriorated, and the reliability of wiring is inferior. In the worst case, the wiring may be peeled off from the underlying insulating film, and the wiring may be disconnected to not function as the wiring. In addition, when forming wiring by the droplet ejection method, it is necessary to make the surface state of the insulating film which forms wiring into an appropriate state uniform. Otherwise, the dropped droplets will not be uniformly expanded and wetted on the insulating film, and disconnection (lack of expansion) or short (excessive expansion) with adjacent wiring will not occur to form an appropriate wiring. In addition, the surface of the actual semiconductor chip is not flat, and there are irregularities such as wiring and electrode terminals.

또한, 반도체 칩의 표면 단부(端部)에는 반도체 칩의 제조 공정에서 필요한 검사용 전극(스크라이브(scribe) TEG의 전극 패드)의 일부가 남아있다. 이러한 요철을 미처리된 그대로 배선 묘화를 행하면, 적하된 액적이 요철 패턴을 따라 확장되어 원하는 배선 패턴이 형성되지 않는다. 또한, 스크라이브 TEG의 전극 패드 위에 배선을 형성하면, IC 본체와의 쇼트 등을 일으켜 IC가 정상 동작하지 않는다. 본 발명의 실장 구조를 채용하는 경우에는 이러한 문제를 해결할 필요가 있다.Moreover, a part of the inspection electrode (electrode pad of scribe TEG) which is necessary for the manufacturing process of a semiconductor chip remains in the surface edge part of a semiconductor chip. When the wiring drawing is performed as it is, uneven treatment is performed, the dropped droplets expand along the uneven pattern so that a desired wiring pattern is not formed. In addition, when wiring is formed on the electrode pad of the scribe TEG, a short circuit with the IC main body occurs, and the IC does not operate normally. When adopting the mounting structure of the present invention, it is necessary to solve this problem.

본 발명에서는, 이 문제를 해결하기 위하여 배선 묘화를 행하기 전에 미리 전자 소자의 능동면의 필요한 개소에 유기 절연막을 형성한다. 유기 절연막은 액적의 분산매로서 사용하는 유기 용제 등과의 친화력이 있다. 그 때문에, 유기 절연막 위에 배선 묘화를 행한 경우에 형성되는 배선과 하지의 유기 절연막 사이에 충분한 밀착력을 얻을 수 있다. 이와 같이 본 발명의 실장 방법에 의하면, 접속 배선을 액적 토출법에 의해 형성함으로써, 설치시에 따르는 전자 소자의 스트레스를 경감할 수 있다. 또한, 상기 실장 방법에 의하면, 접속 배선을 형성할 때의 하지로서 유기 절연막을 설치함으로써, 접속 배선의 박리를 방지하여 신뢰성의 향상을 도모할 수 있다.In this invention, in order to solve this problem, an organic insulating film is formed in the required location of the active surface of an electronic element before wiring drawing. The organic insulating film has affinity with an organic solvent or the like used as a dispersion medium of droplets. Therefore, sufficient adhesive force can be obtained between the wiring formed when the wiring drawing is performed on the organic insulating film and the organic insulating film underneath. Thus, according to the mounting method of this invention, by forming a connection wiring by the droplet discharge method, the stress of the electronic element at the time of installation can be reduced. Moreover, according to the said mounting method, by providing an organic insulating film as a base at the time of forming a connection wiring, peeling of a connection wiring can be prevented and reliability can be improved.

본 발명의 전자 소자의 실장 방법에서는, 상기 유기 절연막이 에폭시 수지 또는 우레탄 수지로 이루어지는 것이 바람직하다.In the mounting method of the electronic element of this invention, it is preferable that the said organic insulating film consists of an epoxy resin or a urethane resin.

이러한 재료를 사용함으로써 더욱 밀착성을 향상시킬 수 있다. 예를 들어, SiO2 또는 SiN을 하지로서 금속 배선을 형성한 경우의 밀착력은 100Og/mm2인 것에 대하여, 에폭시 수지 또는 우레탄 수지를 하지로서 동일하게 금속 배선을 형성한 경우의 밀착력은 5OOOg/mm2이었다. 또한, 테이프 박리 시험에서도, 전자의 경우는 완전하게 박리된 것에 대하여, 후자의 경우에는 박리 되지않고 남았다.By using such a material, adhesiveness can be improved further. For example, the adhesion force when the metal wiring is formed with SiO 2 or SiN as the base is 100Og / mm 2 , whereas the adhesion force when the metal wiring is formed similarly with the epoxy resin or the urethane resin as the base is 50Og / mm 2 was. Moreover, also in the tape peeling test, in the former case, while peeling completely, in the latter case, it did not peel.

본 발명의 전자 소자의 실장 방법에서는, 상기 유기 절연막이 액적 토출법에 의해 형성되도록 할 수 있다. In the method for mounting the electronic device of the present invention, the organic insulating film can be formed by the droplet ejection method.

이 방법에 의하면, 필요한 부분에만 선택적으로 유기 절연막을 형성할 수 있다.According to this method, the organic insulating film can be selectively formed only in necessary portions.

본 발명의 전자 소자의 실장 방법에서는, 상기 전자 소자의 상기 능동면에 단차부가 형성되어 있고, 상기 유기 절연막의 형성 공정이 액적 토출법에 의해 상기 단차부의 전후에 제 1 유기 절연막을 형성하는 공정과, 액적 토출법에 의해 상기 단차부 전후의 상기 제 1 유기 절연막에 걸치는 제 2 유기 절연막을 형성하는 공정을 포함하도록 할 수 있다.In the mounting method of the electronic element of this invention, the step part is formed in the said active surface of the said electronic element, The formation process of the said organic insulating film forms the 1st organic insulating film before and behind the said step part by the droplet discharge method, and And forming a second organic insulating film covering the first organic insulating film before and after the stepped portion by a droplet ejection method.

상술한 바와 같이, 실제 전자 소자의 표면은 평탄하지 않고 다양한 요철이 형성되어 있다. 이러한 요철이 존재하면, 액적은 그 요철의 단차면을 따라 확장 습윤되어 인접하는 배선들이 단락되거나 하는 경우가 있다. 본 발명의 방법에서는, 이러한 단차면에서의 확장 습윤을 방지하기 위하여 유기 절연막의 묘화를 2회에 나누어 행한다. 즉, 본 방법에서는, 우선 1회째에 단차부를 피하여 액적을 토출하고, 이것을 건조하여 단차부의 전후에 제 1 유기 절연막을 형성한다. 2회째에, 그들을 연결하도록 단차부를 타넘어 전후의 제 1 유기 절연막에 겹쳐지도록 액적을 토출한다. 액적 위에 액적을 겹쳐 그리는 경우, 상층 측의 액적은 착탄 위치 에 정착하기 쉬우므로, 2회째 액적은 양측이 고정된 상태로 되어 단차면을 따라 크게 확장 습윤되는 일이 없다. 따라서, 단차부의 영향을 거의 받지 않아 원하는 패턴을 형성할 수 있다.As described above, the surface of the actual electronic device is not flat and various irregularities are formed. If such irregularities are present, the droplets may expand and wet along the stepped surface of the irregularities, causing adjacent wirings to be shorted. In the method of the present invention, the organic insulating film is drawn twice in order to prevent such expansion wetting on the stepped surface. That is, in this method, a droplet is first discharged avoiding a stepped portion at first, and this is dried to form a first organic insulating film before and after the stepped portion. At the second time, droplets are discharged so as to overlap the first organic insulating film before and after passing over the stepped portion so as to connect them. When the droplets are superimposed on the droplets, the droplets on the upper layer are easy to settle in the impact position, so that the second droplets do not expand and wet greatly along the stepped surface with both sides fixed. Therefore, the desired pattern can be formed without being influenced by the stepped portion.

본 발명의 전자 소자의 실장 방법에서는, 상기 유기 절연막을 형성하기 전에 상기 전자 소자의 상기 능동면을 친액화하는 공정을 포함하도록 할 수 있다. 유기 절연막을 형성하기 위한 액적의 접촉각은 90°이하, 더욱 바람직하게는 20°이하인 것이 바람직하다. 상기 전자 소자의 상기 능동면을 친액화할 경우에는 접촉각이 이 범위로 되는 것이 바람직하다. 또한, 본 발명의 전자 소자의 실장 방법에서는, 상기 접속 배선을 형성하기 전에 상기 유기 절연막의 표면을 친액화하는 공정을 포함하도록 할 수 있다. 접속 배선을 형성하기 위한 액적의 접촉각은 90°이하, 더욱 바람직하게는 60°내지 30°인 것이 바람직하다. 상기 유기 절연막의 표면을 친액화할 경우에는 접촉각이 이 범위로 되는 것이 바람직하다.In the method for mounting an electronic device of the present invention, the step of lyophilizing the active surface of the electronic device may be included before the organic insulating film is formed. It is preferable that the contact angle of the droplet for forming an organic insulating film is 90 degrees or less, More preferably, it is 20 degrees or less. When the active surface of the electronic device is lyophilic, it is preferable that the contact angle falls within this range. Moreover, in the mounting method of the electronic element of this invention, it can be made to include the process of making the surface of the said organic insulating film lyophilic before forming the said connection wiring. It is preferable that the contact angle of the droplet for forming connection wiring is 90 degrees or less, More preferably, it is 60 degrees-30 degrees. When making the surface of the said organic insulating film lyophilic, it is preferable that a contact angle will become this range.

이들의 방법에 의하면, 유기 절연막이나 접속 배선을 형성할 때에 액적의 정착성을 양호한 것으로 할 수 있다.According to these methods, the fixability of a droplet can be made favorable when forming an organic insulating film or connection wiring.

본 발명의 전자 장치의 제조 방법은 배선 기판 위에 전자 소자를 실장하여 이루어지는 전자 장치의 제조 방법으로서, 상기 전자 소자의 실장 공정이 상술한 본 발명의 전자 소자의 실장 방법을 이용하여 행해지는 것을 특징으로 한다.The manufacturing method of the electronic device of this invention is a manufacturing method of the electronic device which mounts an electronic element on a wiring board, The mounting process of the said electronic element is performed using the above-mentioned mounting method of the electronic element of this invention. do.

이 방법에 의하면, 접속 신뢰성이 높은 전자 장치를 저비용으로 제공할 수 있다.According to this method, an electronic device with high connection reliability can be provided at low cost.

본 발명의 회로 기판은 상술한 본 발명의 전자 장치의 제조 방법에 의해 제 조되어 이루어지는 전자 장치를 구비한 것을 특징으로 한다. 또한, 본 발명의 전자 기기는 상술한 본 발명의 전자 장치의 제조 방법에 의해 제조되어 이루어지는 전자 장치 또는 상술한 본 발명의 회로 기판을 구비한 것을 특징으로 한다.The circuit board of this invention is equipped with the electronic device manufactured by the manufacturing method of the electronic device of this invention mentioned above, It is characterized by the above-mentioned. Moreover, the electronic device of this invention is equipped with the electronic device manufactured by the manufacturing method of the electronic device of this invention mentioned above, or the circuit board of this invention mentioned above. It is characterized by the above-mentioned.

이 구성에 의하면, 접속 신뢰성이 높은 회로 기판 및 전자 기기를 저비용으로 제공할 수 있다.According to this structure, a circuit board and an electronic device with high connection reliability can be provided at low cost.

[제 1 실시예][First Embodiment]

이하, 도면을 참조하면서, 본 발명의 실시예에 대해서 설명한다. 이하의 모든 도면에서는, 도면을 보기 쉽게 하기 위하여 각 구성 요소의 막 두께나 치수의 비율 등은 적절하게 다르게 하고 있다.EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described, referring drawings. In all the following drawings, in order to make drawing easy to see, the film thickness of each component, the ratio of a dimension, etc. are changed suitably.

[액정 표시 장치][Liquid crystal display device]

도 1은 본 발명의 전자 기기의 일례인 액정 표시 장치를 나타내는 분해 사시도이다. 1 is an exploded perspective view showing a liquid crystal display device which is an example of an electronic apparatus of the present invention.

도 1의 액정 표시 장치(100)는 액정 패널(13)과 구동용의 회로 기판(10)을 갖는다. 또한, 필요에 따라 백라이트 등의 조명 장치, 그 밖의 부대 구조가 액정 패널(13)에 부설된다. 액정 패널(13)은 밀봉재(133)에 의해 가장자리가 서로 접착된 한 쌍의 기판(131, 132)을 갖는다. 그들의 기판 사이에 형성된 간극, 소위 셀 갭에, 예를 들어 STN(Super Twisted Nematic)형의 액정이 봉입되어 있다. 기판(131, 132)은 예를 들어 유리나 합성 수지 등의 투광성 재료에 의해 구성된다. 기판(131, 132)의 외측에는 편광판(140)이 점착되고, 적어도 한쪽 기판(131, 132)과 편광판(140) 사이에 위상차판(도시 생략)이 삽입되어 있다. 한쪽 기판(131)의 내 측 표면에는 표시용 전극(131a)이 형성되고, 다른 쪽 기판(132)의 내측 표면에는 표시용 전극(132a)이 형성되어 있다. 이들의 표시용 전극(131a, 132a)은 스트라이프 형상 또는 문자, 숫자, 그 밖의 적절한 패턴 형상으로 형성된다. 또한, 이들의 표시용 전극(131a, 132a)은 예를 들어 ITO(Indium Tin Oxide:인듐주석 산화물) 등과 같은 투광성 도전 재료에 의해 형성되어 있다.The liquid crystal display device 100 of FIG. 1 includes a liquid crystal panel 13 and a circuit board 10 for driving. In addition, illumination devices, such as a backlight, and other auxiliary structures are attached to the liquid crystal panel 13 as needed. The liquid crystal panel 13 has a pair of substrates 131 and 132 whose edges are bonded to each other by the sealing material 133. For example, STN (Super Twisted Nematic) type liquid crystals are enclosed in a gap formed between these substrates, a so-called cell gap. The substrates 131 and 132 are made of a light transmissive material such as glass or synthetic resin. The polarizer 140 is adhered to the outside of the substrates 131 and 132, and a phase difference plate (not shown) is inserted between at least one of the substrates 131 and 132 and the polarizer 140. The display electrode 131a is formed on the inner surface of one substrate 131, and the display electrode 132a is formed on the inner surface of the other substrate 132. These display electrodes 131a and 132a are formed in a stripe shape or letters, numbers, or other appropriate pattern shapes. In addition, these display electrodes 131a and 132a are formed of a translucent conductive material such as indium tin oxide (ITO) or the like.

액정 패널(13)은 한쪽 기판(131)이 다른 쪽 기판(132)으로부터 돌출되는 돌출부(131T)를 갖고, 그 돌출부(131T)에 복수의 접속 단자(131b)가 형성되어 있다. 이들의 접속 단자(131b)는 기판(131) 위에 표시용 전극(131a)을 형성할 때에 그것과 동시에 형성되고, 예를 들어 ITO에 의해 형성된다. 이들의 접속 단자(131b)에는 표시용 전극(131a)에 접속되는 것과, 표시용 전극(132a)에 접속되는 것이 포함되어 있다. 표시용 전극(132a)에 대해서는, 접속 단자(131b)로부터의 배선이 밀봉재(133)에 포함된 도통재를 통하여 다른 쪽 기판(132) 위의 표시용 전극(132a)에 접속된다. 또한, 표시용 전극(131a, 132a) 및 접속 단자(131b)는 실제로는 매우 좁은 간격으로 다수 개가 기판(131) 위 및 기판(132) 위에 형성된다. 도 1에서는, 구조를 이해하기 쉽게 나타내기 위하여 그들의 간격을 확대하여 모식적으로 나타내고, 또한 그들 중의 몇 개를 도시하여 다른 부분을 생략하고 있다. 또한, 접속 단자(131b)와 표시용 전극(131a)의 연결 상태 및 접속 단자(131b)와 표시용 전극(132a)의 연결 상태도 도 1에서는 생략하고 있다.The liquid crystal panel 13 has a protrusion 131T on which one substrate 131 protrudes from the other substrate 132, and a plurality of connection terminals 131b are formed on the protrusion 131T. These connection terminals 131b are formed at the same time as the display electrode 131a is formed on the substrate 131, and are formed by, for example, ITO. These connection terminals 131b include those connected to the display electrode 131a and those connected to the display electrode 132a. About the display electrode 132a, the wiring from the connection terminal 131b is connected to the display electrode 132a on the other board | substrate 132 via the conductive material contained in the sealing material 133. As shown in FIG. In addition, a plurality of display electrodes 131a and 132a and connection terminals 131b are actually formed on the substrate 131 and the substrate 132 at very narrow intervals. In FIG. 1, in order to show a structure easily, the space | interval is enlarged and it shows typically, and some of them are shown and the other part is abbreviate | omitted. In addition, the connection state of the connection terminal 131b and the display electrode 131a, and the connection state of the connection terminal 131b and the display electrode 132a are also abbreviate | omitted in FIG.

회로 기판(10)은 기재인 필름 기판(11), 필름 기판(11) 위에 형성된 배선 패턴(22a), 입력 단자부(25), 출력 단자부(26), 반도체 IC 실장 영역(소자 실장 영 역)(21) 및 액정 구동용 IC(반도체 장치)(12)를 구비하고 있다. 필름 기판(11)은 두께 55㎛ 이하, 특히 25㎛ 이하의 얇은 두께의 폴리이미드 수지로 형성되어 있고, 임의의 개소에서 절곡(折曲) 가능한 가요성(可撓性)과 절연성을 갖는다. 즉, 회로 기판(10)은 필름 기판(11)의 반도체 IC 실장 영역(21)에 액정 구동용 IC(12)를 실장한 COF(Chip On Film) 방식의 가요성 기판이다. 또한, 필름 기판(11)은 반드시 폴리이미드 수지일 필요는 없고, 임의의 개소에서 절곡 가능한 수지 재료나 유기 재료 등이면 된다. 예를 들어, 폴리에틸렌 테레프탈레이트나 폴리에스텔, 액정 폴리머 등을 사용할 수도 있다.The circuit board 10 includes a film substrate 11 as a substrate, a wiring pattern 22a formed on the film substrate 11, an input terminal portion 25, an output terminal portion 26, and a semiconductor IC mounting region (element mounting region) ( 21) and a liquid crystal drive IC (semiconductor device) 12. The film board | substrate 11 is formed with the polyimide resin of thickness 55 micrometers or less, especially 25 micrometers or less, and has the flexibility and insulation which can be bent at arbitrary places. That is, the circuit board 10 is a flexible substrate of a COF (Chip On Film) method in which the liquid crystal drive IC 12 is mounted in the semiconductor IC mounting region 21 of the film substrate 11. In addition, the film board | substrate 11 does not necessarily need to be polyimide resin, What is necessary is just a resin material, an organic material, etc. which can be bent at arbitrary places. For example, polyethylene terephthalate, polyester, a liquid crystal polymer, etc. can also be used.

회로 기판(10)은 이방성 도전막(An-isotropic Conductive Film : ACF)(135)에 의해 액정 패널(13)의 기판(131)의 돌출부(131T)에 접속되어 있다. 이방성 도전막(135)은 접착용 수지 및 그것에 혼입된 도전성 입자에 의해 형성되어 있다. 그 접착용 수지를 통한 압착에 의해 회로 기판(10)과 기판(131)이 고정되고, 회로 기판(10) 측의 출력 단자부(26)의 각 단자와 액정 패널(13)의 접속 단자(131b)가 도전성 입자를 통하여 도전 접속된다. 외부로부터 입력용 배선 패턴(22a, 22c)을 통하여 제어 신호, 영상 신호, 전원 전위 등이 액정 구동용 IC에 공급된다. 액정 구동용 IC(12)에서, 액정 구동용의 구동 신호(출력 신호)가 생성되고, 그것이 액정 패널(13)에 공급된다. 본 실시예의 회로 기판(10)은 충분한 가요성을 갖는 필름 기판(11)을 사용하여 형성되어 있으므로, 반도체 IC 실장 영역(21) 이외의 임의의 위치에서 절곡할 수 있다. 또한, 모든 배선 패턴(22a)이 필름 기판(11) 위에 형성되어 있으므로, 배선 패턴(22a)의 강도가 불충분해지거나, 배선 패턴(22a)들의 단 락이 일어나지 않는다. 그 때문에, 상기 회로 기판(10)은 신뢰성이 높다.The circuit board 10 is connected to the protrusion 131T of the substrate 131 of the liquid crystal panel 13 by an An-isotropic Conductive Film (ACF) 135. The anisotropic conductive film 135 is formed of the adhesive resin and the electroconductive particle mixed with it. The circuit board 10 and the board | substrate 131 are fixed by crimping | bonding through the adhesive resin, and each terminal of the output terminal part 26 of the circuit board 10 side, and the connection terminal 131b of the liquid crystal panel 13 are carried out. Is electrically connected via electroconductive particles. Control signals, video signals, power supply potentials, and the like are supplied to the liquid crystal driving IC from the outside through the input wiring patterns 22a and 22c. In the liquid crystal drive IC 12, a drive signal (output signal) for driving liquid crystal is generated, and it is supplied to the liquid crystal panel 13. Since the circuit board 10 of the present embodiment is formed using the film substrate 11 having sufficient flexibility, the circuit board 10 can be bent at any position other than the semiconductor IC mounting region 21. In addition, since all the wiring patterns 22a are formed on the film substrate 11, the strength of the wiring patterns 22a is insufficient or a short circuit of the wiring patterns 22a does not occur. Therefore, the circuit board 10 has high reliability.

[전자 장치의 제조 방법][Method for Manufacturing Electronic Device]

다음에, 본 발명의 전자 장치의 일례인 액정 구동용 IC(12)(이하, 간단히 IC라고 함)에 대해서 설명한다. 본 실시예에서, IC(12)는 유리 에폭시 2층 기판으로 이루어지는 배선 기판에 전자 소자인 반도체 칩(베어 칩)을 실장하고, 이면 측에 BGA를 배치하여 패키징화한 것이다. Next, the liquid crystal drive IC 12 (hereinafter simply referred to as IC), which is an example of the electronic device of the present invention, will be described. In the present embodiment, the IC 12 is packaged by mounting a semiconductor chip (bare chip), which is an electronic element, on a wiring board made of a glass epoxy two-layer substrate, and arranging BGAs on the rear surface side thereof.

이하, 그 제조 방법에 대해서 설명한다.Hereinafter, the manufacturing method is demonstrated.

도 2는 IC(12) 제조 공정의 개략을 나타낸 것이다.2 shows an overview of the IC 12 manufacturing process.

본 실시예의 IC(12) 제조 방법은 반도체 칩을 배선 기판에 실장하는 방법으로서 페이스업 실장 방식을 채용하고, 배선 접속의 방법으로서 종래의 와이어 본딩 대신에 액적 토출 방식에 의해 형성한 금속 배선(접속 배선)을 사용하여 접속하는 방법을 채용하고 있다. 본 실시예의 IC(12) 제조 방법은, (1) 다이 본딩(die-bonding) 공정, (2) 절연 잉크 처리 공정, (3) 슬로프 형성 공정, (4) 금속 배선 형성 공정, (5) 패키지화 공정의 5개 공정을 구비하고 있다. 또한, 제조 방법은 이것에 한정되는 것이 아니라, 필요에 따라 기타 공정이 제외되는 경우, 또는 추가되는 경우도 있다.The IC 12 manufacturing method of this embodiment employs a face-up mounting method as a method of mounting a semiconductor chip on a wiring board, and a metal wiring (connection) formed by a droplet ejection method instead of conventional wire bonding as a method of wiring connection. Wiring) is used. The IC 12 manufacturing method of this embodiment includes (1) die-bonding step, (2) insulating ink treatment step, (3) slope formation step, (4) metal wiring formation step, and (5) packaging. Five steps of processes are provided. In addition, a manufacturing method is not limited to this, The other process may be excluded or may be added as needed.

(1) 다이 본딩 공정 (1) die bonding process

우선, 전용의 지그(jig)를 사용하여 반도체 칩(베어 칩)을 배선 기판에 접합한다. First, a semiconductor jig (bare chip) is bonded to a wiring board using a dedicated jig.

도 3의 (a)는 다이 본딩 장치의 개략 구성을 나타내는 사시도이고, 도 3의 (b)는 그 장치의 요부를 나타내는 측단면도이다.FIG. 3A is a perspective view showing a schematic configuration of a die bonding apparatus, and FIG. 3B is a side cross-sectional view showing the main part of the apparatus.

도 3의 (a)에 나타낸 바와 같이, 다이 본딩 장치(50)는 크게 구별하면, 테이블부(51)와 접속 헤드부(52)에 의해 구성되어 있다. 테이블부(51)는 이동 테이블부(53)와, 기판 홀더(기판 재치대)(54)와, 반도체 소자 탑재부(55)로 구성되어 있다. 접속 헤드부(52)는 헤드 지지부(56)와, 상하 이동 기구(57)와, 공구 회전 기구(58)와, 가열 가압 공구(가열 가압 수단)(59)로 구성되어 있다. 또한, 이동 테이블부(53)는 X 스테이지(53x)와, Y 스테이지(53y)로 구성되어 있다.As shown in FIG. 3A, the die bonding apparatus 50 is largely constituted by the table portion 51 and the connection head portion 52. The table part 51 is comprised from the moving table part 53, the board | substrate holder (substrate mounting stage) 54, and the semiconductor element mounting part 55. As shown in FIG. The connection head part 52 is comprised from the head support part 56, the vertical movement mechanism 57, the tool rotation mechanism 58, and the heating press tool (heating press means) 59. As shown in FIG. In addition, the movement table part 53 is comprised from the X stage 53x and the Y stage 53y.

여기서, 각 구성 요소에 대해서 설명한다.Here, each component is demonstrated.

테이블부(51)는 다이 본딩 장치(50) 본체의 아래쪽에 설치된다. 이동 테이블부(53)가 X 스테이지(53x) 및 Y 스테이지(53y)를 구비하므로, 기판 홀더(54)가 XY방향으로 자유롭게 이동 가능하고, 임의 위치에 고정 가능하다. 또한, 테이블부(51)는 반도체 소자 탑재부(55)를 구비하고 있다. 상기 반도체 소자 탑재부(55)에는 실장 전의 복수의 반도체 칩(3)이 탑재되어 있다. 기판 홀더(54)에는 상기한 배선 기판(2)이 탑재 배치된다. 배선 기판(2)으로서는, 예를 들어 유리 에폭시 2층 기판이 사용된다. 배선 기판(2)에는 반도체 칩(3)을 실장하기 위한 직사각형의 실장 영역(E)이 설치되어 있다. 이 실장 영역(E) 주위에는 반도체 칩(3)의 전극 단자와 접속하기 위한 다수의 배선 패턴(2a)이 형성되어 있다. 반도체 칩(3)에는 능동면 측에 전자 회로(집적 회로)가 형성되어 있다. 이 전자 회로가 형성된 능동면 위에는 그 전자 회로의 외부 전극으로 되는 전극 단자가 형성되어 있다. 본 실시예에서는, 이 능동면을 표면 측으로 하여 반도체 칩(3)이 실장된다.The table part 51 is provided in the lower part of the die bonding apparatus 50 main body. Since the moving table part 53 is equipped with the X stage 53x and the Y stage 53y, the board | substrate holder 54 can move freely in an XY direction, and can be fixed to arbitrary positions. In addition, the table portion 51 includes a semiconductor element mounting portion 55. The semiconductor element mounting portion 55 is provided with a plurality of semiconductor chips 3 before mounting. The wiring board 2 is mounted on the substrate holder 54. As the wiring board 2, a glass epoxy 2-layer board is used, for example. The wiring board 2 is provided with a rectangular mounting area E for mounting the semiconductor chip 3. Around this mounting area E, many wiring patterns 2a for connecting with the electrode terminals of the semiconductor chip 3 are formed. In the semiconductor chip 3, an electronic circuit (integrated circuit) is formed on the active surface side. On the active surface on which this electronic circuit is formed, the electrode terminal used as the external electrode of the electronic circuit is formed. In this embodiment, the semiconductor chip 3 is mounted with this active surface as the surface side.

접속 헤드부(52)는 다이 본딩 장치(50) 본체의 위쪽에 설치된다. 헤드 지지부(56)에 설치된 공구 회전 기구(58)에 의해 반도체 칩(3)의 Z축 주위의 회전 위치가 결정된다. 가열 가압 공구(59)에 유지된 반도체 칩(3)은 배선 기판(2)에 대하여 가열 및 가압된다. 상하 이동 기구(57)에 의해, 그 반도체 칩(3)이 배선 기판(2)의 임의 위치에 접속된다.The connection head portion 52 is provided above the main body of the die bonding apparatus 50. The rotational position around the Z axis of the semiconductor chip 3 is determined by the tool rotation mechanism 58 provided in the head support 56. The semiconductor chip 3 held by the heating press tool 59 is heated and pressed against the wiring board 2. The semiconductor chip 3 is connected to arbitrary positions of the wiring board 2 by the vertical movement mechanism 57.

구체적으로는, 상하 이동 기구(57)는 에어 실린더(air cylinder)나 모터 등의 구동 수단에 의해 가열 가압 공구(59)를 도면 중 Z축 방향으로 이동시킨다. 상하 이동 기구(57)의 신장(伸長) 동작에 의해, 가열 가압 공구(59)에 의해 유지된 반도체 칩(3)이 연직 상하 방향으로 이동한다. 상하 이동 기구(57)에 의해, 기판 홀더(54)의 상면에 탑재 배치된 배선 기판(2)에 대하여, 접착제(4)를 통하여 반도체 칩(3)이 가압된다. 이 압력은 1MPa 내지 3.5MPa 정도이다. 또한, 상기 가압 에 따라 가열 가압 공구(59)에 의해 반도체 칩(3) 및 접착제(4)가 가열된다.Specifically, the vertical movement mechanism 57 moves the heating press tool 59 in the Z axis direction in the drawing by a drive means such as an air cylinder or a motor. By the extending | stretching operation of the vertical movement mechanism 57, the semiconductor chip 3 hold | maintained by the heating press tool 59 moves to a vertical up-down direction. The semiconductor chip 3 is pressed by the vertical movement mechanism 57 to the wiring board 2 mounted on the upper surface of the substrate holder 54 through the adhesive agent 4. This pressure is about 1 MPa to 3.5 MPa. In addition, the semiconductor chip 3 and the adhesive agent 4 are heated by the heating press tool 59 in accordance with the pressure.

가열 가압 공구(59)는 그 내부에 히터 등의 가열 기구가 설치되어 있다. 상기 가열 기구는 콘스턴트 히트(constant heat) 방식을 채용하고 있고, 200℃ 내지 450℃ 정도의 온도 범위에서 가열 가압 공구(59)를 소정의 온도로 설정한다. 가열 가압 공구(59)의 바닥면(반도체 칩(3)과의 접촉면)은 평면에 형성되어 있다. 또한, 가열 가압 공구(59)의 바닥부는 반도체 칩(3)과의 접촉면의 형상을 규정하는 지그가 부착 가능한 것이 바람직하다. 상기 지그는 제조해야 할 IC(12)에 따른 반도체 칩(3)의 평면 형상에 따라 복수 중에서 선택 사용된다. 상기 지그 사용에 의해, 가열 가압 공구에서의 반도체 칩(3)과의 접촉면을, 예를 들어 정방형 형상, 가 늘고 긴 직사각형 형상, 그 밖의 임의의 형상으로 설정하는 것이 가능해 진다.The heating press tool 59 is provided with a heating mechanism such as a heater therein. The heating mechanism adopts a constant heat method, and sets the heating press tool 59 to a predetermined temperature in a temperature range of about 200 ° C to 450 ° C. The bottom surface (contact surface with the semiconductor chip 3) of the heating press tool 59 is formed in the plane. Moreover, it is preferable that the jig which defines the shape of the contact surface with the semiconductor chip 3 can be attached to the bottom part of the heating press tool 59. The jig is selected and used from among a plurality according to the planar shape of the semiconductor chip 3 according to the IC 12 to be manufactured. By the use of the jig, the contact surface with the semiconductor chip 3 in the heating press tool can be set to, for example, a square shape, an elongated rectangular shape, or any other shape.

도 3의 (b)에 나타낸 바와 같이, 가열 가압 공구(59) 및 기판 홀더(54)에는 반도체 칩(3)을 유지하는 기구가 설치되어 있다. 구체적으로, 가열 가압 공구(59)에는 반도체 칩(3)을 흡착 유지하는 흡착 구멍(59a)이 설치되어 있고, 기판 홀더(54)에는 흡착 구멍(54a, 54b)이 설치되어 있다. 흡착 구멍(59a), 흡착 구멍(54a, 54b)은 감압 펌프(도시 생략)에 접속되어 있다. 상기 감압 펌프의 구동 제어에 의해, 반도체 칩(3) 및 배선 기판(2)이 가열 가압 공구(59) 또는 기판 홀더(54)에 대하여 착탈 가능하다.As shown in FIG. 3B, the heating and pressing tool 59 and the substrate holder 54 are provided with a mechanism for holding the semiconductor chip 3. Specifically, the adsorption hole 59a which adsorbs-holds the semiconductor chip 3 is provided in the heating press tool 59, and the adsorption hole 54a, 54b is provided in the board | substrate holder 54. As shown in FIG. The suction hole 59a and the suction hole 54a, 54b are connected to the pressure reduction pump (not shown). By the drive control of the said pressure reduction pump, the semiconductor chip 3 and the wiring board 2 can be attached or detached with respect to the heating press tool 59 or the board | substrate holder 54. As shown in FIG.

또한, 본 실시예에서는, 감압 펌프의 구동에 의한 흡착력을 이용하여 배선 기판(2)을 고정하는 구성을 채용하고 있지만, 본 발명은 이것에 한정되지 않는다.예를 들어, 배선 기판(2)을 기판 홀더(54)에 고정시키는 고정 수단은 기판 홀더(54)의 일부분에 강자성체를 배치하고, 상기 강자성체와 자석 사이에 작용하는 자력을 이용하는 구성일 수도 있다. 또한, 상기 고정 수단은 상기 제 2 흡착 구멍(54b)에 부가하여 기판 홀더(54)에 형성되고, 또한 상기 제 2 흡착 구멍(54)에 연통(連通)되는 오목부를 갖는 구성일 수도 있다.In addition, although the structure which fixes the wiring board 2 is employ | adopted in this Example using the adsorption force by the drive of a pressure reduction pump, this invention is not limited to this. For example, The fixing means for fixing to the substrate holder 54 may be a configuration in which a ferromagnetic material is disposed on a portion of the substrate holder 54 and a magnetic force acting between the ferromagnetic material and the magnet. In addition, the fixing means may have a concave portion formed in the substrate holder 54 in addition to the second adsorption hole 54b and further communicating with the second adsorption hole 54.

다음에, 도 4의 (a) 및 도 4의 (b)를 참조하여, 상기 다이 본딩 장치를 이용한 반도체 칩의 접합 공정에 대해서 설명한다.Next, the bonding process of the semiconductor chip using the said die bonding apparatus is demonstrated with reference to FIG.4 (a) and FIG.4 (b).

도 4의 (a) 및 도 4의 (b)는 접합 과정을 나타내는 단면도이다.4 (a) and 4 (b) are cross-sectional views showing the bonding process.

우선, 도 4의 (a)에 나타낸 바와 같이, 가열 가압 공구(59)가 반도체 칩(3)을 흡착 유지하고, 기판 홀더(54)가 배선 기판(2)을 흡착 고정한다. 구체적으로 는, 상하 이동 기구(57) 및 이동 테이블부(53)(도 3 참조)가 구동하고, 가열 가압 공구(59)가 반도체 소자 탑재부(55)(도 3 참조)에 탑재되어 있는 반도체 칩(3)을 흡착 유지한다. 그 후, 상기 반도체 칩(3)이 배선 기판(2)에 대향 배치된다. 배선 기판(2)은 흡착 구멍(54a, 54b)을 통하여 기판 홀더(54)에 흡착된다.First, as shown to Fig.4 (a), the heating press tool 59 adsorbs and hold | maintains the semiconductor chip 3, and the board | substrate holder 54 adsorbs and fixes the wiring board 2. As shown to FIG. Specifically, the semiconductor chip in which the vertical movement mechanism 57 and the movement table portion 53 (see FIG. 3) are driven, and the heating and pressing tool 59 is mounted on the semiconductor element mounting portion 55 (see FIG. 3). (3) is adsorbed and held. Thereafter, the semiconductor chip 3 is disposed opposite to the wiring board 2. The wiring board 2 is attracted to the substrate holder 54 through the adsorption holes 54a and 54b.

배선 기판(2)의 접속 범위인 배선 패턴(2a) 위에는 미리 접착제(4)가 붙어 있다. 접착제(4)는 직경을 축소화한 복수의 도트 형상으로서, 접합 범위 내에 분산 배치되어 있다. 후술하는 바와 같이, 본 실시예의 IC(12)에서는, 접합한 반도체 칩의 측부에 슬로프(6A)를 형성하고, 이 슬로프 위에 접속용의 금속 배선을 형성한다(도 12의 (b) 참조). 이때, 슬로프가 급격하면 금속 배선에 박리나 단선 등이 생기기 쉽다. 그 때문에, 접착층을 포함한 반도체 칩의 두께는 가능한 한 얇게 할 필요가 있다. 통상적으로, 접착제를 덩어리로서 접합부 전체에 배치한 경우, 접착층의 두께가 너무 두꺼워 완만한 슬로프 형성이 곤란하다. 예를 들어,일반적인 다이 본딩용의 DAF 필름을 사용한 경우에는 접착층의 두께가 반도체 칩의 두께보다도 크다. 그래서, 본 실시예에서는, 접착제의 두께를 얇게 하기 위하여 접착제(4)의 직경을 축소화하여 접합부에 복수 배치하고 있다.The adhesive agent 4 is previously stuck on the wiring pattern 2a which is the connection range of the wiring board 2. The adhesive agent 4 is a some dot shape which reduced the diameter, and is arrange | positioned in the bonding range. As will be described later, in the IC 12 of the present embodiment, a slope 6A is formed on the side of the bonded semiconductor chip, and a metal wiring for connection is formed on the slope (see FIG. 12B). At this time, if the slope is abrupt, peeling or disconnection easily occurs in the metal wiring. Therefore, it is necessary to make the thickness of the semiconductor chip including an adhesive layer as thin as possible. Usually, when an adhesive agent is arrange | positioned in the whole joint part as a lump, the thickness of an adhesive layer is too thick and it is difficult to form a gentle slope. For example, when the DAF film for general die bonding is used, the thickness of an adhesive layer is larger than the thickness of a semiconductor chip. Therefore, in the present embodiment, in order to reduce the thickness of the adhesive, the diameter of the adhesive 4 is reduced and disposed in a plurality of joints.

다음에, 도 4의 (b)에 나타낸 바와 같이, 상하 이동 기구(57)가 연장됨으로써 가열 가압 공구(59)가 하강하고, 반도체 칩(3)의 이면 측이 접착제(4)에 접촉한다. 그리고, 가열 가압 공구(59)를 더 하강시켜 접착제(4)를 바르고, 가압한 상태 그대로 접착제(4)를 가열하여 경화시킨다. 이러한 가열 및 가압은 예를 들어 접착제(4)의 온도가 150℃ 내지 230℃ 정도로 되도록, 가열 가압 공구(59)의 온도를 210℃ 내지 450℃ 정도의 범위의 온도로 조정된 상태에서 행해진다. 또한, 가열 가압 공구(59)가 배선 기판(2)에 부여하는 압력은 1MPa 내지 3.5MPa 정도로 되도록 실린더의 설정이 행해진다. 또한, 가열 가압 공구(59)가 배선 기판(2)을 가열 및 가압하는 시간은 3초 내지 15초 정도이다.Next, as shown in FIG.4 (b), when the vertical movement mechanism 57 is extended, the heating press tool 59 descends and the back surface side of the semiconductor chip 3 contacts the adhesive agent 4. Then, the heating press tool 59 is further lowered to apply the adhesive 4, and the adhesive 4 is heated and cured as it is pressed. Such heating and pressurization are performed in the state which adjusted the temperature of the heating press tool 59 to the temperature of 210 degreeC-about 450 degreeC so that the temperature of the adhesive agent 4 may be 150 degreeC-230 degreeC, for example. The cylinder is set so that the pressure applied to the wiring board 2 by the heating press tool 59 is about 1 MPa to 3.5 MPa. In addition, the time for the heating press tool 59 to heat and pressurize the wiring board 2 is about 3 to 15 second.

이상의 공정이 종료되면, 가열 및 가압을 정지하고, 상하 이동 기구(57)를 축소시켜 가열 가압 공구(59)를 배선 기판(2)으로부터 이간시킨다. 이것에 의해, 반도체 칩(3)이 배선 기판(2)의 실장 영역에 능동면을 표면 측으로 하여 접합된다.When the above process is complete | finished, heating and pressurization are stopped, the vertical movement mechanism 57 is reduced, and the heating press tool 59 is separated from the wiring board 2. As a result, the semiconductor chip 3 is bonded to the mounting area of the wiring board 2 with the active surface on the surface side.

도 5는 접합 후의 상태를 나타내는 평면도이다. 도 5에서, 부호 2a는 배선 기판(2)에 형성된 배선 패턴이고, 부호 3a는 반도체 칩(3)의 능동면이다. 배선 패턴(2a)은 각각 반도체 칩(3)의 전극 단자(5)에 대응하여 설치되어 있다. 이 배선 패턴(2a)은 반도체 칩(3)의 에지(edge)를 따라 다수 배열되어 있다. 이들 배선 패턴(2a)에 의해 배선 그룹(2A)이 형성되어 있다. 본 실시예의 배선 기판(2)에는 이러한 배선 패턴(2a)이 반도체 칩(3)의 4변 모두에 설치되어 있다. 따라서, 그 4변 모두에 대하여 각각 배선 그룹(2A)이 형성되어 있다. 각 배선 그룹(2A)의 배선 패턴(2a)은 상기 에지에 대하여 수직 또는 비스듬하게 경사진 각도로 배치되어 있다. 또한, 도 5에서 점선으로 둘러싸인 부분은 회로부(집적 회로)가 형성된 영역이다. 전극 단자(5)는 이 회로부의 외부 전극으로서 기능한다.5 is a plan view showing a state after bonding. In FIG. 5, reference numeral 2a denotes a wiring pattern formed on the wiring board 2, and reference numeral 3a denotes an active surface of the semiconductor chip 3. The wiring pattern 2a is provided corresponding to the electrode terminal 5 of the semiconductor chip 3, respectively. The wiring patterns 2a are arranged along the edge of the semiconductor chip 3. The wiring group 2A is formed by these wiring patterns 2a. In the wiring board 2 of the present embodiment, such wiring patterns 2a are provided on all four sides of the semiconductor chip 3. Therefore, the wiring group 2A is formed in all of the four sides. The wiring pattern 2a of each wiring group 2A is arranged at an angle inclined perpendicularly or obliquely with respect to the edge. In addition, the part enclosed with the dotted line in FIG. 5 is the area | region in which the circuit part (integrated circuit) was formed. The electrode terminal 5 functions as an external electrode of this circuit portion.

(2) 절연 잉크 처리 공정 (2) insulation ink processing process

다음에, 도 6에 나타낸 바와 같이, 반도체 칩(3)의 능동면(3a)에 절연 잉크(절연성 재료를 포함하는 액적)를 토출함으로써, 그 능동면(3a) 위에 유기 절연막 (7)을 형성한다. 이 유기 절연막(7)은 후술한 금속 배선(8)을 형성하기 위한 준비로서 행해진다.Next, as shown in FIG. 6, an insulating insulating film 7 is formed on the active surface 3a by discharging insulating ink (droplets containing an insulating material) to the active surface 3a of the semiconductor chip 3. do. This organic insulating film 7 is performed as preparation for forming the metal wiring 8 mentioned later.

후술한 바와 같이, 본 실시예의 실장 방법에서는 반도체 칩(3)의 능동면(3a) 위에 직접 액적 토출법에 의해 배선 묘화를 행한다. 이 경우, 아무런 사전 처리도 행하지 않고 묘화를 행하면, 충분한 신뢰성을 갖는 금속 배선(8)이 형성될 수 없는 것이 본 발명자 등의 검토에 의해 밝혀져 있다. 즉, 반도체 칩(3)의 능동면(3a)에는 통상적으로, 패시베이션 막으로서 SiO2이나 SiN 등의 무기 절연막이 형성되어 있고, 이러한 절연막의 표면에 액적 토출법에 의해 배선 묘화를 행하면, 배선(8)과 하지 절연막의 밀착성이 나빠 배선(8)의 신뢰성이 떨어진다. 최악의 경우에는 배선(8)이 하지 절연막으로부터 박리되고, 단선하여 배선으로서 기능하지 않는 경우도 발생할 수 있다. 또한, 액적 토출법에 의해 배선을 형성할 때에는 배선 형성을 행하는 절연막의 표면 상태를 적정한 상태로 균일화해 놓을 필요가 있다. 그렇지 않으면, 적하된 액적이 절연막 위에서 균일하게 확장 습윤되지 않고, 배선이 연결되지 않는 단선이나(확장 부족) 인접 배선과의 단락(확장 과대)이 발생하여 적정한 배선이 형성되지 않는다. 또한, 실제 반도체 칩(3)의 표면은 평탄하지 않고, 배선이나 전극 단자 등의 요철이 있다. 또한, 반도체 칩(3)의 표면 단부에는 반도체 칩(3)의 제조 공정에서 필요한 검사용 전극(스크라이브 TEG의 전극 패드)의 일부가 남아있다. 이러한 요철을 미처리된 그대로 배선 묘화를 행하면, 적하된 액적이 요철 패턴을 따라 확장되어 원하는 배선 패턴(8)이 형성되지 않는다. 또한, 스크라 이브 TEG의 전극 패드 위에 배선을 형성하면, IC 본체와의 단락 등을 일으켜 IC가 정상 동작하지 않는다.As described later, in the mounting method of the present embodiment, wiring drawing is performed directly on the active surface 3a of the semiconductor chip 3 by the droplet ejection method. In this case, when drawing is performed without any pre-processing, it has been found by the present inventors or the like that the metal wiring 8 with sufficient reliability cannot be formed. That is, an inorganic insulating film such as SiO 2 , SiN or the like is usually formed on the active surface 3a of the semiconductor chip 3, and wiring drawing is performed on the surface of the insulating film by the droplet ejection method. 8) and the base insulating film have poor adhesiveness, resulting in poor reliability of the wiring 8. In the worst case, the wiring 8 may be peeled off from the underlying insulating film, and the wiring 8 may be disconnected to not function as the wiring. In addition, when forming wiring by the droplet ejection method, it is necessary to make the surface state of the insulating film which forms wiring into an appropriate state uniform. Otherwise, the dropped droplets are not uniformly extended and wetted on the insulating film, and disconnection (lack of expansion) or short circuit (excessive expansion) with adjacent wirings are not formed so that proper wiring is not formed. In addition, the surface of the actual semiconductor chip 3 is not flat, and there are irregularities such as wiring and electrode terminals. In addition, some of the inspection electrodes (electrode pads of the scribe TEG) necessary for the manufacturing process of the semiconductor chip 3 remain at the surface end of the semiconductor chip 3. When the wire drawing is performed as it is, uneven treatment is performed, the dropped droplets extend along the uneven pattern, so that the desired wiring pattern 8 is not formed. If wiring is formed on the electrode pad of the scribe TEG, a short circuit with the IC main body may occur, and the IC may not operate normally.

본 발명에서는, 이 문제를 해결하기 위하여 배선 묘화를 행하기 전에 미리 능동면(3a)의 필요한 개소(예를 들어, 전극 단자(5)의 근방으로부터 능동면(3a)의 단부까지의 영역)에 유기 절연막(7)을 형성한다. 유기 절연막(7)은 액적의 분산매로서 사용하는 유기 용제 등과 친화력이 있다. 그 때문에, 유기 절연막(7) 위에 배선 묘화를 행한 경우에 형성되는 배선(8)과 하지의 유기 절연막(7) 사이에 충분한 밀착력을 얻을 수 있다.In this invention, in order to solve this problem, before performing wiring drawing, it is necessary to advance to the required location of the active surface 3a (for example, the area from the vicinity of the electrode terminal 5 to the end of the active surface 3a). The organic insulating film 7 is formed. The organic insulating film 7 has affinity for an organic solvent or the like used as a dispersion medium of droplets. Therefore, sufficient adhesive force can be obtained between the wiring 8 formed when the wiring drawing is performed on the organic insulating film 7 and the organic insulating film 7 underneath.

유기 절연막(7)으로서는 에폭시 수지나 우레탄 수지를 사용하는 것이 바람직하다. 실제로, 이들의 재료를 사용함으로써 매우 밀착성이 양호한 금속 배선(8)이 형성된다.As the organic insulating film 7, it is preferable to use an epoxy resin or a urethane resin. In practice, by using these materials, a metal wiring 8 having very good adhesion is formed.

예를 들어, SiO2 또는 SiN을 하지로서 금속 배선(8)을 형성한 경우의 밀착력은 1OOOg/mm2인 것에 대하여, 에폭시 수지 또는 우레탄 수지를 하지로서 동일하게 금속 배선(8)을 형성한 경우의 밀착력은 50O0g/mm2이었다. 또한, 테이프 박리 시험에서도, 전자의 경우는 완전하게 박리된 것에 대하여, 후자의 경우는 박리되지 않고 남았다.For example, in the case where the metal wiring 8 is formed with SiO 2 or SiN as the substrate, the adhesion force is 100 g / mm 2 , but the metal wiring 8 is formed with the epoxy resin or urethane resin as the substrate. The adhesion of was 50Og / mm 2 . In the case of the tape peeling test, the former case was completely peeled off, while the latter case was not peeled off.

여기서, 유기 절연막(7)의 형성에 사용하는 액적 토출 장치에 대해서 설명한다.Here, the droplet ejection apparatus used for formation of the organic insulating film 7 is demonstrated.

도 8은 그 액적 토출 장치의 일례인 잉크젯 장치의 사시도이다.8 is a perspective view of an inkjet device which is an example of the droplet ejection device.

도 8에서, X방향은 베이스(212)의 좌우 방향이고, Y방향은 전후 방향이며, Z방향은 상하 방향이다. 액적 토출 장치(210)는 액적 토출 헤드(이하, 간단히 헤드라고 칭함)(220)와, 배선 기판(2)을 탑재 배치하는 테이블(246)을 주로 하여 구성되어 있다. 또한, 액적 토출 장치(210)의 동작은 제어 장치(223)에 의해 제어된다.In FIG. 8, the X direction is the left and right directions of the base 212, the Y direction is the front and rear direction, and the Z direction is the vertical direction. The droplet ejection apparatus 210 is mainly comprised by the droplet ejection head (henceforth a head hereafter) 220, and the table 246 which mounts and arranges the wiring board 2. As shown in FIG. In addition, the operation of the droplet discharging device 210 is controlled by the control device 223.

배선 기판(2)을 탑재 배치하는 테이블(246)은 제 1 이동 수단(214)에 의해 Y방향으로 이동 및 위치 결정되고, 모터(244)에 의해 θz방향으로 요동(搖動) 및 위치 결정된다. 한편, 헤드(220)는 제 2 이동 수단에 의해 X방향으로 이동 및 위치 결정되고, 리니어 모터(262)에 의해 Z방향으로 이동 및 위치 결정된다. 또한, 헤드(220)는 모터(264, 266, 268)에 의해 각각 α,β,γ방향으로 요동 및 위치 결정된다. 이것에 의해, 액적 토출 장치(210)에서, 헤드(220)의 잉크 토출면(220P)과, 테이블(246) 위의 배선 기판(2)의 상대적인 위치 및 자세가 정확하게 컨트롤된다.The table 246 on which the wiring board 2 is mounted is moved and positioned in the Y direction by the first moving means 214, and is swinged and positioned in the θz direction by the motor 244. On the other hand, the head 220 is moved and positioned in the X direction by the second moving means, and is moved and positioned in the Z direction by the linear motor 262. In addition, the head 220 is swinged and positioned in the?,?, And? Directions by the motors 264, 266, and 268, respectively. Thereby, in the droplet ejection apparatus 210, the relative position and attitude | position of the ink ejecting surface 220P of the head 220, and the wiring board 2 on the table 246 are controlled correctly.

여기서, 헤드(220)의 구조예에 대해서 도 9를 참조하여 설명한다. 도 9는 액적 토출 헤드의 측면 단면도이다. 헤드(220)는 액적 토출 방식에 의해 잉크(221)를 노즐(291)로부터 토출한다. 액적 토출 방식으로서, 압전체 소자로서의 피에조 소자를 사용하여 잉크를 토출시키는 피에조 방식이나, 잉크를 가열하여 발생한 거품(버블)에 의해 잉크를 토출시키는 방식 등, 공지의 각종 기술을 적용할 수 있다.Here, the structural example of the head 220 is demonstrated with reference to FIG. 9 is a side cross-sectional view of the droplet ejection head. The head 220 discharges the ink 221 from the nozzle 291 by the droplet ejection method. As the droplet ejecting method, various known techniques such as a piezo method for discharging ink using a piezo element as a piezoelectric element or a method for discharging ink by bubbles (bubbles) generated by heating the ink can be applied.

도 9는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 액적 토출 헤드의 개략 구성도이다. 도 9에서, 액체 재료(잉크;기능액)를 수용하는 액체 실(297)에 인접하여 피에조 소자(292)가 설치되어 있다. 액체실(297)에는 액체 재료를 수용하는 재료 탱크를 포함하는 액체 재료 공급계(298)를 통하여 액체 재료가 공급된다. 피에조 소자(292)는 구동 회로(299)에 접속되어 있다. 이 구동 회로(299)를 통하여 피에조 소자(292)에 전압이 인가되고, 피에조 소자(292)가 변형되어 액체실(297)이 탄성 변형된다. 그리고, 이 탄성 변형시의 내용적의 변화에 의해 노즐(291)로부터 액체 재료가 토출된다. 이 경우, 인가 전압의 값을 변화시킴으로써, 피에조 소자(292)의 뒤틀림 양이 제어된다. 또한, 인가 전압의 주파수를 변화시킴으로써, 피에조 소자(292)의 뒤틀림 속도가 제어된다. 피에조 방식에 의한 액적 토출은 재료에 열을 가하지 않으므로, 재료의 조성에 영향을 주기 어렵다는 이점을 갖는다.9 is a schematic configuration diagram of a droplet ejection head for explaining the principle of ejection of a liquid material by a piezo system. In Fig. 9, a piezo element 292 is provided adjacent to a liquid chamber 297 containing a liquid material (ink; functional liquid). The liquid material is supplied to the liquid chamber 297 through a liquid material supply system 298 including a material tank containing the liquid material. The piezo element 292 is connected to the drive circuit 299. The voltage is applied to the piezoelectric element 292 via the driving circuit 299, the piezoelectric element 292 is deformed, and the liquid chamber 297 is elastically deformed. And the liquid material is discharged from the nozzle 291 by the change of the internal volume at the time of this elastic deformation. In this case, the amount of distortion of the piezoelectric element 292 is controlled by changing the value of the applied voltage. In addition, by changing the frequency of the applied voltage, the twisting speed of the piezo element 292 is controlled. Droplet ejection by the piezo method does not apply heat to the material, and thus has an advantage of hardly affecting the composition of the material.

또한, 도 8에 나타내는 캡핑 유닛(222)은 헤드(220)에서의 잉크 토출면(220P)의 건조를 방지하기 위하여, 액적 토출 장치(210)의 대기시에 잉크 토출면(220P)을 캡핑한다. 클리닝 유닛(224)은 헤드(220)에서의 노즐의 막힘을 제거하기 위하여 노즐의 내부를 흡인한다. 또한, 클리닝 유닛(224)은 헤드(220)에서의 잉크 토출면(220P)의 더러움을 제거하기 위하여, 잉크 토출면(220P)의 와이핑을 행하는 것도 가능하다. In addition, the capping unit 222 shown in FIG. 8 caps the ink ejecting surface 220P at the time of the droplet ejection apparatus 210 in order to prevent drying of the ink ejecting surface 220P on the head 220. . The cleaning unit 224 sucks the inside of the nozzle to remove the blockage of the nozzle in the head 220. In addition, the cleaning unit 224 may also wipe the ink discharge surface 220P in order to remove the dirt of the ink discharge surface 220P from the head 220.

다음에, 상기 액적 토출 장치(210)를 사용한 유기 절연막의 형성 공정에 대해서 설명한다.Next, the formation process of the organic insulating film using the said droplet discharge apparatus 210 is demonstrated.

본 실시예에서는, 우선, 사전 처리로서 반도체 칩(3)을 UV 처리 장치(파장 λ=254㎚)로 10분간 처리한다. 이 공정에 의해, 반도체 칩(3)의 능동면(3a)이 친 액화된다. 능동면을 친액화하는 처리로서는, UV 처리 이외의 드라이 또는 습식 처리를 행하는 것도 가능하다. 이들의 처리에서는, 능동면 위에서의 액적의 접촉각이 90°이하, 더욱 바람직하게는 20°이하로 되는 것이 바람직하다. 또한, 친액화 처리하지 않아도 상기 접촉각으로 되어 있는 경우에는 이러한 처리는 불필요하다.In this embodiment, first, as a pretreatment, the semiconductor chip 3 is treated with a UV treatment apparatus (wavelength? = 254 nm) for 10 minutes. By this step, the active surface 3a of the semiconductor chip 3 is liquefied. As a process for making the active surface lyophilic, it is also possible to perform dry or wet processing other than UV treatment. In these treatments, it is preferable that the contact angle of the droplets on the active surface is 90 degrees or less, more preferably 20 degrees or less. In addition, this treatment is unnecessary when the contact angle is achieved even without the lyophilic treatment.

다음에, 에폭시 수지 등의 절연 재료를 함유하는 액적(절연 잉크)을 능동면(3a)의 필요한 개소(금속 배선(8)을 형성하는 범위)에 적하한다. 액적의 용매 또는 분산매로서는 γ부틸 락톤 등의 유기 용제를 사용할 수 있다.Next, a droplet (insulating ink) containing an insulating material such as an epoxy resin is added dropwise to a required location (a range in which the metal wiring 8 is formed) on the active surface 3a. As a solvent or dispersion medium of droplets, organic solvents, such as (gamma) butyl lactone, can be used.

도 7의 (a) 및 도 7의 (b)는 액적의 배치 공정을 나타내는 도면이다.7 (a) and 7 (b) are diagrams showing a drop arrangement step.

본 실시예에서는, 액적의 토출을 2회의 공정으로 나누어 행한다. 우선, 1회째 공정에서는, 도 7의 (a)에 나타낸 바와 같이, 그 적하 영역이 전극 단자(5)와 능동면(3a)의 에지 사이의 영역으로 되도록, 전극 단자(5)나 단차부인 가드 링(guard ring)(9)을 피하고, 도포 부분을 남기지 않고 반도체 칩(3)의 능동면(3a)에 액적(61)을 적하한다. 액적(61)의 적하 패턴은 액적들 사이에 간극이 생기지 않도록 인접하는 착탄 액적과 1/3 정도 겹쳐지는 피치로 하는 것이 바람직하다. 적하 위치의 위치 결정은 능동면(3a) 위의 얼라인먼트 마크(alignment mark)(도시 생략)를 이용하여 행한다.In this embodiment, the droplet is discharged in two steps. First, in the first step, as shown in FIG. 7A, the guard, which is the electrode terminal 5 or the stepped portion, is formed so that the dropping region becomes an area between the electrode terminal 5 and the edge of the active surface 3a. The droplet 61 is dropped onto the active surface 3a of the semiconductor chip 3 without leaving the guard ring 9 and leaving no coated portion. It is preferable that the drop pattern of the droplet 61 has a pitch overlapping with the adjacent impact droplets by about 1/3 so that no gap is formed between the droplets. Positioning of the dropping position is performed by using an alignment mark (not shown) on the active surface 3a.

이 얼라인먼트 마크는 액적이 배치되지 않는 위치에 설치되어 있다. 1회째 공정이 종료되면, 도 7의 (b)에 나타낸 바와 같이, 액적(61)을 건조하여 제 1 건조막(제 1 유기 절연막)(61a)을 형성한다. 그리고, 2회째 공정으로서 단차부인 가드 링(9)에 대하여 액적(62)을 적하하고, 이것을 건조하여 가드 링(9) 전후의 건조막 (61a)에 걸치는 제 2 건조막(제 2 유기 절연막)을 형성한다.This alignment mark is provided at the position where a droplet is not arrange | positioned. When the first step is completed, as shown in Fig. 7B, the droplet 61 is dried to form a first dry film (first organic insulating film) 61a. As a second step, the droplet 62 is dropped onto the guard ring 9 which is the stepped portion, and a second dry film (second organic insulating film) that dries this and hangs over the dry film 61a before and after the guard ring 9. To form.

상술한 바와 같이, 실제 반도체 칩(3)의 표면은 평탄하지 않고, 각종 요철이나 단차가 형성되어 있다. 이러한 요철이나 단차가 존재하면, 그 단차 부분에 토출된 액적은 단차 위에 정착하지 않고 단차의 양측으로 분리되고, 또는 단차 전후의 어느 쪽으로 편중되어 배치된다. 본 실시예에서는, 이러한 사태를 방지하기 위하여 유기 절연막(7)의 묘화를 2회에 나누어 행한다. 본 방법에서는, 우선, 1회째에 단차부(9)를 피하여 액적(61)을 토출하고, 이것을 건조하여 단차부(9) 전후에 제 1 건조막(61a)을 형성한다. 그리고 2회째에, 그것들에 걸치도록 단차부(9)에 액적(62)을 토출한다. 액적 위에 액적을 겹쳐 그리는 경우, 상층 측의 액적은 착탄 위치에 정착하기 쉽다. 즉, 1회째 액적에 의해 형성된 액막은 상층 측의 액적에 대하여 수용면과 같은 역할을 하고(유사 수용면), 양호한 정착성을 발휘한다. 본 실시예에서는, 제 1 건조막(61a)이 유사 수용면으로서, 이 유사 수용면에 대하여 제 2 건조막이 형성된다. 이 방법에서는, 단차부(9)에 적하된 액적(62)의 양단부가 유사 수용면인 제 1 건조막(61a)에 고정(정착)되므로, 이 액적(62)이 종래와 같이 단차면을 따라 크게 확장 습윤되거나 단차의 양측으로 분단되거나 하는 일은 없다. 이 때문에, 단차 등이 있어도 연속된 막 패턴을 형성할 수 있다.As described above, the surface of the actual semiconductor chip 3 is not flat, and various irregularities and steps are formed. If such unevenness or step is present, the droplets discharged to the stepped portion are separated on both sides of the step without being settled on the step or are biased to one side before or after the step. In this embodiment, in order to prevent such a situation, drawing of the organic insulating film 7 is performed twice. In this method, first, the droplet 61 is discharged avoiding the stepped portion 9 at the first time, and this is dried to form the first dry film 61a before and after the stepped portion 9. At the second time, the droplet 62 is discharged to the stepped portion 9 so as to span them. When the droplets are overlaid on the droplets, the droplets on the upper layer side are likely to settle in the impact position. That is, the liquid film formed by the first droplet plays the same role as the receiving surface (similar receiving surface) with respect to the droplet on the upper layer side, and exhibits good fixability. In this embodiment, the first dry film 61a is a similar receiving surface, and a second dry film is formed on the similar receiving surface. In this method, since both ends of the droplet 62 dropped on the stepped portion 9 are fixed (fixed) to the first dry film 61a, which is a similar receiving surface, the droplet 62 follows the stepped surface as in the prior art. There is no significant expansion wet or segmentation on both sides of the step. For this reason, even if there exists a level | step difference etc., a continuous film pattern can be formed.

이들의 공정이 종료되면, 건조막을 오븐에서 소성하여 유기 절연막(7)을 형성한다. 이 소성 공정에서, 예를 들어 가열 온도 180℃, 가열 시간 15분이다. 또한, 본 공정에서는, 액적(61)의 건조막(61a)과 액적(62)의 건조막을 한번에 소성하도록 했지만, 이들은 각각 행할 수도 있다. 예를 들어, 건조막(61a)을 소성하고 나서 액적(62)의 적하를 행할 수도 있다.When these processes are complete | finished, a dry film is baked in oven and the organic insulating film 7 is formed. In this baking process, heating temperature is 180 degreeC and heating time is 15 minutes, for example. In addition, in this process, although the dry film 61a of the droplet 61 and the dry film of the droplet 62 were baked at once, these can also be performed, respectively. For example, the droplet 62 may be dripped after baking the dry film 61a.

또한, 도 6에서는, 유기 절연막(7)을 능동면(3a)의 둘레부에만 형성하고 있지만, 본 발명은 이것에 한정되지 않는다. 유기 절연막(7)을 전극 단자(5)를 제외하는 능동면 전체에 형성하는 것도 가능하다.In addition, although the organic insulating film 7 is formed only in the peripheral part of the active surface 3a in FIG. 6, this invention is not limited to this. It is also possible to form the organic insulating film 7 on the entire active surface excluding the electrode terminal 5.

(3) 슬로프 형성 공정 (3) slope forming process

다음에, 반도체 칩(3) 주위에 수지 재료를 도포하고, 배선 기판(2)의 표면으로부터 반도체 칩(3)의 능동면(3a)에 연결되는 슬로프(사면)(6A)를 형성한다(도 11의 (a) 및 도 11의 (b) 참조). 이 슬로프(6A)는 반도체 칩(3)의 두께(접착층을 포함함)에 의한 단차를 완화하고, 그 후의 금속 배선(8)의 형성을 용이하게 하기 위하여 사용된다. Next, a resin material is applied around the semiconductor chip 3 to form a slope (slope) 6A connected to the active surface 3a of the semiconductor chip 3 from the surface of the wiring board 2 (Fig. 11 (a) and 11 (b)). This slope 6A is used to alleviate the step caused by the thickness (including the adhesive layer) of the semiconductor chip 3 and to facilitate the formation of the metal wiring 8 thereafter.

본 공정에서는, 반도체 칩(3)의 전극 단자(5)를 덮지 않고, 또한 반도체 칩(3)의 능동면(3a)으로부터 간극 및 급격한 단차를 부여하지 않고 슬로프를 형성할 필요가 있다. 이 때문에, 수지 재료의 도포 방법으로서는 수지 재료의 토출량이나 토출 위치를 정확하게 제어할 수 있는 디스펜서 방식이 채용되어 있다.In this step, it is necessary to form the slope without covering the electrode terminal 5 of the semiconductor chip 3 and without providing a gap and a sharp step from the active surface 3a of the semiconductor chip 3. For this reason, as a coating method of the resin material, the dispenser system which can control the discharge amount and discharge position of a resin material correctly is employ | adopted.

또한, 수지 재료로서는 예를 들어 에폭시계의 열경화성 수지를 사용할 수 있다. 이 수지 재료는 프리베이킹(pre-baking) 처리(90℃, 30분) 및 포스트베이킹 (post-baking) 처리(150℃, 2시간)에 의해 경화된다. 일반적으로, 수지 재료는 열경화 공정에서 체적 수축을 일으킨다. 이 때문에, 본 공정에서는, 능동면(3a)으로부터 배선 기판 표면에 완만한 슬로프를 형성하기 위하여 2회 내지 3회의 수지 도포를 행한다. 복수 회 도포하는 경우에는 프리베이킹 처리를 도포시에 행하고, 포 스트베이킹은 일괄로 행한다.As the resin material, for example, an epoxy thermosetting resin can be used. This resin material is cured by a pre-baking treatment (90 ° C., 30 minutes) and a post-baking treatment (150 ° C., 2 hours). In general, the resin material causes volume shrinkage in the thermosetting process. For this reason, in this process, in order to form a gentle slope from the active surface 3a to the wiring board surface, 2 to 3 times of resin application | coating are performed. When apply | coating multiple times, a prebaking process is performed at the time of application | coating, and postbaking is performed collectively.

도 10은 수지 재료의 도포 공정을 나타내는 평면도이다. 도 10에서, 부호 D1 내지 D4는 반도체 칩(3)의 각 에지에서의 디스펜서의 이동 경로를 나타내고 있고, 부호 SP와 부호 EP는 그 경로에서의 디스펜서의 토출 개시 위치와 토출 종료 위치를 각각 나타내고 있다. 본 실시예에서는, 슬로프(6A)의 형성은 반도체 칩(3)의 각 에지에 대하여 각각 별도로 행해진다. 또한, 각 슬로프(6A)의 형성 공정에서는 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)는 반도체 칩(3)으로부터 떨어진 위치에 설정된다. 슬로프(6A)를 형성하는 수지 재료는 토출 개시 위치(SP)로부터 반도체 칩(3)을 향하는 제 1 경로(R1), 반도체 칩(3)의 에지 근방을 통과하는 제 2 경로(R2), 반도체 칩(3)으로부터 토출 종료 위치(EP)에 이르는 제 3 경로에 대하여 연속적으로 토출된다. 더욱 구체적으로는, 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)는 반도체 칩(3)의 코너부로부터 상기 코너부를 포함하는 2개의 에지 중 어느 것에 대하여도 둔각이 되는 방향으로 배치된다. 각 에지에서의 수지 재료의 토출 공정은 그 토출 개시 위치(SP)로부터 상기 에지의 한쪽 코너부를 향하는 제 1 경로(R1), 상기 한쪽 코너부로부터 상기 에지를 따라 다른 쪽 코너부를 향하는 제 2 경로(R2), 상기 다른 쪽 코너부로부터 상기 에지에 대하여 상기 토출 개시 위치(SP)와 동일한 측에 위치하는 상기 토출 종료 위치(EP)에 이르는 제 3 경로를 따라 연속적으로 행해진다.It is a top view which shows the application | coating process of a resin material. In Fig. 10, reference numerals D1 to D4 indicate the movement paths of the dispenser at each edge of the semiconductor chip 3, and reference numerals SP and EP indicate the discharge start position and the discharge end position of the dispenser in the path, respectively. . In the present embodiment, the slope 6A is formed separately for each edge of the semiconductor chip 3. In addition, in the formation process of each slope 6A, the discharge start position SP and the discharge end position EP of the dispenser are set in the position away from the semiconductor chip 3. The resin material forming the slope 6A includes the first path R1 toward the semiconductor chip 3 from the discharge start position SP, the second path R2 passing near the edge of the semiconductor chip 3, and the semiconductor. Discharge is continuously performed with respect to the 3rd path | route from the chip | tip 3 to discharge end position EP. More specifically, the discharge start position SP and the discharge end position EP of the dispenser are arranged in an obtuse angle with respect to any of two edges including the corner portion from the corner portion of the semiconductor chip 3. . The discharge process of the resin material at each edge includes a first path R1 from the discharge start position SP toward one corner of the edge and a second path from the one corner toward the other corner along the edge ( R2) is continuously performed along the 3rd path from the other corner part to the said discharge end position EP located in the same side as the said discharge start position SP with respect to the said edge.

디스펜서 방식으로 반도체 칩(3)의 4변에 슬로프(6A)를 형성하는 경우에는, 디스펜서의 노즐은 반도체 칩(3)의 4변을 따라 수지 재료를 토출하면서 이동하면 원하는 형상이 형성될 것이다. 그러나, 실제로는 수지 재료의 점도가 높기 때문에 수지 토출 개시시에는 노즐로부터의 수지 토출이 지연되어 토출량이 부족하고(토출 개시점이 지연), 수지 토출 종료시에는 토출된 수지 재료에 노즐 내의 수지 재료가 인출(引出)되어 토출량이 과대해진다. 이것들에 의해, 토출 부족 개소에서는 슬로프(6A)와 반도체 칩(3)의 단부에 간극이 형성된다. 또한, 토출량이 과량인 경우, 수지 재료가 전극 단자(5)를 피복하는 등의 문제가 발생한다. 이 경우, 수지 점도를 떨어뜨려 상기 문제의 해결을 위하여 시험해 보면, 토출된 수지 재료의 확장 습윤이 제어되지 않아 전극 단자(5)의 피복의 문제가 발생한다. 또한, 저점도 수지에서는 사면 형상이 완만해지지 않고 급격한 사면이 형성된다.In the case where the slope 6A is formed on four sides of the semiconductor chip 3 by the dispenser method, the nozzle of the dispenser moves along the four sides of the semiconductor chip 3 while discharging the resin material, and a desired shape will be formed. In practice, however, since the viscosity of the resin material is high, the resin discharge from the nozzle is delayed at the start of the resin discharge and the discharge amount is insufficient (the discharge start point is delayed). At the end of the resin discharge, the resin material in the nozzle is taken out to the discharged resin material. The discharge amount is excessive. As a result, a gap is formed at the end of the slope 6A and the semiconductor chip 3 at the discharge shortage point. In addition, when the discharge amount is excessive, problems such as the resin material covering the electrode terminal 5 occur. In this case, when the resin viscosity is lowered and tested to solve the above problem, the expansion and wetness of the discharged resin material is not controlled, resulting in a problem of coating of the electrode terminal 5. Moreover, in low viscosity resin, the slope shape does not become smooth but a sharp slope is formed.

그래서, 본 실시예에서는 이 문제를 해결하기 위하여, 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)를 반도체 칩(3)으로부터 떨어진 위치에 설정하고, 토출 개시 위치(SP)로부터 칩 근방까지의 경로(R1)와, 칩 근방으로부터 토출 종료 위치(EP)까지의 경로(R3)에서 예비 토출을 행한다. 이 방법에 의하면, 반도체 칩(3)의 근방(제 2 경로(R2))에서 토출 부족이나 과잉 공급이 생기는 일 없이, 원하는 형상의 슬로프(6A)가 확실하게 형성된다. 또한, 본 공정에서는, 토출 개시 위치(SP)와 토출 종료 위치(EP)가 상기 에지에 대하여 둔각이 되는 방향으로 배치되어 있다. 그 때문에, 예비 토출에 의해 토출된 수지 재료가 반도체 칩(3) 주위에 배치된 배선 그룹(2A)의 배선 패턴(2a)을 덮어버리는 일은 없다. 또한, 슬로프(6A)의 형성이 각 에지에 대하여 각각 행해지므로, 예를 들어 한번에 수지 재료를 토출한 경우와 같이, 에지의 코너부에서 수지 재료가 내측으로 들어가 전극 단자 (5)를 피복해 버릴 것 같은 경우는 생기지 않는다.Therefore, in this embodiment, in order to solve this problem, the ejection start position SP and the ejection end position EP of the dispenser are set at positions away from the semiconductor chip 3, and the chip vicinity from the ejection start position SP is set. Preliminary ejection is performed in the path R1 to and the path R3 from the vicinity of the chip to the ejection end position EP. According to this method, the slope 6A of a desired shape is reliably formed without discharge shortage or oversupply in the vicinity of the semiconductor chip 3 (second path R2). In addition, in this process, discharge start position SP and discharge end position EP are arrange | positioned in the direction which becomes obtuse angle with respect to the said edge. Therefore, the resin material discharged by the preliminary discharge does not cover the wiring pattern 2a of the wiring group 2A arranged around the semiconductor chip 3. In addition, since the formation of the slope 6A is performed for each edge, the resin material enters the inside at the corners of the edge to cover the electrode terminal 5, for example, when the resin material is discharged at once. It does not happen.

또한, 본 공정에서, 예비 토출은 디스펜서 노즐의 토출 지연의 문제를 해결하기 위하여 행한다. 이 때문에, 토출량은 그다지 많게 할 필요는 없다. 오히려, 토출량을 필요 최소한으로 함(적어도 반도체 칩(3)의 에지를 따라 행해지는 본 토출의 토출량보다도 적게 설정함)으로써, 배선 패턴(2a)의 피복의 문제나 토출의 낭비를 회피하는 것이 바람직하다.In addition, in this process, preliminary ejection is performed in order to solve the problem of the ejection delay of a dispenser nozzle. For this reason, the discharge amount does not have to be very large. On the contrary, it is preferable to avoid the problem of the coating of the wiring pattern 2a and the waste of the discharge by minimizing the discharge amount as necessary (at least the discharge amount of the main discharge performed along the edge of the semiconductor chip 3). Do.

또한, 본 실시예에서는, 도 10에 나타낸 바와 같이, 각 에지에서의 디스펜서의 이동 방향을 각각 반도체 칩(3)을 중심으로서 시계 회전 방향 또는 반시계 회전 방향에 맞춰지도록 설정하고 있다. 이와 같이 한 경우, 반도체 칩(3) 각 코너부의 부근에는 한쪽 에지에 대한 토출 종료 위치(EP)와, 다른 쪽 에지에 대한 토출 개시 위치(SP)가 근접하여 배치된다. 상술한 바와 같이, 토출 개시 위치(SP)에서는 토출량이 부족하기 쉽고, 토출 종료 위치(EP)에서는 토출량이 많아지기 쉽다. 가령, 본 방법과 다른 구성을 채용한 경우, 즉, 한쪽 에지에 대하여는 디스펜서의 이동 방향을 시계 회전 방향으로 하고, 다른 쪽 에지에 대하여는 디스펜서의 이동 방향을 반시계 회전 방향으로 설정하면, 상기 코너부의 부근에는 양쪽 에지의 토출 개시 위치(SP)들 또는 토출 종료 위치(EP)들이 근접하여 배치된다. 토출 종료 위치(EP)들이 근접한 경우, 상기 부분의 수지 재료가 많아져 배선 패턴(2a)을 피복해 버릴 우려가 있다. 토출 개시 위치(SP)들이 근접한 경우에는 다른 코너부에 토출 종료 위치(EP)들이 근접하는 부분이 생기므로 동일한 문제가 발생한다. 이것에 대하여, 본 실시예의 방법에서는 각 코너부에 대하여 동일하게 수지 재료가 배치되므 로, 상술한 바와 같은 문제가 발생하지 않는다.In addition, in this embodiment, as shown in FIG. 10, the moving direction of the dispenser at each edge is set so that it may be matched to the clockwise rotation direction or the counterclockwise rotation direction centering on the semiconductor chip 3, respectively. In this case, the discharge end position EP with respect to one edge and the discharge start position SP with respect to the other edge are arrange | positioned near each corner part of the semiconductor chip 3 near. As described above, the discharge amount tends to be insufficient at the discharge start position SP, and the discharge amount tends to increase at the discharge end position EP. For example, when the configuration different from the present method is adopted, that is, when the moving direction of the dispenser is set to the clockwise rotation with respect to one edge and the moving direction of the dispenser is set to the counterclockwise rotation with respect to the other edge, In the vicinity, the ejection start positions SP and the ejection end positions EP of both edges are arranged in proximity. When the discharge end positions EP are close to each other, there is a risk that the resin material in the portion increases, thereby covering the wiring pattern 2a. In the case where the discharge start positions SP are close to each other, the same problem occurs because portions where the discharge end positions EP are close to other corner portions are generated. On the other hand, in the method of this embodiment, since the resin material is arrange | positioned similarly to each corner part, the problem as mentioned above does not arise.

또한, 본 공정에서는, 경로(D1 내지 D4)의 도포 공정은 어느 것을 먼저 행할 수도 있다. 또한, 순서도 상관없다. 본 실시예에서는, 이 순서를 예를 들어 D1, D3, D2, D4의 순서로 행하고 있다.In addition, in this process, you may perform any of the application | coating process of path | route D1-D4 first. In addition, the order does not matter. In this embodiment, this order is performed in the order of D1, D3, D2, and D4, for example.

도 11의 (a) 및 도 11의 (b)는 슬로프(6A)로 되는 수지층(6)을 형성한 후의 상태를 나타내는 평면도이다.11 (a) and 11 (b) are plan views showing a state after forming the resin layer 6 serving as the slope 6A.

본 실시예에서, 수지층(6)은 반도체 칩(3)의 에지를 따라 배치된 제 1 수지층(6a)과, 이 제 1 수지층(6a)으로부터 돌출된 제 2 수지층(6b)을 갖고 있다. 제 1 수지층(6a)은 본 토출(제 2 경로(R2)에서의 토출)에 의해 형성되고, 반도체 칩(3)의 에지를 따르는 대략 직사각형 프레임 형상이다. 제 2 수지층(6b)은 예비 토출(제 1 경로(R1) 및 제 3 경로(R3)에서의 토출)에 의해 형성되고, 제 1 수지층(6a)의 코너부로부터 상기 코너부를 포함하는 2개의 에지 중 어느 것에 대하여도 둔각이 되는 방향으로 돌출되는 형상이다. 제 2 수지층(6b)은 제 1 수지층의 모든 코너부에 설치된다. 이들 제 2 수지층(6b)이 반도체 칩(3)을 중심으로서 사방으로 확장되도록 배치된다. 본 실시예의 수지층(6)은 금속 배선(8)을 형성하기 위한 사면을 설치하는 역할에 부가하여, 반도체 칩(3)을 배선 기판(2) 위에 고정하는 고정층으로서의 역할을 갖고 있다. 수지층(6)을 한번에 형성한 경우에는, 형성되는 수지층은 제 1 수지층(6a)으로만 된다. 이에 비하여, 본 실시예에서는, 예비 토출에 의해 제 2 수지층(6b)이 형성되므로, 그만큼 칩의 고정력이 강하다. 또한, 제 1 수지층(6a)과 제 2 수지층(6b)은 반도체 칩(3)을 중심으로서 대략 대칭인 배치로 되므로, 반도체 칩(3)에 대한 수지층(6)의 영향이 균일화된다.In the present embodiment, the resin layer 6 includes the first resin layer 6a disposed along the edge of the semiconductor chip 3 and the second resin layer 6b protruding from the first resin layer 6a. Have The first resin layer 6a is formed by the main discharge (discharge in the second path R2) and has a substantially rectangular frame shape along the edge of the semiconductor chip 3. The second resin layer 6b is formed by preliminary ejection (discharge in the first path R1 and the third path R3) and includes the corner part from the corner part of the first resin layer 6a. It is a shape which protrudes in the direction which becomes obtuse angle with respect to any of the edges. The second resin layer 6b is provided at all corner portions of the first resin layer. These 2nd resin layers 6b are arrange | positioned so that it may expand in all directions centering on the semiconductor chip 3. The resin layer 6 of this embodiment has a role as a fixing layer for fixing the semiconductor chip 3 on the wiring board 2 in addition to providing a slope for forming the metal wiring 8. In the case where the resin layer 6 is formed at one time, the resin layer to be formed is only the first resin layer 6a. On the other hand, in the present embodiment, since the second resin layer 6b is formed by preliminary ejection, the fixing force of the chip is stronger. In addition, since the 1st resin layer 6a and the 2nd resin layer 6b have a substantially symmetrical arrangement centering on the semiconductor chip 3, the influence of the resin layer 6 on the semiconductor chip 3 becomes uniform. .

(4) 금속 배선 형성 공정(4) metal wiring formation process

다음에, 도 12의 (a) 및 도 12의 (b)에 나타낸 바와 같이, 슬로프(6A)와 유기 절연막(7)의 표면에 액적 토출법에 의해 금속 배선(8)을 형성한다. 이 금속 배선(8)은 능동면(3a) 위에 설치된 전극 단자(5)와 상기 배선 기판(2) 위에 설치된 배선 패턴(2a)을 접속하는 접속 배선이다.Next, as shown in FIGS. 12A and 12B, the metal wiring 8 is formed on the surfaces of the slope 6A and the organic insulating film 7 by the droplet ejection method. This metal wiring 8 is connection wiring which connects the electrode terminal 5 provided on the active surface 3a, and the wiring pattern 2a provided on the said wiring board 2. As shown in FIG.

본 실시예에서는, 우선, 사전 처리로서 유기 절연막(7)의 표면 및 수지층(6)의 표면(슬로프(6A)의 표면)을 친액화한다. 이 처리에서는, 유기 절연막(7) 위 및 수지층(6) 위의 액적의 상기 금속 잉크와의 접촉각이 90°이하, 더욱 바람직하게는 60°내지 30°로 되는 것이 바람직하다. 또한, 친액화 처리하지 않아도 유기 절연막(7)이 상기 접촉각으로 되어 있는 경우에는 이러한 처리는 불필요하다.In this embodiment, first, the surface of the organic insulating film 7 and the surface of the resin layer 6 (the surface of the slope 6A) are lyophiliced as pretreatment. In this process, it is preferable that the contact angle with the said metal ink of the droplets on the organic insulating film 7 and the resin layer 6 is 90 degrees or less, More preferably, it is 60 degrees-30 degrees. In addition, this process is unnecessary when the organic insulating film 7 is at the contact angle even without the lyophilic treatment.

다음에, 도전성 미립자를 함유하는 액적(금속 잉크)을 액적 토출 헤드로부터 토출하여 금속 배선(8)을 형성해야 할 개소, 즉, 전극 단자(5)로부터 배선 패턴(2a)에 이르는 소정의 영역(막 형성 영역)에 적하한다. 이 공정에는, 상술한 액적 토출 장치(210)와 동일한 장치를 사용할 수 있다. Next, a droplet (metal ink) containing conductive fine particles is discharged from the droplet discharge head to form a metal wiring 8, that is, a predetermined region extending from the electrode terminal 5 to the wiring pattern 2a ( Film forming region). In this step, the same device as that of the droplet ejection apparatus 210 described above can be used.

도전성 미립자로서는 은이 적합하게 사용된다. 그 밖에도, 금, 구리, 파라듐, 니켈 중 어느 하나를 함유하는 금속 미립자 외에, 도전성 폴리머나 초전도체 미립자 등을 사용할 수 있다. 도전성 미립자는 분산성을 향상시키기 위하여 표면에 유기물 등을 코팅하여 사용할 수도 있다. 도전성 미립자의 표면에 코팅하는 코팅재로서는 예를 들어 입체 장해나 정전 반발을 유발할 것 같은 폴리머를 들 수 있 다. 또한, 도전성 미립자의 입경은 5㎚ 이상, 0.1㎛ 이하인 것이 바람직하다. O.1㎛보다 크면, 노즐의 막힘이 일어나기 쉬워 액적 토출 헤드에 의한 토출이 곤란해진다. 또한, 5㎚보다 작으면, 도전성 미립자에 대한 코팅제의 체적비가 커져 얻어지는 막 중의 유기물의 비율이 과다해진다.Silver is suitably used as the conductive fine particles. In addition to the metal fine particles containing any one of gold, copper, palladium and nickel, conductive polymers, superconductor fine particles and the like can be used. The conductive fine particles may be used by coating an organic material or the like on the surface in order to improve dispersibility. Examples of the coating material coated on the surface of the conductive fine particles include polymers that are likely to cause steric hindrance and electrostatic repulsion. Moreover, it is preferable that the particle diameter of electroconductive fine particles is 5 nm or more and 0.1 micrometer or less. When the thickness is larger than 0.1 µm, clogging of the nozzle is likely to occur, and the ejection by the droplet ejection head becomes difficult. Moreover, when smaller than 5 nm, the volume ratio of the coating agent with respect to electroconductive fine particles becomes large, and the ratio of the organic substance in the film obtained becomes excessive.

사용하는 분산매로서는, 상기한 도전성 미립자를 분산할 수 있는 것으로, 응집을 일으키지 않는 것이면 특별히 한정되지 않는다. 이 분산매로서 물 이외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알코올류, n-헵탄, n-옥탄, 데칸, 톨루엔, 크실렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라히드로나프탈렌, 데카히드로나프탈렌, 시클로헥실 벤젠 등의 탄화수소계 화합물, 또는 에틸렌글리콜디메틸에텔, 에틸렌글리콜디에틸에텔, 에틸렌글리콜메틸에틸에텔, 디에틸렌글리콜디메틸에텔, 디에틸렌글리콜디에틸에텔, 디에틸렌글리콜메틸에틸에텔, 1, 2-디메톡시에탄, 비스(2-메톡시에틸)에텔, p-디옥산 등의 에텔계 화합물, 또한 프로필렌 카보네이트, γ-부티로락톤, N-메틸―2-피롤리돈, 디메틸포름아미드, 디메틸설폭시드, 시클로헥산 등의 극성 화합물을 들 수 있다. 이들 중, 미립자의 분산성과 분산액(L2)의 안정성, 또한 액적 토출 방식에의 적용이 쉽다는 점에서, 물, 알코올류, 탄화수소계 화합물, 에텔계 화합물이 바람직하다. 특히, 바람직한 분산매로서는, 물, 탄화수소계 화합물을 들 수 있다. 이들의 분산매는 단독으로도, 또는 2종 이상의 혼합물로서도 사용할 수 있다.As a dispersion medium to be used, it can disperse | distribute said electroconductive fine particle, and if it does not cause aggregation, it will not specifically limit. In addition to water, alcohols such as methanol, ethanol, propanol and butanol, n-heptane, n-octane, decane, toluene, xylene, cymene, durene, indene, dipentene, tetrahydronaphthalene, decahydronaphthalene and cyclo are used as this dispersion medium. Hydrocarbon compounds such as hexyl benzene, or ethylene glycol dimethyl ether, ethylene glycol diethyl ether, ethylene glycol methyl ethyl ether, diethylene glycol dimethyl ether, diethylene glycol diethyl ether, diethylene glycol methyl ethyl ether, 1, 2- Ether compounds such as dimethoxyethane, bis (2-methoxyethyl) ether, p-dioxane, propylene carbonate, γ-butyrolactone, N-methyl-2-pyrrolidone, dimethylformamide, dimethyl sulfoxide Polar compounds, such as a seed and cyclohexane, are mentioned. Among them, water, alcohols, hydrocarbon-based compounds, and ether-based compounds are preferable in view of the dispersibility of the fine particles, the stability of the dispersion liquid (L2), and the application to the droplet discharging method. Especially as a preferable dispersion medium, water and a hydrocarbon type compound are mentioned. These dispersion mediums can be used individually or as a mixture of 2 or more types.

도 13의 (a) 내지 도 13의 (c) 및 도 14의 (a) 내지 도 14의 (c)는 액적의 배치 공정을 나타내는 도면이다. 13 (a) to 13 (c) and 14 (a) to 14 (c) are diagrams showing a step of arranging droplets.

도 13의 (a)는 전극 단자(5)의 근방을 모식적으로 나타내는 평면도이다. 이 도면에서, 부호 70은 막 패턴을 형성하려고 하는 선형(線狀)의 막 형성 영역이고, 부호 B는 반도체 칩(3)과 수지층(6)의 경계부를 나타내고 있다. 경계부(B)의 전후에서는 액적을 토출하는 토출면의 표면성이 다르다. 또한, 경계부(B)와 전극 단자(5) 사이에 단차부인 가드 링(9)이 배치되어 있다. 본 공정에서는, 이들 가드 링(9) 및 경계부(B)를 통하여 연속된 선형의 막 패턴이 형성된다.FIG. 13A is a plan view schematically showing the vicinity of the electrode terminal 5. In this figure, reference numeral 70 denotes a linear film formation region for forming a film pattern, and reference numeral B denotes a boundary between the semiconductor chip 3 and the resin layer 6. Before and after the boundary part B, the surface property of the discharge surface which discharges a droplet differs. In addition, a guard ring 9 which is a stepped portion is disposed between the boundary portion B and the electrode terminal 5. In this step, a continuous linear film pattern is formed through these guard rings 9 and the boundary portion B. FIG.

본 실시예에서는, 금속 배선(8)을 형성하는 데에 있어서, 수축이 보다 적은 균일한 선폭의 막 패턴을 형성하기 위하여 액적의 토출을 3회에 나누어 행한다. 1 회째와 2회째 공정은 막 형성 영역(70)에 연속된 하지의 막 패턴(하층막 패턴)을 형성하는 공정이고, 3회째 공정은 이 하층막 패턴에 상층막 패턴을 겹쳐 그리는 공정이다.In the present embodiment, in forming the metal wiring 8, the ejection of the droplets is divided into three times in order to form a film pattern having a uniform line width with less shrinkage. The first and second steps are steps of forming a continuous film pattern (underlayer film pattern) in the film formation region 70, and the third step is a step of superimposing the upper film pattern on the lower layer film pattern.

우선, 1회째 공정에서는, 도 13의 (b)에 나타낸 바와 같이, 복수의 액적(71)을 서로 접하지 않도록 이간하여 적하한다. 이때, 액적(71)이 가드 링(9)이나 경계부(B)에 걸리지 않도록 이들을 피하여 적하한다. 다음에, 이 액적(71)을 건조하여 단점(斷点) 형상의 복수의 제 1 건조막(제 1 막 패턴)(71a)을 형성한다. 계속해서, 2회째 공정으로서, 도 13의 (c)에 나타낸 바와 같이, 제 1 건조막(71a) 사이를 매립하도록 액적(72)을 적하한다. 가드 링(9)이나 경계부(B)에서는, 그들을 타넘어 그 전후의 건조막(71a)에 겹쳐지도록 액적(72)을 적하한다. 액적 위에 액적을 겹쳐 그리는 경우, 상층 측의 액적은 착탄 위치에 정착하기 쉬우므로, 2회째 액적(72)은 양측이 고정된 상태로 되어 단차면이나 경계부(B)를 따라 크게 확장 습윤 되는 일이 없다. 이 때문에, 가드 링(9)이나 경계부(B)에 대하여도 액적 사이즈의 미세한 막 패턴이 형성된다. 또한, 1회째 액적(71)은 건조막(71a)으로 되어 있으므로, 2회째 액적(72)과의 접촉에 의한 액체 저장소(bulge)가 형성되지 않는다. 그 때문에, 적하된 액적의 사이즈에 따른 선폭이 형성된다.First, in the first step, as shown in FIG. 13B, the plurality of droplets 71 are dropped dropwise so as not to contact each other. At this time, it avoids dropping so that the droplet 71 may not be caught by the guard ring 9 or the boundary part B. FIG. Next, the droplet 71 is dried to form a plurality of first dry films (first film patterns) 71a having a disadvantageous shape. Subsequently, as the second step, as shown in FIG. 13C, the droplet 72 is dropped to fill the space between the first dry films 71a. In the guard ring 9 and the boundary part B, the droplet 72 is dripped so that they may overlap and overlap with the dry film 71a before and behind it. When the droplets are superimposed on the droplets, the droplets on the upper layer are more likely to settle in the impact position, so that the second droplet 72 is in a fixed state on both sides and is greatly expanded and wetted along the step surface or the boundary B. none. For this reason, the fine film pattern of droplet size is formed also about the guard ring 9 and the boundary part B. FIG. In addition, since the first droplet 71 is a dry film 71a, a liquid bulb is not formed by contact with the second droplet 72. Therefore, the line width corresponding to the size of the dropped droplets is formed.

액적(72)을 적하하면, 이것을 건조하여 제 2 건조막(제 2 막 패턴)(72a)을 형성한다. 도 14의 (a)는 건조막(72a)을 형성한 후의 상태를 나타내는 도면이다.건조막(72a)은 전후의 건조막(71a)에 걸치도록 배치되어 있고, 이들 건조막(71a) 및 건조막(72a)에 의해 막 형성 영역(70)에는 도트 형상으로 연속된 선형의 하층막 패턴(73)이 형성되어 있다. 이 하층막 패턴(73)은 금속 배선(8)의 베이스 패턴이다. 상기 공정에서는, 토출된 액적이 그대로의 형상으로 건조되므로, 얻어지는 하층막 패턴(73)에는 각 건조막(71a, 72a)의 이음매 부분에 액적 형상에 대응한 계면(界面)이나 수축(73A)이 생겨 있다. 이 때문에, 하층막 패턴(73)을 그대로 소성하여 금속 배선(8)으로 한 경우에는, 그 계면이나 수축 부분(73A)이 전기 저항이나 고주파 특성 등에 악영향을 미칠 가능성이 있다. 그래서, 본 실시예에서는, 도 14의 (b)에 나타낸 바와 같이, 3회째 공정으로서 하층막 패턴(73)에 대하여 액적(74)을 더 적하하여 상층막 패턴을 형성하고 있다. 적하된 액적(74)은 하층막 패턴(73) 위에 양호하게 정착하므로, 서로 접촉하도록 연속적으로 적하해도 벌지(bulge)를 형성하지 않는다. 또한, 액적(74)에 의해 하층막 패턴(73)의 수축(73A)이나 계면이 해소되므로, 이것을 건조하여 상층막 패턴(75)을 형성하면, 도 14의 (c)와 같은 수축 등이 거의 없는 균일한 선폭의 막 패턴이 형성된다.When the droplet 72 is dripped, this is dried and the 2nd dry film (2nd film pattern) 72a is formed. Fig. 14A is a diagram showing a state after the dry film 72a is formed. The dry film 72a is arranged to span the front and back dry films 71a, and these dry films 71a and dry. A linear underlayer film pattern 73 is formed in the film formation region 70 in a continuous line shape by the film 72a. This underlayer film pattern 73 is a base pattern of the metal wiring 8. In the above step, since the discharged droplets are dried in the shape as they are, the resulting lower layer film pattern 73 has an interface or shrinkage 73A corresponding to the droplet shape at the joint portions of the respective dry films 71a and 72a. There is. For this reason, when the lower layer film pattern 73 is baked as it is and it is set as the metal wiring 8, the interface and shrinkage | contraction part 73A may adversely affect electrical resistance, a high frequency characteristic, etc. Therefore, in the present embodiment, as shown in Fig. 14B, the droplet 74 is further dropped to the lower layer film pattern 73 to form the upper layer film pattern as the third step. Since the dropped droplets 74 are well fixed on the underlayer film pattern 73, they do not form a bulge even when continuously dropped so as to contact each other. Further, since the droplet 74 causes the shrinkage 73A and the interface of the lower layer film pattern 73 to be eliminated, drying this to form the upper layer pattern 75 causes almost no shrinkage or the like as shown in FIG. A uniform line width film pattern is formed.

이들의 공정이 종료되면, 건조막을 오븐에서 소성하여 금속 배선(8)을 형성한다. 이 소성 공정은 예를 들어 가열 온도 200℃, 가열 시간 2시간으로 하여 행한다. 또한, 본 공정에서는, 하층막 패턴(73)과 상층막 패턴(75)을 한번에 소성하도록 했지만, 이들은 각각 행할 수도 있다. 예를 들어, 하층막 패턴(73)을 소성하고 나서 액적(72)의 적하를 행할 수도 있다.When these processes are complete | finished, a dry film is baked in oven and the metal wiring 8 is formed. This firing step is performed, for example, at a heating temperature of 200 ° C. and a heating time of 2 hours. In addition, in this process, although the lower layer film pattern 73 and the upper layer film pattern 75 were baked at once, these can also be performed, respectively. For example, the lower layer film pattern 73 may be baked, followed by dropping the droplet 72.

또한, 도 14의 (c)에서는, 상층막 패턴(75)을 하층막 패턴(73)의 표면 전체를 덮는 연속된 패턴으로서 형성했지만, 본 공정은 반드시 이것에 한정되지 않는다. 예를 들어, 도 15에 나타낸 바와 같이, 건조막(71a)과 건조막(72a)의 이음매부분(수축 부분)에 액적(74)을 적하하여 상기 부분에 단속(斷續)된 복수의 상층막 패턴(75)을 형성할 수도 있다. 이것에 의해, 적어도 막 패턴의 수축이 해소된다.In addition, although the upper layer film pattern 75 was formed as a continuous pattern which covers the whole surface of the lower layer film pattern 73 in FIG.14 (c), this process is not necessarily limited to this. For example, as shown in FIG. 15, the droplet 74 is dripped at the joint part (contraction part) of the dry film 71a and the dry film 72a, and the several upper layer film interrupted to this part is shown. The pattern 75 may be formed. As a result, at least shrinkage of the film pattern is eliminated.

또한, 본 실시예에서는, 벌지가 생기지 않도록 1회째 및 2회째 공정에서 액적을 서로 접촉시키지 않도록 토출했다. 그러나, 벌지는 인접하는 막 패턴(금속 배선)이 접촉하지 않는 범위에서 허용되므로, 이들의 공정에서는 액적을 복수 방울씩 연속하여(이어서) 적하하는 것도 가능하다. 이 경우, 연속하여 적하되는 액적의 수는 상기 액적을 연결하여 배치했을 때에, 이들에 의해 형성되는 액상막의 폭이 대상으로 되는 막 패턴의 피치(본 공정의 경우에는 선형 패턴인 금속 배선(8)의 배열 피치) 이하로 될 것 같은 수로 설정할 필요가 있다. 이와 같이, 복수의 액적을 연결하여 패턴을 형성한 경우에는, 어느 정도 폭이 넓은 선형 패턴이 형성된다.In addition, in the present Example, it discharged so that a droplet might not contact each other in the 1st and 2nd process so that a bulge might not arise. However, the bulge is allowed in a range where adjacent film patterns (metal wirings) do not contact each other, and therefore, it is also possible to drop droplets successively in a plurality of droplets in these processes. In this case, the number of droplets continuously dropped is the pitch of the film pattern (the linear pattern in the case of this step) in which the width of the liquid film formed by the liquid droplets formed by connecting them is placed. Array pitch). As described above, when a plurality of droplets are connected to form a pattern, a linear pattern having a somewhat wider width is formed.

(5) 패키지화 공정(5) packaging process

금속 배선(8)이 형성되면, 배선 기판(2)의 반도체 칩(3)이 실장된 면을 필요 에 따라 몰딩한다. 그리고, 배선 기판(2)의 이면 측에 땜납 볼을 탑재하고, 리플로우(reflow) 공정, 세정 공정, 시트 부착 공정을 거친 후, 기판 절단을 행하여 개편화한다. When the metal wiring 8 is formed, the surface where the semiconductor chip 3 of the wiring board 2 is mounted is molded as needed. Then, a solder ball is mounted on the back surface side of the wiring board 2, and after passing through a reflow process, a washing process, and a sheet attaching process, the substrate is cut and separated into pieces.

이상에 의해, IC(12)의 제조가 완료된다.By the above, manufacture of IC12 is completed.

이상 설명한 바와 같이, 본 실시예에서는, 반도체 칩(3)을 배선 기판(2)에 실장하는 방법으로서 페이스업 실장 방식을 채용하고, 배선 접속의 방법으로서 종래의 와이어 본딩 대신에 액적 토출 방식에 의해 형성한 금속 배선(8)을 사용하여 접속하는 방법을 채용하고 있다. 이 때문에, 종래의 와이어 본딩을 행하는 방법에 비하여 반도체 칩(3)에 따르는 스트레스가 경감된다. 또한, 금속 배선(8)에 의해 배선을 임의로 재배치할(re-route) 수 있으므로, 더욱 낮은 비용의 범용 기판을 채용할 수 있다.As described above, in the present embodiment, the face-up mounting method is adopted as a method of mounting the semiconductor chip 3 on the wiring board 2, and the droplet discharging method is used instead of the conventional wire bonding as the method of wiring connection. The method of connecting using the formed metal wiring 8 is employ | adopted. For this reason, the stress accompanying the semiconductor chip 3 is reduced compared with the conventional method of performing wire bonding. In addition, since the wiring can be arbitrarily re-routeed by the metal wiring 8, a lower cost general purpose substrate can be employed.

또한, 본 실시예에서는, 금속 배선(8)을 형성하기 전에 미리 에폭시 수지나 우레탄 수지 등으로 이루어지는 유기 절연막(7)을 형성하고 있으므로, 밀착성이 양호한 금속 배선(8)이 형성된다. 또한, 액적의 정착이 양호해지므로, 예를 들어 가드 링 등의 단차면을 통하여 액적이 과잉 확대되어 배선 사이에 단락 등이 생기는 것이 방지된다.In addition, in this embodiment, since the organic insulating film 7 which consists of an epoxy resin, a urethane resin, etc. is formed before formation of the metal wiring 8, the metal wiring 8 with favorable adhesiveness is formed. In addition, the fixation of the droplets is improved, so that, for example, the droplets are excessively enlarged through stepped surfaces, such as guard rings, to prevent short circuits or the like between the wirings.

도 22의 (a) 및 도 22의 (b)는 가드 링 부근의 금속 배선의 형상을 나타내는 도면이다. 도 22의 (a)는 하지막으로서 유기 절연막(7)을 형성한 경우에서의 금속 배선의 형상을 나타내는 도면(본 실시예의 방법을 이용한 예)이고, 도 22의 (b)는 유기 절연막(7)을 형성하지 않고, SiO2 등의 패시베이션 막의 표면에 직접 배선 묘화를 행한 경우에서의 금속 배선의 형상을 나타내는 도면이다. 도 22의 (b)에서는, 가드 링의 단차면을 통하여 액적이 확장되고, 금속 배선들이 도면의 원으로 둘러싸인 부분에서 단락되어 있다. 이것에 대하여, 도 22의 (a)에서는, 액적의 확장이 도면의 원으로 둘러싸인 부분의 범위 내에 멈춰 있고, 금속 배선이 균일한 폭으로 형성되어 있는 것을 알 수 있다.22 (a) and 22 (b) are diagrams showing the shape of the metal wiring in the vicinity of the guard ring. FIG. 22A is a diagram showing the shape of the metal wiring in the case where the organic insulating film 7 is formed as the base film (example using the method of the present embodiment), and FIG. 22B shows the organic insulating film 7 ) Is a diagram showing the shape of the metal wiring in the case where the wiring drawing is performed directly on the surface of a passivation film such as SiO 2 . In FIG. 22B, the droplets extend through the stepped surface of the guard ring, and the metal wires are short-circuited at the portion enclosed by the circle in the figure. On the other hand, in FIG. 22 (a), it can be seen that the expansion of the droplet is stopped within the range of the portion enclosed by the circle in the figure, and the metal wiring is formed in a uniform width.

또한, 본 실시예에서는, 금속 배선(8)을 하층막 패턴(73)과 상층막 패턴(75)을 겹쳐 그리는 것에 의해 형성하고 있으므로, 수축이나 계면이 적은 균일한 배선이 형성된다. 또한, 유기 절연막(7)이나 금속 배선(8)을 형성할 때에 단차 등을 고려한 액적의 토출을 행하고 있으므로, 미세 형상의 막 패턴이라도 단선이나 단락 등을 일으키지 않고 정확하게 형성된다.In the present embodiment, since the metal wiring 8 is formed by overlapping the lower layer film pattern 73 and the upper layer film pattern 75, uniform wiring with less shrinkage and an interface is formed. Further, when the organic insulating film 7 or the metal wiring 8 is formed, the droplets are discharged in consideration of the step and the like, so that even a fine film pattern can be accurately formed without causing disconnection or short circuit.

또한, 본 실시예에서는, 슬로프(6A)를 형성할 때에 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)를 반도체 칩(3)으로부터 떨어진 위치에 설정하고, 토출 개시 위치(SP)로부터 반도체 칩(3) 근방까지의 경로(R1)와, 반도체 칩(3) 근방으로부터 토출 종료 위치(EP)까지의 경로(R3)에 예비 토출을 행한다. 이 때문에, 반도체 칩(3)의 근방(경로(R2))에서 토출 부족이 생기는 일 없이, 원하는 형상의 슬로프(6A)가 확실하게 형성된다.In the present embodiment, when the slope 6A is formed, the discharge start position SP and the discharge end position EP of the dispenser are set at positions away from the semiconductor chip 3, and from the discharge start position SP. Preliminary ejection is performed in the path R1 to the vicinity of the semiconductor chip 3 and in the path R3 from the vicinity of the semiconductor chip 3 to the discharge end position EP. For this reason, the slope 6A of a desired shape is reliably formed, without a discharge shortage generate | occur | producing in the vicinity of the semiconductor chip 3 (path | route R2).

또한, 예비 토출에 의해 형성된 제 2 수지층(6b)은 배선 그룹(2A)을 피하여 배치되므로, 금속 배선(8)을 형성할 때에 결함을 발생시키지 않는다. 오히려, 제 1 수지층(6a)과 함께 반도체 칩(3)을 배선 기판(2) 위에 고정하는 데에 유리하게 작용한다.In addition, since the second resin layer 6b formed by the preliminary ejection is disposed to avoid the wiring group 2A, no defect is generated when the metal wiring 8 is formed. Rather, it serves advantageously to fix the semiconductor chip 3 on the wiring board 2 together with the first resin layer 6a.

또한, 본 실시예에서는, 반도체 칩(3)과 배선 기판(2)을 접합할 때에 접착제(4)의 직경을 축소화하여 접합부 내에 복수 배치하고, 이들을 가압에 의해 연장시켜 접착층을 형성한다. 이 때문에, 종래보다도 얇은 접착층이 형성된다. 따라서, 슬로프(6A)를 형성할 때에 더욱 경사가 완만한 테이퍼 형상의 슬로프가 형성된다.In addition, in the present embodiment, when the semiconductor chip 3 and the wiring board 2 are bonded together, the diameter of the adhesive agent 4 is reduced, and a plurality of them are disposed in the joint portion, and these are extended by pressing to form an adhesive layer. For this reason, the adhesive layer thinner than before is formed. Therefore, when the slope 6A is formed, a tapered slope with a gentler slope is formed.

이상, 첨부된 도면을 참조하면서 본 발명에 따른 적합한 실시예에 대해서 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 말할 필요도 없다. 상술한 예에서 나타낸 각 구성 부재의 여러 형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 의거하여 다양하게 변경 가능하다.As mentioned above, although the preferred embodiment which concerns on this invention was described referring an accompanying drawing, it cannot be overemphasized that this invention is not limited to this example. The various shapes, combinations, etc. of each structural member shown by the above-mentioned example are an example, and can be variously changed based on a design request etc. in the range which does not deviate from the main point of this invention.

예를 들어, 본 실시예에서는, 본 발명의 전자 소자로서 반도체 칩(3)을 예로 들었지만, 전자 소자는 이에 한정되지 않고, 콘덴서나 저항 등의 반도체 소자 이외의 소자를 사용할 수도 있다. 또한, 앞서 나타낸 제조 공정 (1) 내지 (5)는 공정에 모순이 생기지 않는 범위에서 부분적으로 순서를 바꿀 수도 있다. 예를 들어, (2)의 절연 잉크 처리 공정과 (3)의 슬로프 형성 공정은 교체가 가능하다. 또한, 본 실시예에서는, 배선 패턴(2a)이 반도체 칩(3)의 모든 에지에 대하여 배치되어 있는 것으로 했지만, 본 발명은 반드시 이것에 한정되는 것은 아니다. 예를 들어, 2변 또는 3변으로만 할 수도 있다.For example, in this embodiment, although the semiconductor chip 3 was mentioned as an example of the electronic element of this invention, an electronic element is not limited to this, The elements other than semiconductor elements, such as a capacitor and a resistor, can also be used. In addition, the manufacturing processes (1) to (5) described above may partially change the order in a range where no contradiction occurs in the process. For example, the insulating ink treatment step (2) and the slope forming step (3) can be replaced. In addition, in this embodiment, although the wiring pattern 2a is arrange | positioned with respect to all the edges of the semiconductor chip 3, this invention is not necessarily limited to this. For example, two or three sides may be used.

또한, 본 실시예에서는, 베어 칩을 IC(12)에 패키지화하고나서 필름 기판(11)에 실장하는 구성으로 했지만, 베어 칩을 패키지화하지 않고, 직접 필름 기판 (11)에 탑재하는 구성으로 할 수도 있다. 이 경우, 필름 기판(11)이 본 발명의 배선 기판으로 된다.In this embodiment, the bare chip is packaged in the IC 12 and then mounted on the film substrate 11, but the bare chip is packaged directly onto the film substrate 11 without being packaged. have. In this case, the film substrate 11 becomes the wiring board of the present invention.

전자 소자인 베어 칩의 (1) 다이 본딩 공정, (2) 절연 잉크 처리 공정, (3) 슬로프 형성 공정, (4) 금속 배선 형성 공정, (5) 패키지화 공정 등에 대해서는 상술한 공정과 동일한 것을 채용할 수 있다.(1) die bonding step, (2) insulating ink treatment step, (3) slope formation step, (4) metal wiring formation step, (5) packaging step, etc. of a bare chip which is an electronic device, are adopted in the same manner as described above. can do.

또한, 본 실시예에서는, 금속 배선(8)의 형성 공정을 하층막 패턴(73)의 형성 공정과 상층막 패턴(75)의 형성 공정으로 나누었다. 이것은, 하층막 패턴(73)을 형성함으로써, 상층막 패턴(75)을 형성할 때의 액적의 정착성을 높이는 것을 목적으로 하는 것이다. 동일한 것은, 액적이 배치되는 기판의 표면을 수용면 또는 조면(粗面)으로 하는 것에 의해서도 실현할 수 있다. 여기서, 수용면은 액분(液分)을 침윤(浸潤) 가능하게 형성된 면으로서, 그 내부에 미소한 공극(空隙)을 갖는 다공질면 또는 액분을 침윤 가능한 유기물면 등에 의해 형성된다. 조면은 표면에 미세한 요철이 형성된 면으로서, 다공질면과 동일한 작용에 의해 액분이 침윤 가능하게 구성된 면이다. 이러한 수용면이나 조면은 액적의 액분을 흡수한다고 하는 매우 양호한 친액성을 나타낸다. 이들 면에 대하여 공급된 액적은 상기 면 위에 양호하게 유지되고, 따라서 기판 위의 다른 영역(액적이 적하되지 않는 영역)에 액분이 잔류하는 일이 없다. 이와 같이, 수용면 또는 조면에 대하여 액적을 배치하여 막 패턴을 형성함으로써, 미세 형상의 막 패턴이 단선이나 단락 등을 일으키지 않고 정확하게 형성된다.In addition, in the present Example, the formation process of the metal wiring 8 was divided into the formation process of the lower layer film pattern 73, and the formation process of the upper layer film pattern 75. As shown in FIG. This is for the purpose of improving the fixability of the droplet at the time of forming the upper layer film pattern 75 by forming the lower layer film pattern 73. The same thing can also be realized by making the surface of the board | substrate with which a droplet is arrange | positioned into a receiving surface or a rough surface. Here, the receiving surface is a surface formed so as to infiltrate the liquid powder, and is formed by a porous surface having a micro void therein or an organic material surface capable of infiltrating the liquid powder. Rough surface is the surface in which the fine unevenness | corrugation was formed in the surface, and it is the surface which liquid liquid can infiltrate by the same action as a porous surface. Such a receiving surface or a rough surface shows very good lyophilic property of absorbing the liquid component of a droplet. The droplets supplied to these surfaces are well maintained on the surfaces, so that the liquid powder does not remain in other regions (regions in which the droplets are not dropped) on the substrate. In this way, by forming droplets on the receiving surface or the rough surface to form a film pattern, the fine film pattern is accurately formed without causing disconnection, short circuit, or the like.

[제 2 실시예]Second Embodiment

다음에, 본 발명의 제 2 실시예에 대해서 설명한다.Next, a second embodiment of the present invention will be described.

본 실시예에서, 제 1 실시예와 다른 점은 반도체 칩(3)의 접합 공정만이다. 따라서, 여기서는 상기 공정에 대해서만 설명한다. 또한, 본 실시예에서, 제 1 실시예와 동일한 부재 또는 부위에 대해서는 동일한 부호를 첨부하여, 상세한 설명은 생략한다.In the present embodiment, the difference from the first embodiment is only the bonding process of the semiconductor chip 3. Therefore, only the above process will be described here. In addition, in this embodiment, the same code | symbol is attached | subjected about the same member or site | part as 1st Example, and detailed description is abbreviate | omitted.

도 16의 (a) 및 도 16의 (b)는 본 실시예에 따른 반도체 칩(3)의 접합 공정을 나타내는 도면이다.16A and 16B are views showing a bonding process of the semiconductor chip 3 according to the present embodiment.

제 1 실시예에서는, 접착층의 두께를 얇게 하기 위하여 접착제(4)의 직경을 축소화하여 접합부 내에 분산 배치했다. 이것에 대하여, 본 실시예에서는, 접착제(4)는 직경을 축소화하지 않고 덩어리로서 배치한다. 그 대신에, 배선 기판(2)에 관통 구멍(2H)을 형성하고, 이 관통 구멍(2H) 내에 여분의 접착제를 배출한다. 접착제(4)는 가열 가압 공구(59)로 가압할 때에 관통 구멍(2H)을 통하여 배선 기판(2)의 이면 측에 배출된다. 이때, 배출을 유연하게 행하기 위하여 배선 기판(2)의 이면 측에 배치한 흡인 수단(예를 들어, 흡착 구멍(54a, 54b))을 이용하여 흡인할 수도 있다. 이 방법에 의하면, 가령 접착제(4)가 많이 배치되었다고 해도 여분의 접착제(4)는 관통 구멍(2H)을 통하여 배선 기판(2)의 이면 측에 배출되므로, 접착층의 두께에 기여하지 않는다. 이 때문에, 종래보다도 얇은 접착층을 형성할 수 있다.In the first embodiment, in order to reduce the thickness of the adhesive layer, the diameter of the adhesive agent 4 was reduced and dispersed in the joint portion. On the other hand, in this embodiment, the adhesive agent 4 is arrange | positioned as a lump, without reducing a diameter. Instead, the through hole 2H is formed in the wiring board 2, and the excess adhesive agent is discharged in this through hole 2H. The adhesive agent 4 is discharged to the back surface side of the wiring board 2 through the through hole 2H when pressurized by the heating press tool 59. At this time, in order to perform discharge | emission flexibly, you may suction using the suction means (for example, adsorption hole 54a, 54b) arrange | positioned at the back surface side of the wiring board 2. According to this method, even if the adhesive agent 4 is arrange | positioned largely, since the excess adhesive agent 4 is discharged to the back surface side of the wiring board 2 through the through-hole 2H, it does not contribute to the thickness of an adhesive layer. For this reason, the adhesive layer thinner than before can be formed.

도 17의 (a) 및 도 17의 (b)는 본 실시예의 다른 반도체 칩(3)의 접합 공정을 나타내는 도면이다. 17A and 17B are diagrams illustrating a bonding process of another semiconductor chip 3 of the present embodiment.

본 형태에서는, 배선 기판(2)에 오목부(2D)를 형성하고, 이 오목부(2D) 내에 여분의 접착제(4)를 배출한다. 즉, 본 형태에서는, 반도체 칩(3)의 접착이 여분의 접착제(4)를 오목부(2D)에 보내면서 행해진다. 이 때문에, 가령 접착제(4)가 많이 배치되어도 여분의 접착제(4)는 오목부(2D) 내에 수용되어 접착층의 두께에 기여하지 않는다.In this embodiment, the recessed part 2D is formed in the wiring board 2, and the excess adhesive agent 4 is discharged in this recessed part 2D. That is, in this embodiment, adhesion of the semiconductor chip 3 is performed, sending the excess adhesive agent 4 to the recessed part 2D. For this reason, even if many adhesive agents 4 are arrange | positioned, the excess adhesive agent 4 is accommodated in the recessed part 2D, and does not contribute to the thickness of an adhesive bond layer.

도 16의 (a) 및 도 16의 (b)에 나타낸 관통 구멍(2H) 및 도 17의 (a) 및 도 17의 (b)에 나타낸 오목부(2D)는 반도체 칩(3)의 둘레 부근에 배치되는 것이 바람직하다. 반도체 칩(3)은 통상적으로 중앙부에 회로부가 형성되고, 둘레부에 전극 단자가 형성되어 있다. 이 때문에, 접착제의 영향을 더욱 작게 억제하기 위하여 다른 부분보다도 접착제(4)가 많이 배치되는 관통 구멍(2H)이나 오목부(2D)의 위치는 전극 단자가 형성되는 반도체 칩(3)의 둘레부에 배치되는 것이 바람직하다. 구체적으로는, 도 18의 (a) 및 도 18의 (b)에 나타낸 바와 같이, 1개 또는 복수의 상기 관통 구멍(2H)이나 오목부(2D)를 반도체 칩(3)의 둘레를 따라 고리 형상으로 배치된 구조를 채용할 수 있다. 또한, 관통 구멍(2H)과 오목부(2D)를 병용한 구조로 할 수도 있다.The through holes 2H shown in FIGS. 16A and 16B and the recessed portions 2D shown in FIGS. 17A and 17B are adjacent to the circumference of the semiconductor chip 3. It is preferably arranged in. In the semiconductor chip 3, a circuit portion is usually formed in the center portion, and an electrode terminal is formed in the circumference portion. For this reason, the position of the through-hole 2H and the recessed part 2D in which the adhesive agent 4 is arranged more than other parts in order to suppress the influence of an adhesive agent smaller is the peripheral part of the semiconductor chip 3 in which an electrode terminal is formed. It is preferably arranged in. Specifically, as shown in FIGS. 18A and 18B, one or a plurality of the through holes 2H or the recesses 2D are looped along the circumference of the semiconductor chip 3. A structure arranged in a shape can be adopted. Moreover, it can also be set as the structure which used the through-hole 2H and the recessed part 2D together.

[제 3 실시예]Third Embodiment

다음에, 본 발명의 제 3 실시예에 대해서 설명한다.Next, a third embodiment of the present invention will be described.

본 실시예에서, 제 1 실시예와 다른 점은 슬로프의 형성 공정만이다. 따라서, 여기서는 상기 공정에 대해서만 설명한다. 또한, 본 실시예에서, 제 1 실시예와 동일한 부재 또는 부위에 대해서는 동일한 부호를 첨부하여, 상세한 설명은 생 략한다.In this embodiment, the difference from the first embodiment is only the step of forming the slope. Therefore, only the above process will be described here. In addition, in this embodiment, the same code | symbol is attached | subjected about the same member or site | part as 1st Example, and detailed description is abbreviate | omitted.

도 19는 본 실시예에 따른 슬로프의 형성 공정을 나타내는 도면이다.19 is a view showing a step of forming a slope according to the present embodiment.

제 1 실시예에서는, 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)를 반도체 칩(3)의 코너부로부터 상기 에지에 대하여 비스듬하게 어긋난 위치에 배치하고, 예비 토출에 따르는 경로(R1, R3)를 본 토출에 따르는 경로(R2)에 대하여 굴곡된 경로로 했다. 이것에 대하여, 본 실시예에서는, 이들 경로(R1 내지 R3)를 일직선상에 배치하고 있다. 본 방법은 배선 패턴(2a)이 반도체 칩(3)의 에지 직전까지 배치되어 있지 않은 경우에 이용 가능한 방법이다.In the first embodiment, the discharge start position SP and the discharge end position EP of the dispenser are arranged at a position shifted obliquely with respect to the edge from the corner portion of the semiconductor chip 3, and the path R1 following preliminary discharge. , R3) is set as a path bent with respect to the path R2 in accordance with the discharge. In contrast, in this embodiment, these paths R1 to R3 are arranged in a straight line. This method is a method that can be used when the wiring pattern 2a is not disposed until immediately before the edge of the semiconductor chip 3.

이 방법에서는, 제 1 실시예의 경우와 마찬가지로 각 에지에서의 디스펜서의 이동 방향을 각각 반도체 칩(3)을 중심으로서 시계 회전 방향 또는 반시계 회전 방향에 맞춰지도록 설정하는 것이 바람직하다. 이것에 의해, 수지량이 많은 부분이나 적은 부분이 편재되는 것을 방지할 수 있다.In this method, as in the case of the first embodiment, it is preferable to set the moving direction of the dispenser at each edge so as to be aligned with the clockwise rotation or the counterclockwise rotation with respect to the semiconductor chip 3, respectively. Thereby, it can prevent that the part with many resin amounts or a little part is unevenly distributed.

도 20은 본 실시예의 다른 슬로프의 형성 공정을 나타내는 도면이다.20 is a view showing a step of forming another slope of the present embodiment.

본 형태에서는, 디스펜서의 토출 개시 위치(SP)가 반도체 칩(3)의 코너부에 근접하여 배치되어 있다. 이 경우, 토출 개시 위치(SP) 부근에서는 수지 재료의 토출량이 적어지는 경향에 있다. 이 때문에, 본 형태에서는, 각 에지에 대한 수지 재료의 도포 공정에서 이들 모두의 에지에서의 디스펜서의 이동 방향을 각각 반도체 칩(3)을 중심으로서 시계 회전 방향 또는 반시계 회전 방향에 맞춰지도록 설정된다. 본 방법에 의하면, 반도체 칩(3)의 각 코너부에 한쪽 에지에서의 토출 개시 위치(SP)와, 다른 쪽 에지에서의 토출 종료 위치(EP)의 양쪽이 배치되므로, 한쪽 에지에 대한 도포 공정에서 토출 부족이 된 부분을, 다른 쪽 에지에 대한 도포 공정에서 토출 과다로 된 부분으로 보충할 수 있다. 따라서, 각 에지에 대하여 균일한 도포가 가능해진다.In this embodiment, the discharge start position SP of the dispenser is disposed near the corner of the semiconductor chip 3. In this case, the discharge amount of the resin material tends to decrease in the vicinity of the discharge start position SP. For this reason, in this form, in the application | coating process of the resin material with respect to each edge, the movement direction of the dispenser in all these edges is set so that it may be matched to the clockwise rotation direction or the counterclockwise rotation direction centering on the semiconductor chip 3, respectively. . According to this method, since both the discharge start position SP at one edge and the discharge end position EP at the other edge are arrange | positioned in each corner part of the semiconductor chip 3, the application | coating process to one edge is carried out. The part which became insufficient in discharge can be supplemented with the part which was excessive in discharge in the application | coating process to the other edge. Therefore, uniform application | coating to each edge is attained.

또한, 본 형태에서는, 토출 개시 위치(SP)를 반도체 칩에 근접하고, 토출 종료 위치(EP)를 반도체 칩(3)으로부터 떨어진 위치에 배치했지만, 이것과는 반대의 구성을 채용할 수도 있다.In addition, in this embodiment, although the discharge start position SP was close to the semiconductor chip and the discharge end position EP was disposed at a position away from the semiconductor chip 3, a configuration opposite to this can be adopted.

이 경우에도, 동일한 도포 방법을 채용함으로써 동일한 효과를 얻을 수 있다.Even in this case, the same effect can be obtained by employing the same coating method.

또한, 본 형태에서는, 디스펜서의 토출 개시 위치(SP) 또는 토출 종료 위치(EP) 중, 반도체 칩(3)으로부터 떨어진 위치에 설정된 것의 위치가 반도체 칩(3)의 코너부로부터 상기 코너부를 포함하는 2개의 에지 중 어느 것에 대하여도 둔각이 되는 방향으로 배치되어 있는 것이 바람직하다. 이것에 의해, 배선 그룹(2A)과의 간섭을 피할 수 있다.Moreover, in this form, the position of the thing set in the position which was separated from the semiconductor chip 3 among the discharge start position SP or the discharge end position EP of the dispenser contains the said corner part from the corner part of the semiconductor chip 3. It is preferable to arrange | position in either direction which becomes obtuse angle with respect to any of two edges. As a result, interference with the wiring group 2A can be avoided.

[전자 기기][Electronics]

다음에, 본 실시예의 전자 장치 또는 회로 기판을 구비한 전자 기기에 대해서, 도 21을 사용하여 설명한다. 도 21은 휴대 전화의 사시도이다. 도 21에서, 부호 1000은 휴대 전화를 나타내고, 부호 1001은 표시부를 나타내고 있다. 이 휴대 전화(1000)의 표시부(1001)에는 본 실시예의 전자 장치 또는 회로 기판을 구비한 전기 광학 장치(예를 들어, 상술한 액정 표시 장치)가 채용되어 있다. 따라서, 전기적 접속의 신뢰성에 우수한 소형의 휴대 전화(1000)를 제공할 수 있다.Next, the electronic device provided with the electronic device or the circuit board of the present embodiment will be described with reference to FIG. 21 is a perspective view of a mobile telephone. In Fig. 21, reference numeral 1000 denotes a mobile phone, and reference numeral 1001 denotes a display unit. In the display portion 1001 of the mobile telephone 1000, an electro-optical device (for example, the above-described liquid crystal display device) provided with the electronic device or the circuit board of the present embodiment is employed. Therefore, it is possible to provide a small cellular phone 1000 which is excellent in reliability of electrical connection.

본 발명은 상기 휴대 전화에 한정되지 않고, 전자북, 퍼스널 컴퓨터, 디지털 스틸 카메라, 액정 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코더, 카 네비게이션 장치, 페이저(pager), 전자수첩, 전자계산기, 워드프로세서, 워크스테이션, 텔레비전 전화, POS 단말, 터치 패널 등의 전자 기기의 화상 표시 수단으로서 적합하게 사용할 수 있고, 어느 쪽의 경우에도 전기적 접속의 신뢰성에 우수한 소형의 전자 기기를 제공할 수 있다.The present invention is not limited to the above-mentioned mobile phone, but is an electronic book, a personal computer, a digital still camera, a liquid crystal television, a viewfinder type or a monitor direct view type video tape recorder, a car navigation device, a pager, an electronic notebook, an electronic calculator. Can be suitably used as image display means of electronic devices such as word processors, workstations, television phones, POS terminals, touch panels, etc., and in any case, small electronic devices excellent in reliability of electrical connection can be provided. .

이상, 본 발명의 바람직한 실시예를 설명했지만, 본 발명은 이들 실시예에 한정되지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 구성의 부가, 생략, 치환 및 기타 변경이 가능하다. 본 발명은 상술한 설명에 의해 한정되지 않고, 첨부한 클레임 범위에 의해서만 한정된다.As mentioned above, although the preferable Example of this invention was described, this invention is not limited to these Examples. Additions, omissions, substitutions, and other modifications can be made without departing from the spirit of the invention. The present invention is not limited by the above description, but only by the scope of the appended claims.

본 발명에 따르면, 전자 소자를 배선 기판에 실장할 때의 기계적 스트레스를 저감하고, 접속 신뢰성이 높은 실장 구조를 저비용으로 실현할 수 있는 전자 소자의 실장 방법을 제공할 수 있다.According to the present invention, it is possible to provide a method for mounting an electronic device that can reduce mechanical stress when mounting the electronic device on a wiring board and realize a mounting structure with high connection reliability at low cost.

Claims (10)

배선 기판에 전자 소자를 실장하는 전자 소자의 실장 방법으로서, As a method of mounting an electronic device for mounting the electronic device on a wiring board, 상기 배선 기판에 상기 전자 소자를 배치하는 공정과, Disposing the electronic element on the wiring board; 상기 전자 소자의 능동면(能動面) 위에 유기 절연막을 형성하는 공정과, Forming an organic insulating film on an active surface of the electronic device; 상기 전자 소자 주위에 상기 배선 기판의 표면으로부터 상기 전자 소자의 상기 능동면에 연결되는 사면(斜面)을 형성하는 공정과, Forming a slope connected to the active surface of the electronic element from a surface of the wiring board around the electronic element; 상기 사면과 상기 유기 절연막의 표면에, 액적 토출법에 의해 상기 전자 소자에 설치된 전극 단자와 상기 배선 기판 위에 설치된 배선 패턴을 접속하는 접속 배선을 형성하는 공정을 구비하는 전자 소자의 실장 방법.A method of mounting an electronic device, comprising: forming connection wirings connecting the electrode terminal provided on the electronic device with the wiring pattern provided on the wiring board by the droplet ejection method on the slope and the surface of the organic insulating film. 제 1 항에 있어서, The method of claim 1, 상기 유기 절연막이 에폭시 수지 또는 우레탄 수지로 이루어지는 전자 소자의 실장 방법.The said organic insulating film is a mounting method of the electronic element which consists of an epoxy resin or a urethane resin. 제 1 항에 있어서,The method of claim 1, 상기 유기 절연막이 액적 토출법에 의해 형성되는 전자 소자의 실장 방법.And the organic insulating film is formed by a droplet ejection method. 제 3 항에 있어서, The method of claim 3, wherein 상기 전자 소자의 상기 능동면에 단차부(段差部)가 형성되어 있고, A stepped portion is formed on the active surface of the electronic element, 상기 유기 절연막의 형성 공정이 액적 토출법에 의해 상기 단차부의 전후에 제 1 유기 절연막을 형성하는 공정과, 액적 토출법에 의해 상기 단차부의 전후의 상기 제 1 유기 절연막에 걸치는 제 2 유기 절연막을 형성하는 공정을 포함하는 전자 소자의 실장 방법.The step of forming the organic insulating film includes a step of forming a first organic insulating film before and after the stepped portion by the droplet discharging method, and a second organic insulating film covering the first organic insulating film before and after the stepped portion by the droplet discharging method. An electronic device mounting method comprising a step of making. 제 3 항에 있어서, The method of claim 3, wherein 상기 유기 절연막을 형성하기 전에 상기 전자 소자의 상기 능동면을 친액화하는 공정을 포함하는 전자 소자의 실장 방법.And lyophilizing the active surface of the electronic device before forming the organic insulating film. 제 1 항에 있어서, The method of claim 1, 상기 접속 배선을 형성하기 전에 상기 유기 절연막의 표면을 친액화하는 공정을 포함하는 전자 소자의 실장 방법.A method of mounting an electronic device comprising the step of lyophilizing the surface of the organic insulating film before forming the connection wiring. 배선 기판 위에 전자 소자를 실장하여 이루어지는 전자 장치의 제조 방법으로서, As a manufacturing method of an electronic device formed by mounting an electronic element on a wiring board, 상기 전자 소자의 실장 공정이 제 1 항에 기재된 전자 소자의 실장 방법을 이용하여 행해지는 전자 장치의 제조 방법.The manufacturing method of the electronic device by which the said electronic element mounting process is performed using the mounting method of the electronic element of Claim 1. 제 7 항에 기재된 방법에 의해 제조되어 이루어지는 전자 장치를 구비하는 회로 기판.The circuit board provided with the electronic device manufactured by the method of Claim 7. 제 7 항에 기재된 방법에 의해 제조되어 이루어지는 전자 기기.The electronic device manufactured by the method of Claim 7. 제 8 항에 기재된 회로 기판을 구비하는 전자 기기.An electronic device provided with the circuit board of Claim 8.
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