KR100455444B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비 샐리사이드 영역에 절연막 형성전에 얇은 식각 방지막을 형성하여 절연막 식각 공정시 반도체 기판 상에 절연막이 잔류되는 현상을 방지하고, 절연막 식각시 반도체 기판이 손상되는 현상과, 샐리사이드 영역의 소자 분리막이 감소되는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{Method of manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 0.09㎛이하 테크의 로직 소자에 있어서, 안정적인 실리사이드를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

반도체 소자는 급속한 속도로 고집적화가 이루어지고 있다. 이러한 고집적화를 이룩하기 위해서는 종래 소자에서 대단히 많은 부분들의 축소화가 이루어져야 한다. 또한, 불순물 이온을 반도체 기판상에 주입하여 소오스(Source), 드레인(Drain) 영역을 형성시키는 접합 형성공정에서 확산 접합층 깊이를 낮추기위한 공정은 매우 중요하다. 아울러, 이온주입 공정중, 게이트 전극으로 사용되는 폴리실리콘에 불순물 이온을 주입하여 폴리실리콘의 비저항을 낮추고 있다.

이와 같은 활성 영역에서의 전도성의 향상은 금속층과의 오믹 접촉을 위하여 소자의 집적도 증가에 따라 필수적으로 수반되어야 한다.

그러나, 불순물 이온주입만으로는 비저항값의 감소에 그 한계가 있으므로, 소오스와 드레인 영역 및 폴리실리콘 게이트의 위에 Ta, Mo, W, Ti, Co등과 같은 고융점 금속을 증착하여 금속과 실리콘의 화합물인 실리사이드(silicide)를 형성해 주는 방법이 제시되었다.

실리사이드를 소오스, 게이트 및 드레인 영역에 형성할 때, 소오스, 게이트 및 드레인 영역을 포함한 전면에 금속막을 증착한 다음, 소정 온도로 열처리하여 실리사이드를 형성하고, 상기 소오스, 게이트 및 드레인 영역 이외의 산화막상에서 반응하지 않고 남은 금속막을 선택적으로 식각하여 소오스, 게이트 및 드레인 영역에만 실리사이드가 남을 수 있도록 하는 자기 정렬 실리사이드(self-aligned silicide: salicide) 형성 방법이 마스크 작업을 줄일 수 있다는 장점으로 인하여 널리 사용되고 있다.

자기 정렬 실리사이드공정이 소자의 제조에 적용되면서 전체 기판영역에 적용되지 않고, 특정 영역은 일정 부분만 패터닝 하여 실리사이드가 형성되게 된다.

도 1a 및 도 1b는 종래의 실리사이드 공정의 문제점을 설명하기 위한 단면도들이다.

도 1a 및 도 1b를 참조하면, 반도체 기판(10)은 자기 정렬 실리사이드 공정에 의해 실리사이드막(50)이 형성될 샐리사이드 영역(B)과 자기 정렬 실리사이드 공정을 적용할 수 없는 비 샐리사이드 영역(A)이 정의된다. 상기 영역들은 소자 분리막(11)을 통해 구분지울 수 있다. 샐리사이드 영역(B)에는 게이트전극(20)과 소스/드레인(30)을 포함하는 트랜지스터를 형성하고, 비 샐리사이드 영역(A)에는 절연막(40)을 패터닝 하여 실리사이드막(50)이 형성될 영역을 정의한다. 자기 정렬 실리사이드 공정을 적용하여 노출된 영역에 실리사이드막(50a)을 형성한다.

이때, 샐리사이드 영역(B)은 자기 정렬 실리사이드 공정을 적용하여 마스크나 패터닝 공정을 실시하지 않고 게이트 전극(20) 상부, 소스/드레인(30) 상부에 실리사이드막(50a)을 형성하게 된다. 반면에, 비 샐리사이드 영역(A)은 패터닝 공정을 통해 절연막(40a)의 일부를 식각하게 된다. 즉, 비 샐리사이드 영역(A)은 식각공정을 통해 실리콘 기판이 손상되는 현상을 방지하기 위해 건식 식각후 습식식각을 실시하여 절연막(40a)의 일부를 제거하게 된다. 상술한 식각공정상의 특징으로 인해, 개방된 반도체 기판(10)의 가장자리 부근의 절연막(40a)이 완전히 제거되지 않고 잔류되게 된다(도 1a에서의 비 샐리사이드 영역의 확대 부분 참조; 40b).

상기와 같은 상태에서 코발트 증착시 개방된 반도체 기판(10)의 가장자리는 코발트가 기판위에 직접 위치하지 않게 된다. 열처리 공정에 의하여 실리사이드 상전이가 발생할 때, 절연막(40b) 상에 있는 코발트 이온이 절연막(40b)을 통과하여 절연막(40b) 밑에 있는 실리콘과 반응하게 되어 실리사이드막(50b)을 형성하게 되거나, 절연막(40b)으로 인해 실리사이드(50c)막이 형성되지 않게 된다. 따라서, 형성된 실리사이드막(50b 및 50c)은 얇고 실리콘기판과 실리사이드막 계면이 거칠고 불안정하게 형성되고, 코발트 이온은 코발트가 반응하는 곳으로 이동하여 CoSi₂두께가 두껍게 되어 정션 누설의 열화를 발생시키거나, 일부영역에는 실리사이드막이 형성되지 않게 되는 문제가 발생한다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비 샐리사이드 영역에 절연막 형성전에 얇은 식각방지막을 형성하여 식각 공정시 반도체 기판 상에 절연막이 잔류되는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 종래의 실리사이드 공정의 문제점을 설명하기 위한 단면도들이다.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 들이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 110 : 반도체 기판 11, 111 : 소자 분리막

20, 120 : 게이트 전극 30, 130 : 접합부

40, 140 : 절연막 50, 150 : 실리사이드막

112 : 게이트 산화막 114 : 폴리 실리콘막

116 : 산화막 118 : 질화막

132, 142 : 감광막 패턴 144 : 금속막

146 : 캡핑막 200 : 식각방지막

본 발명에 따른 샐리사이드 영역 및 비 샐리사이드 영역이 정의된 반도체 기판이 제공되는 단계와, 상기 샐리사이드 영역 및 상기 비 샐리사이드 영역에 게이트 전극 및 접합부를 포함하는 트렌지스터를 형성하는 단계와, 전체 구조상에 식각방지막 및 절연막을 순차적으로 형성하는 단계와, 상기 샐리사이드 영역의 상기 절연막 및 상기 식각방지막을 제거하여 상기 샐리사이드 영역의 상기 게이트 전극 및 상기 접합부를 노출시키고, 상기 비 샐리사이드 영역의 상기 절연막 및 상기 식각방지막을 패터닝하여 상기 비 샐리사이드 영역의 상기 반도체 기판의 일부를 노출하는 단계 및 상기 샐리사이드 영역의 노출된 상기 게이트 전극 및 상기 접합부와, 상기 비 샐리사이드 영역의 노출된 상기 반도체 기판에 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도 들이다.

도 2a를 참조하면, 비 샐리사이드 영역(A)과 샐리사이드 영역(B)이 정의된 반도체 기판(110)에 소자간의 분리를 위한 소자 분리막(111)을 형성한다. 샐리사이드 영역(B)은 마스크 없이 자기 정렬 실리사이드 공정(샐리사이드 공정)에 의해 실리사이드막이 형성되는 영역을 지칭하고, 비 샐리사이드 영역(A)은 마스크 공정을통해 국부적으로 특정영역에만 실리사이드막이 형성되는 영역을 지칭한다. 또는, 샐리사이드 영역(B)은 로직 소자 셀이 형성되는 영역을 의미하고, 비 샐리사이드 영역(A)은 로직 소자의 입출력 회로가 형성되는 영역을 의미한다.

샐리사이드 영역(B)에 게이트 전극(120)을 형성한다. 전체 구조상에 저농도 이온주입을 실시한 다음, 상기 게이트 전극(120) 측벽에 스페이서를 형성한다. 또한, 비 샐리사이드 영역(b)에도 동일한 공정을 적용하여 게이트 전극과 접합부를 형성한다. 본 실시예에서는 절단면의 특성과 설명의 편의를 위해 단지 도시 하지 않았을 뿐이다.

구체적으로, 비 샐리사이드 영역(A) 및 샐리사이드 영역(B)을 포함하는 전체 구조상에 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정을 실시하여 STI 구조 트렌치(미도시)를 형성한 다음 이를 HDP 산화막을 이용하여 매립함으로써 소자간의 분리를 위한 소자 분리막(111)을 형성한다. 소자 분리막(111) 형성 전, 또는 소자 분리막(111) 형성 후에 웰(미도시) 형성을 위한 이온주입을 실시할 수 있다.

전체 구조상에 게이트 산화막(112) 및 폴리 실리콘막(114)을 순차적으로 증착한 다음, 게이트 마스크를 이용한 패터닝 공정을 실시하여 게이트 전극을 형성한다. 폴리 실리콘막(114)에 전도성을 부여하기 위해 불순물 이온을 주입할 수도 있다.

저농도 이온 주입 공정을 실시하여 게이트 전극 양 가장자리의 반도체 기판(110)에 접합부(130)를 형성하기 위한 저농도 이온주입층(미도시)을 형성한다.전체 구조상에 산화막(116) 및 질화막(118) 중 적어도 어느 하나의 막을 증착한 다음 전면 식각공정을 실시하여 게이트 전극 양측에 스페이서를 형성한다.

도 2b를 참조하면, 고농도 이온주입을 실시하여 게이트 전극(120) 측벽에 LDD 구조의 접합부를 형성한다. 구체적으로, 고농도 이온 주입 공정을 실시하여 게이트 전극(120) 양 가장 자리의 반도체 기판(110)에 고농도 이온주입층(미도시)을 형성함으로써, 접합부(소스/드레인; 130)를 형성한다. 상기의 저농도 및 고농도 이온주입시 하부의 요소를 보호하기 위한 이온주입 마스크막을 형성할 수도 있다.

고농도 이온주입은 P+ 또는 N+ 이온주입을 실시하게 되고 이를 위해 두번의 패터닝 공정을 실시한다. 즉, 반도체 기판(110)상에 감광막을 도포한 다음, 이온주입 마스크를 이용한 사진 식각공정을 실시하여 P+ 이온이 주입될 영역을 개방하고, N+ 이온이 주입될 영역을 차폐하는 제 1 감광막 패턴(132)을 형성한다. 제 1 감광막 패턴(132)을 이온주입 마스크로 하는 이온주입 공정을 실시하여 P+ 이온주입을 실시한다. 제 1 감광막 패턴(132)을 제거한 다음 N+ 이온주입을 위한 감광막 패턴(미도시)을 형성하여 N+ 이온을 주입하여 서로 다른 타입의 정션영역을 형성한다.

상기의 이온주입 공정은 다양한 형태의 도즈(P 타입이온, N타입 이온)를 이용하여 실시할 수 있고, 이온주입 공정 방법 또한 다양하게 수행할 수 있음은 이 분야의 통상의 지식을 가진 자라면 자명하게 알 수 있는 사항임을 밝혀둔다.

본 실시에에서는 비 샐이사이드 영역(A)과 샐리사이드 영역(B)에 동일한 공정을 적용하여 게이트 전극과 접합부를 포함하는 로직 소자(트렌지스터)를 형성한다. 이에 한정되지 않고, 각기 서로 다른 공정을 적용하여 각각의 영역에 트렌지스터를 형성할 수도 있다.

도 2c 내지 도 2e를 참조하면, 전체 구조상에 식각방지막(200)과 절연막(140)을 순차적으로 형성한다. 패터닝 공정을 실시하여 샐리사이드 영역(B)의 절연막(140)과 식각방지막(200)을 제거하고, 비 샐리사이드 영역(A)의 절연막(140)과 식각방지막(200)을 패터닝 한다.

구체적으로, 식각방지막(200)으로는 50Å 이하 두께의 질화막을 형성한다. 좀더 바람직하게는 10 내지 45Å 두께의 질화막(Si₃N₄)을 형성한다. 절연막(140)으로는 반도체 소자의 제조에서 사용되는 다양한 산화막 계열의 물질막을 이용하여 형성한다. 절연막(140)은 비 샐리사이드 영역(A)에 후속 공정을 통해 실리사이드 막이 형성될 경우, 형성되지 않아야 할 영역을 보호하는 역할을 하게 되는 물질막을 지칭한다. 식각방지막(200)은 절연막(140) 패터닝시 비 샐리사이드 영역(B)의 반도체 기판에 절연막(140)의 잔류나, 기판의 손상을 방지하기 위해, 절연막(140)과의 높은 식각선택비 차가 있는 물질막으로 형성하여 한다. 식각방지막(200)으로 질화막을 사용할 경우, SiH₄와 4NH₃혼합가스로 700 내지 900℃의 온도에서 증착하거나 또는, 3SiCl₂H₂와 4NH₃혼합가스로 700 내지 800℃의 온도에서 증착한다.

절연막(140) 상에 감광막을 도포한 다음, 비 샐리사이드 영역(A)을 패터닝 하기 위한 마스크를 이용한 사진 식각공정을 실시하여 샐리사이드 영역(B)을 개방하고, 비 샐리사이드 영역(A)중 실리사이드막이 형성될 부분을 개방하는 제 2 감광막 패턴(142)을 형성한다.

제 2 감광막 패턴(142)을 식각마스크로 하는 식각공정을 실시하여 절연막(140)을 식각한다. 식각공정으로는 식각방지막(200)이 배리어막 및 정지막 역할을 할 수 있는 식각조건과 방법을 이용하여 실시하고, 제 2 감광막 패턴(142)에 의해 노출된 절연막(140)을 완전히 제거할 수 있는 반도체 소자에서 사용되는 식각공정이 적용될 수 있다. 좀더 바람직하게는, 드라이 에취(Dry Etch)로 절연막(140)을 식각한 다음, 씽글 웨이퍼 타입(Single Wafer Type)의 습식각 방식으로 드라이 에취에서 제거되지 않은 절연막(140)을 완전히 제거한다(도 2d의 확대 영역 참조). 씽글 웨이퍼 타입의 식각은 스핀방식을 이용하여 웨이퍼 한장이 스테이지에 놓이게 되면 스테이지가 회전을 하게 되고 이때, BOE 용액이 웨이퍼에 놓이게 되어 습식각을 실시하에 괸다. 또한 습식각이 끝나게되면 DIW로 웨이퍼에 있는 케미칼 용액을 제거하게 되며, 이후 스핀방식으로 웨이퍼를 건조시킨 다음 웨이퍼의 습식각을 완료한다. 이로써, 드라이 에취시 반도체 기판의 손상이 없게 되고, 절연막(140)의 잔류가 없어지고, 절연막(140) 식각시 샐리사이드 영역의 필드 산화막(소자 분리막; 111)이 감소되는 현상을 방지 할 수 있다.

상술한 바와 같은 방법으로 절연막(140)을 패터닝 한 다음, 식각마스크로 사용하였던 제 2 감광막 패턴(142)을 제거한다. 이에 한정되지 않고, 제 2 감광막 패턴(142)은 후속 공정의 식각방지막(200) 식각후에 제거할 수도 있다.

패터닝된 절연막(140)을 식각마스크로 하는 식각공정을 실시하여 노출된 식각방지막(200)을 제거한다. 이로써, 샐리사이드 영역(B)의 절연막(140)과 식각방지막(200)이 완전히 제거되고, 비 샐리사이드 영역(A)에는 절연막(140)과식각방지막(200)이 패터닝된다(도 2e의 확대 영역 참조). 식각공정은 식각방지막(200) 하부의 반도체 기판(110)을 포함하는 반도체 요소에 손상을 입히지 않는 조건에서 실시할 수 있다. 즉, 식각방지막(200)으로 질화막을 사용할 경우 인산을 이용한 습식식각을 실시하되, 인산 수용액의 농도와 습식식각의 시간과 같은 다양한 요소의 조정을 통해서 충분히 제거할 수 있음은 본 발명의 분야에 통상의 지식을 가진자라면 충분히 알 수 있는 사항이다. 즉, 50Å 두께의 질화막을 제거하기 위한 식각공정 조건은 매우 다양하다. 이로써, 비 샐리사이드 영역(A)에 종래에 발생하였던 절연막(200)의 잔류 현상과 기판이 손상되는 현상을 방지할 수 있다. 예를 들면, 인산수용액을 이용하여 100 내지 150℃의 온도에서 습식각을 실시하여 질화막을 제거한다.

도 2f 및 도 2g를 참조하면, 전체 구조상에 그 단차를 따라, 금속막(144)과 캡핑막(146)은 순차적으로 형성한다. 열처리 공정과 식각공정을 통해 비 샐리사이드 영역(A)의 노출된 반도체 기판(110)상에 실리사이드막(150)을 형성하고, 샐리사이드 영역(B)의 접합부(130)와 게이트 전극(120) 상에 실리사이드막(150)을 형성한다. 이때, 비 샐리사이드 영역(A)의 노출된 반도체 기판은 게이트 전극, 접합부 및 다양한 형태의 반도체 요소를 포함하는 웨이퍼 중 어느 하나일 수 있다.

구체적으로, 식각방지막(200)과 절연막(140)이 패터닝되어 실리사이드막(150)이 형성될 부분의 반도체 기판(110)이 노출된 비 샐리사이드 영역(A)과, 게이트 전극(120)과 접합부가 형성된 샐리사이드 영역(A) 상에 그 단차를 따라, 금속막(144)과 캡핑막(146)을 순차적으로 형성한다. 이때, 금속막(144)으로는 코발트(Co)를 이용하고, 캡핑막(146)으로는 Ti 또는 TiN을 이용하여 형성한다. 금속막(144)과 캡핑막(146)의 들뜸 현상이 나타나지 않는다(도 2f의 확대 영역 참조).

1차 열처리 공정을 실시하여 비 샐리사이드 영역(A) 및 샐리사이드 영역(B)의 노출되 부분의 실리콘 성분과 금속막(144)의 금속 성분을 반응시켜 실리사이드막(150)을 형성한다. 실리사이드막(150)을 형성하기 위한 1차 열처리 공정은 RTP 장비에서 실시하며, 질소 분위기에서 500 내지 550℃온도를 유지하면서 30 내지 60초 동안 실시하여 CoSi상이 형성된다. 이때, 반도체 기판(110)을 RTP 장비로 장착한 후 RTP 장비의 내부 온도를 500 내지 550℃온도로 상승시키는 과정에서, 온도 상승률은 30 내지 80℃/sec로 설정하여 공정 조건을 최적화한다.

실리사이드막(150)은 그레인 사이즈가 작은 실리사이드 물질로 이루어지기 때문에 면저항의 증가를 최소화할 수 있으며, 후속 열처리 공정에서 실리사이드막(150)이 끊어지거나 막질이 저하되는 것을 방지할 수 있다.

캡핑막(146)을 제거한 다음 하부의 실리콘 성분과 반응하지 않고 잔류하는 금속막(144)을 제거한다. 즉, 캡핑막(146)과 미반응 금속막(144)은 NH₄OH:H₂O₂:H₂O가 약 0.2:1:10으로 혼합된 SC-1 용액을 이용하여 45 내지 55℃의 온도에서 10 내지 15분 동안 1차 세정 공정을 실시한 후 HCl:H₂O₂:H₂O가 약 1:1:5으로 혼합된 SC-2 용액을 이용하여 45 내지 55℃의 온도에서 5 내지 10분 동안 세정 공정을 실시하여 제거한다.

이 후, 2차 열처리 공정을 통해 실리사이드막(150)의 막질을 향상시킨다. 실리사이드막(150)의 막질을 향상시키기 위한 2차 열처리 공정은 1차 열처리 공정과 마찬가지로 RTP 장비에서 실시하며, 질소 분위기에서 750 내지 800℃온도를 유지하면서 20 내지 40초 동안 실시한다. 온도 상승률도 1차 열처리 공정과 같이 30 내지 80℃/sec로 설정하여 공정 조건을 최적화한다. 이로써, 면저항이 낮고 두께가 균일하면서 후속 열공정에 의해 전기적 특성이나 막질이 저하되는 것을 방지할 수 있는 실리사이드막(150)이 샐리사이드 영역(B)의 접합부(130)와 게이트 전극(120) 상부에 형성되고, 비 샐리사이드 영역(A)의 일부 영역에 형성된다. 금속막(144)을 코발트로 사용할 경우 코발트 실리사이드 막이 형성된다.

비트라인 콘택(미도시)을 형성하기 위한 층간 절연막(미도시)을 형성한 다음, 비트라인 콘택을 형성한다. 이후 통상의 반도체 제조 공정을 적용하여 다양한 형태의 반도체 요소(미도시)들을 형성한다.

상술한 바와 같이, 본 발명은 비 샐리사이드 영역에 절연막 형성전에 얇은 식각 방지막을 형성하여 절연막 식각 공정시 반도체 기판 상에 절연막이 잔류되는 현상을 방지할 수 있다.

또한, 절연막 식각시 반도체 기판이 손상되는 현상을 방지할 수 있다.

또한, 절연막 식각시 샐리사이드 영역의 소자 분리막이 감소되는 현상을 방지할 수 있다.

Claims (4)

1. (a) 샐리사이드 영역 및 비 샐리사이드 영역이 정의된 반도체 기판이 제공되는 단계;

   (b) 상기 샐리사이드 영역 및 상기 비 샐리사이드 영역에 게이트 전극 및 접합부를 포함하는 트렌지스터를 형성하는 단계;

   (c) 전체 구조상에 식각방지막 및 절연막을 순차적으로 형성하는 단계;

   (d) 상기 샐리사이드 영역의 상기 절연막 및 상기 식각방지막을 제거하여 상기 샐리사이드 영역의 상기 게이트 전극 및 상기 접합부를 노출시키고, 상기 비 샐리사이드 영역의 상기 절연막 및 상기 식각방지막을 패터닝하여 상기 비 샐리사이드 영역의 상기 반도체 기판의 일부를 노출하는 단계; 및

   (e) 상기 샐리사이드 영역의 노출된 상기 게이트 전극 및 상기 접합부와, 상기 비 샐리사이드 영역의 노출된 상기 반도체 기판에 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서, 상기 (d) 단계는,

   건식 식각을 실시하여 상기 샐리사이드 영역의 상기 절연막을 식각하고, 상기 비 샐리사이드 영역의 상기 절연막의 일부를 식각하는 단계;

   제 1 습식 식각을 실시하여 상기 건식 식각시 완전히 식각되지 않고 잔류하게 되는 상기 절연막을 완전히 식각하는 단계; 및

   제 2 습식 식각을 실시하여 상기 식각방지막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서, 상기 (e) 단계는,

   전체 구조상에 금속막과 캡핑막을 그 단차를 따라 순차적으로 형성하는 단계;

   제 1 열처리 공정을 실시하여 상기 샐리사이드 영역의 상기 게이트 전극 및 상기 접합부에 실리사이드막을 형성하고, 상기 비 샐리사이드 영역의 노출된 상기 반도체 기판에 실리사이드막을 형성하는 단계;

   식각공정을 실시하여 잔류하는 상기 캡핑믹과 금속막을 제거하는 단계; 및

   제 2 열처리 공정을 실시하여 상기 실리사이드막의 막질을 향상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 절연막은 산화막을 이용하여 형성하고, 상기 식각방지막은 질화막을 이용하여 형성하되, 상기 식각방지막은 10 내지 40Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.