KR100670400B1 - 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 듀얼 다마신 방식을 이용하여 내로우 게이트를 형성함으로써 게이트 패턴을 미세화시킬 수 있는 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법은, ⅰ) 반도체 기판 상에 게이트 산화막을 형성하고, 저농도 불순물을 주입하여 LDD 영역을 형성하는 단계; ⅱ) 게이트 산화막 상에 질화막을 형성하고, 소정의 와이드 질화막 패턴에 따라 와이드 질화막을 형성하는 단계; ⅲ) 와이드 질화막을 내로우 식각함으로써 내로우 질화막을 형성하는 단계; ⅳ) 노출된 전면에 폴리실리콘을 증착하고 상기 폴리실리콘이 증착된 부분을 내로우 질화막 영역까지 평탄화하여 듀얼 다마신 게이트를 형성하는 단계; ⅴ) 상기 폴리실리콘의 일정 부분을 제거하여 게이트 전극을 형성하는 단계; ⅵ) 노출된 내로우 질화막을 식각하여 상기 게이트 전극에 측벽 질화막을 형성하는 단계; 및 ⅶ) 소스/드레인 활성 영역 상에 이온주입을 실시하여 소스/드레인을 형성하는 단계를 포함한다. 본 발명에 따르면, 듀얼 다마신 방식을 이용하여 내로우 게이트를 형성함으로써 디자인룰 감소에 따른 게이트 패턴을 미세화시킬 수 있다.
듀얼 다마신, 실리사이드, 게이트, Narrow gate, 질화막

Description

듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법 {A semiconductor device with a dual-damascene gate, and a manufacturing method thereof}
도 1a 내지 도 1g는 종래 기술에 따른 게이트를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
도 2a 내지 도 2m은 본 발명에 따른 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
본 발명은 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 제조 공정에 있어서, 듀얼 다마신(Dual-Damascene) 방식을 이용하여 내로우 게이트(Narrow gate)를 형성함으로써 게이트 패턴을 미세화시킬 수 있는 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
이하, 도 1a 내지 도 1g를 참조하여, 종래 기술에 따른 게이트를 구비한 반도체 소자의 제조 방법을 개략적으로 설명한다.
도 1a 내지 도 1g는 종래 기술에 따른 게이트를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
종래 기술에 따른 게이트를 구비한 반도체 소자의 제조 방법은, 먼저 반도체 기판 또는 실리콘 웨이퍼(11) 상에 패드 산화막 또는 게이트 산화막(12)을 형성하고(도 1a 참조), 이후, 상기 게이트 산화막(12) 상에 N+ 폴리실리콘(13)을 증착한다(도 1b 참조). 다음으로, 사진 및 식각 공정으로 상기 폴리실리콘(13)을 식각하여 게이트 폴리(13')를 형성하고, 소스/드레인이 형성될 활성 영역 상에 저농도 불순물을 주입하여 저농도 도핑 드레인(Lightly Doped Drain: LDD)(14a, 14b)을 형성한다(도 1c 참조).
다음으로, 상기 LDD(14a, 14b) 상부의 게이트 산화막(12)을 제거하고, 절연막, 예를 들어 질화막을 증착하고, 이를 식각하여 상기 게이트 폴리(13') 측벽에 측벽 질화막(15)을 형성한다(도 1d 참조). 이후, 상기 소스/드레인 활성 영역 상에 고농도 불순물을 주입하여 소스/드레인(16a, 16b)을 형성하고(도 1e 참조), 이후, 스퍼터링 방식으로 티타늄(Ti)을 증착하여 Ti막(17)을 형성한 후(도 1f 참조), 이후, 상기 Ti막의 Ti를 실리콘(Si)과 반응시켜 티타늄 실리사이드(17')를 형성하고, 습식 식각액(Etchant)을 이용하여 상기 실리콘(Si)과 반응하지 않은 티타늄막(17)을 선택적으로 제거함으로써 티타늄 실리사이드막(17') 형성을 완료하게 된다(도 1g 참조).
그러나 종래 기술에 따른 패턴 및 건식 식각에 의해 게이트 프로파일 형성 방법은 반도체 기술이 발전하면서 디자인룰의 감소에 따른 게이트 CD(Critical Dimension) 제어가 어렵고, 또한 게이트 프로파일 구현에 어려움이 증가하고 있다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 듀얼 다마신 방식을 이용하여 내로우 게이트(Narrow gate)를 형성함으로써 디자인룰 감소에 따른 게이트 패턴을 미세화시킬 수 있는 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 안정적으로 Critical Dimension(CD)을 제어함으로써 기존 공정에서 문제시되던 식각 공정의 재현성 문제를 향상시키며, 이로 인해 반도체 소자의 안정된 직류 전류(DC)를 유지할 수 있는 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명의 또 다른 목적은 게이트 전극의 높이를 측면 절연막의 높이보다 낮게 실리사이드막을 형성하여 게이트와 소스/드레인 간의 브리지(Bridge) 유발을 방지함으로써 반도체 소자의 수율을 향상시킬 수 있는 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법은,
ⅰ) 반도체 기판 상에 게이트 산화막을 형성하고, 소정의 저농도 도핑 드레인(LDD) 패턴에 따라 저농도 불순물을 주입하여 LDD 영역을 형성하는 단계;
ⅱ) 상기 게이트 산화막 상에 질화막을 형성하고, 소정의 와이드 질화막(Wide Nitride) 패턴에 따라 와이드 질화막을 형성하는 단계;
ⅲ) 소정의 내로우 질화막 패턴에 따라 상기 와이드 질화막을 내로우 식각(Narrow Etch)함으로써 내로우 질화막(Narrow Nitride)을 형성하는 단계;
ⅳ) 노출된 전면에 폴리실리콘을 증착하고 상기 폴리실리콘이 증착된 부분을 질화막 상부 영역까지 평탄화하여 듀얼 다마신 게이트를 형성하는 단계;
ⅴ) 상기 폴리실리콘의 일정 부분을 제거하여 게이트 전극을 형성하는 단계;
ⅵ) 측벽 질화막 패턴에 따라 노출된 질화막을 식각하여 상기 게이트 전극에 측벽 질화막을 형성하는 단계; 및
ⅶ) 소스/드레인 활성 영역 상에 이온주입을 실시하여 소스/드레인을 형성하는 단계
를 포함한다.
여기서, 상기 와이드 질화막을 형성하는 단계는, 2,500 내지 3,000Å 정도의 질화막을 증착한 후, 상기 와이드 질화막의 식각 패턴에 따라 잔여 질화막이 500 내지 1,000Å 정도만 남도록 식각하는 것을 특징으로 한다.
여기서, 상기 폴리실리콘은 화학적 기상 증착(CVD) 방식으로 증착하는 것을 특징으로 한다.
여기서, 상기 내로우 식각에 의해 형성되는 내로우 질화막은 게이트 CD(Critical Dimension)를 제어할 수 있는 것을 특징으로 한다.
여기서, 상기 듀얼 다마신 게이트를 형성하는 단계는, 상기 폴리실리콘을 화 학적 기상 증착(CVD) 방식으로 진행하고, 화학적 기계 연마법(CMP)을 사용하여 상기 질화막이 노출될 때까지 상기 폴리실리콘을 500 내지 1,000Å 정도 제거하는 것을 특징으로 한다.
여기서, 상기 게이트 전극은 상기 측벽 질화막과의 식각 선택비를 이용하여 전면 식각(Blanket Etch)을 실시하여 상기 폴리실리콘 상부를 300 내지 500Å 정도 제거하는 것을 특징으로 한다.
여기서, 상기 게이트 전극과 소스/드레인 영역 상에 실리사이드를 형성하는 단계를 추가로 포함할 수 있다.
여기서, 상기 실리사이드를 형성하는 단계는, 상기 게이트 전극을 포함한 반도체 기판 전면에 금속을 증착하여 금속막을 형성하는 단계; 상기 게이트 전극과 소스/드레인 영역 상에 반도체 기판의 실리콘 이온과 상기 금속막의 금속 이온을 반응시켜 금속 실리사이드막을 형성하는 단계; 및 상기 실리콘과 반응하지 않은 금속막을 선택적으로 제거하는 단계를 포함할 수 있다.
여기서, 상기 금속막은 스퍼터링 방식으로 200 내지 400Å 정도의 두께로 형성되는 것이 바람직하며, 상기 금속막은 티타늄(Ti)막 또는 코발트(Co)막 인 것이 바람직하다.
여기서, 상기 실리콘 이온과 상기 금속 이온은 고속 열처리(Rapid Thermal Annealing: RTA) 공정을 실시하여 반응시키는 것을 특징으로 한다.
여기서, 상기 금속막을 선택적으로 제거하는 단계는 과산화수소(H2O2)와 황산(H2SO4) 용액이 혼합된 습식 식각액(Etchant)을 이용하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 듀얼 다마신 게이트를 구비한 반도체 소자는,
게이트 산화막이 형성된 반도체 기판 상에 저농도 불순물을 주입하여 형성된 저농도 도핑 드레인(LDD) 영역;
상기 게이트 산화막 상의 와이드 게이트 영역 측면에 형성된 와이드 질화막을 내로우 식각하여 형성되는 측벽 질화막;
듀얼 다마신 공정을 이용하여 폴리실리콘을 증착하여 형성되며, 상기 측벽 질화막 내에 형성되는 게이트 전극;
상기 반도체 기판의 활성 영역 상에 고농도 불순물을 주입하여 형성된 소스/드레인; 및
상기 게이트 전극 및 소스/드레인 상에 형성된 실리사이드막
을 포함한다.
본 발명에 따르면, 듀얼 다마신 방식을 이용하여 게이트 전극을 형성함으로써 디자인룰 감소에 따른 게이트 패턴을 미세화시킬 수 있고, 또한 종래 기술과 달리 먼저 내로우 질화막 식각에서 게이트 CD를 제어할 수 있게 되며, 기존의 N+ 폴리 이온주입 후 식각을 진행할 때, 도핑 효과에 의해 발생되던 노치(Notch) 및 풋(Foot)의 생성을 방지하고, 수직 프로파일 생성 후 이온주입을 진행하기 때문에 보다 안정된 게이트 프로파일을 생성시킬 수 있게 된다. 이러한 안정된 프로파일 에 의해 후속 공정에서 발생될 수 있는 직류 전류의 불량(Fail)을 미연에 방지할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법을 상세히 설명한다.
도 2a 내지 도 2m은 본 발명에 따른 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
본 발명에 따른 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법은, 먼저 반도체 기판 또는 실리콘 웨이퍼(21) 상에 게이트 산화막(22)을 형성하고(도 1a 참조), 게이트 산화막(22) 위에 제1 감광막 패턴(23)을 형성한 후(도 2b 참조), 이온주입을 실시하여 LDD(24a, 24b)를 먼저 형성한다(도 2c 참조).
다음으로, 상기 게이트 산화막(22) 상에 질화물을 증착하여 질화막(25)을 형성하고, 그 상부에 와이드 질화막을 위한 제2 감광막 패턴(26)을 형성한다(도 2d 참조). 이후, 상기 제2 감광막 패턴(26)에 따라 상기 질화막(25)을 식각하여 1차 와이드 질화막(25')을 형성한다(도 2e 참조).
즉, 상기 게이트 산화막(22) 형성 공정 및 LDD(24a, 24b) 형성 공정을 진행한 후에, 2,500 내지 3,000Å 정도의 질화막(25)을 증착한 후, 1차 와이드 질화막(25')의 식각 패턴을 형성하고, 잔여 질화막이 500 내지 1,000Å 정도만 남도록 식각을 진행한다.
이후, 내로우 게이트를 형성하기 위해 내로우 질화막 패턴(27)을 형성하고(도 2f 참조), 상기 내로우 질화막 패턴(27)에 따라 상기 와이드 질화막(25')을 1차 내로우 식각함으로써 내로우 질화막(25')을 형성하고, 노출된 전면에 화학적 기상 증착(CVD) 방식으로 폴리실리콘(28)을 증착한다(도 2g 참조). 여기서, 상기 1차 내로우 식각에 의해 게이트 CD를 용이하게 제어할 수 있게 된다.
다음으로, 상기 폴리실리콘(28)이 증착된 부분을 질화막 상부까지 화학적 기계 연마법(CM)으로 평탄화하여 N+ 폴리실리콘인 듀얼 다마신 게이트(28')를 형성한다(도 2h 참조). 즉, 상기 폴리실리콘 증착을 CVD 방식으로 진행한 후 상기 폴리실리콘을 대략 500 내지 1,000Å 정도 제거하는 CMP 평탄화를 진행하게 된다.
다음으로, 후속 공정에서 금속 실리사이드 형성시 게이트 전극(28')과 소스/드레인 영역 간의 브리지 발생을 방지하기 위해서, 상기 게이트 전극(28')인 N+ 폴리실리콘과 절연막 측벽 물질인 질화물 간의 선택비를 이용하여 전면 식각(Blanket Etch)을 실시하여 상기 폴리실리콘(28')의 일정 부분을 제거함으로써 상기 폴리실리콘(28')이 300 내지 500Å 정도 제거된 게이트 전극(28")을 형성한다(도 2i 참조).
다음으로, 상기와 같이 형성된 게이트 전극(28")에 측벽 질화막 패턴(29)을 형성하고, 상기 측벽 질화막 패턴(29)에 따라 노출된 질화막(25') 전면을 식각한다(도 2j 참조).
이와 같이, 상기 노출된 질화막(25')을 전면 식각하여 측벽 질화막(25")을 형성한 후, 소스/드레인 활성 영역 상에 이온주입을 실시하여 소스/드레인(30a, 30b)을 형성한다(도 2k 참조).
다음으로, 상기 게이트 전극(28")을 포함한 반도체 기판 전면에 스퍼터링 방 식으로 약 200 내지 400Å 정도의 두께로 티타늄(Ti) 막(31)을 형성한다. 여기서, 상기 Ti 대신에 코발트(Co)막을 형성할 수도 있다.
다음으로, 상기 반도체 기판(21)의 전면에 고속 열처리(Rapid Thermal Annealing: RTA) 공정을 실시하여, 상기 게이트 전극(28")과 소스/드레인 영역(30a, 30b) 상에 반도체 기판의 실리콘(Si) 이온과 상기 티타늄막(31)의 티타늄 이온을 반응시켜 티타늄 실리사이드막(TiSi2)을 형성한 후, 과산화수소(H2O 2)와 황산(H2SO4) 용액이 혼합된 습식 식각액(Etchant)을 이용하여 상기 실리콘(Si)과 반응하지 않은 티타늄막(31)을 선택적으로 제거함으로써 티타늄 실리사이드막(31') 형성을 완료하게 된다(도 2m 참조).
한편, 본 발명에 따른 듀얼 다마신 게이트를 구비한 반도체 소자는, 도 2m을 다시 참조하면, 게이트 산화막(22')이 형성된 반도체 기판(21) 상에 저농도 불순물을 주입하여 형성된 저농도 도핑 드레인(LDD) 영역(24a, 24b); 상기 게이트 산화막(22') 상의 와이드 게이트 영역 측면에 형성된 와이드 질화막을 내로우 식각하여 형성측벽 질화막(25"); 듀얼 다마신 공정을 이용하여 폴리실리콘을 증착하여 형성되며, 상기 측벽 질화막(25") 내에 형성되는 게이트 전극(28"); 상기 반도체 기판(21)의 활성 영역 상에 고농도 불순물을 주입하여 형성된 소스/드레인(30a, 30b); 및 상기 내로우 게이트 전극(28") 및 소스/드레인(30a, 30b) 상에 형성된 실리사이드막(31')을 포함한다.
본 발명에 따르면 전술한 종래 기술의 문제점을 해결하기 위하여 종래 기술 과 달리 먼저 내로우 질화막(Narrow Nitride) 식각에 의해 게이트의 CD를 제어할 수 있도록 하였다.
또한 본 발명은 기존의 N+ 폴리 이온주입 후 식각을 진행할 때, 도핑 효과에 의해 발생되던 노치(Notch) 및 풋(Foot)의 생성을 방지하며, 수직 프로파일 생성 후 이온주입을 진행하기 때문에 보다 안정된 프로파일을 생성시킬 수 있다. 이러한 안정된 프로파일에 의해 후속 공정에서 발생될 수 있는 직류 전류의 불량(Fail)을 미연에 방지할 수 있게 된다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 게이트 형성 방법을 폴리실리콘 식각 방법이 아닌 질화막 식각을 먼저 진행한 후 듀얼-다마신 방식으로 게이트 전극을 형성하여 게이트의 크기가 작아지면서 발생될 수 있는 게이트 프로파일의 영향을 최소화시킴으로써 보다 안정적인 소자 제어가 가능해진다.
또한, 본 발명에 따르면, 와이드 폴리실리콘으로 게이트를 형성할 경우에 발생할 수 있는 콘택 오정렬(Contact Misalign) 문제를 방지할 수 있다.
또한, 본 발명에 따르면, 게이트 전극의 높이를 측면 질화막의 높이보다 낮추어 Ti 실리사이드막을 형성하여 게이트 및 소스/드레인 간의 실리사이드막의 브리지 유발을 방지함으로써 반도체 소자의 수율을 향상시킬 수 있다.

Claims (15)

  1. ⅰ) 반도체 기판 상에 게이트 산화막을 형성하고, 소정의 저농도 도핑 드레인(LDD) 패턴에 따라 저농도 불순물을 주입하여 LDD 영역을 형성하는 단계;
    ⅱ) 상기 게이트 산화막 상에 질화막을 형성하고, 소정의 와이드 질화막(Wide Nitride) 패턴에 따라 와이드 질화막을 형성하는 단계;
    ⅲ) 소정의 내로우 질화막 패턴에 따라 상기 와이드 질화막을 내로우 식각(Narrow Etch)함으로써 내로우 질화막(Narrow Nitride)을 형성하는 단계;
    ⅳ) 노출된 전면에 폴리실리콘을 증착하고 상기 폴리실리콘이 증착된 부분을 질화막 영역까지 평탄화하여 듀얼 다마신 게이트를 형성하는 단계;
    ⅴ) 상기 폴리실리콘의 일정 부분을 제거하여 게이트 전극을 형성하는 단계;
    ⅵ) 내로우 질화막을 식각하여 상기 게이트 전극에 측벽 질화막을 형성하는 단계; 및
    ⅶ) 소스/드레인 활성 영역 상에 이온주입을 실시하여 소스/드레인을 형성하는 단계
    를 포함하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 와이드 질화막을 형성하는 단계는, 2,500 내지 3,000Å 정도의 두께로 질화막을 증착한 후, 와이드 질화막의 식각 패턴에 따라 잔여 질화막이 500 내지 1,000Å 정도만 남도록 상기 질화막을 식각하는 것을 특징으로 하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 폴리실리콘은 화학적 기상 증착(CVD) 방식으로 증착하는 것을 특징으로 하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 내로우 식각에 의해 형성되는 내로우 질화막은 게이트 CD(Critical Dimension)를 제어할 수 있는 것을 특징으로 하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 듀얼 다마신 게이트는 상기 폴리실리콘을 화학적 기상 증착(CVD) 방식으로 증착한 후, 화학적 기계 연마법(CMP)을 이용하여 500 내지 1,000Å 정도 제거하여 형성하는 것을 특징으로 하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 게이트 전극은 상기 측벽 질화막과의 식각 선택비를 이용하여 전면 식 각(Blanket Etch)을 실시하여 상기 폴리실리콘 상부를 300 내지 500Å 정도 제거하는 것을 특징으로 하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 게이트 전극과 소스/드레인 영역 상에 실리사이드를 형성하는 단계를 추가로 포함하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  8. 제 7항에 있어서, 상기 실리사이드를 형성하는 단계는,
    상기 게이트 전극을 포함한 반도체 기판 전면에 금속을 증착하여 금속막을 형성하는 단계;
    상기 게이트 전극과 소스/드레인 영역 상에 반도체 기판의 실리콘 이온과 상기 금속막의 금속 이온을 반응시켜 금속 실리사이드막을 형성하는 단계; 및
    상기 실리콘과 반응하지 않은 금속막을 선택적으로 제거하는 단계
    를 포함하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 금속막은 스퍼터링 방식으로 200 내지 400Å 정도의 두께로 형성되는 것을 특징으로 하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
  10. 제 8항에 있어서,
    상기 금속막을 선택적으로 제거하는 단계는 과산화수소(H2O2)와 황산(H2 SO4) 용액이 혼합된 습식 식각액(Etchant)을 이용하는 것을 특징으로 하는 듀얼 다마신 게이트를 구비한 반도체 소자의 제조 방법.
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