KR100668932B1 - Leadframe and semiconductor package using it - Google Patents

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Abstract

이 발명은 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 입출력핀수를 증가시킬 수 있고, 또한 방열성능을 향상시킬 수 있도록, 대략 사각의 공간부를 중심으로, 그 외주연에는 다수의 내부리드가 상호 일정거리 이격된 채 바깥방향으로 연장되어 배열된 제1리드프레임과; 대략 사각의 공간부를 중심으로, 그 외주연에는 상기 제1리드프레임의 내부리드와 교호(交互)되는 상부에 다수의 내부리드가 상호 일정거리 이격된 채 바깥방향으로 연장되어 배열됨과 동시에, 댐바로 상호 연결된 제2리드프레임과; 상기 제1리드프레임의 내부리드와 상기 제2리드프레임의 댐바를 상하로 접착시키는 접착수단을 포함하여 이루어진 것을 특징으로 함.The present invention relates to a lead frame and a semiconductor package using the same. In order to increase the number of input / output fins and to improve heat dissipation performance, a plurality of internal leads are mutually constant on the outer circumference thereof, centering on a substantially rectangular space part. A first lead frame extending outwardly and spaced apart from each other; At the outer periphery, a plurality of inner leads are arranged on the outer periphery of the first lead frame alternately with the inner leads of the first lead frame and are arranged to extend outwardly at a predetermined distance from each other. An interconnected second lead frame; And an adhesive means for bonding the inner lead of the first lead frame and the dam bar of the second lead frame up and down.

Description

리드프레임 및 이를 이용한 반도체패키지{Leadframe and semiconductor package using it}Leadframe and semiconductor package using it {leadframe and semiconductor package using it}

도1a는 종래의 리드프레임을 도시한 평면도이고, 도1b는 도1a의 리드프레임을 이용한 반도체패키지의 단면도이다.FIG. 1A is a plan view illustrating a conventional lead frame, and FIG. 1B is a cross-sectional view of a semiconductor package using the lead frame of FIG. 1A.

도2는 본 발명에 의한 리드프레임의 한예를 도시한 평면도이다.2 is a plan view showing an example of a lead frame according to the present invention.

도3a 및 도3b는 도2에 도시된 제1리드프레임 및 제2리드프레임을 도시한 평면도이다.3A and 3B are plan views illustrating a first lead frame and a second lead frame shown in FIG. 2.

도4a 내지 도4c는 도2의 A에 대한 확대 평면도, I-I선 단면도 및 부분 사시도이다.4A-4C are enlarged plan views, cross-sectional views taken along line I-I, and partial perspective views of FIG. 2A.

도5는 본 발명에 의한 리드프레임의 다른 예를 도시한 평면도이다.5 is a plan view showing another example of a lead frame according to the present invention.

도6a는 도6a 내지 도6d는 도5의 B에 대한 확대 평면도, II-II선, III-III선 단면도 및 부분 사시도이다.6A to 6D are enlarged plan views, cross-sectional views II-II, III-III, and a partial perspective view of FIG. 5B.

도7a 및 도7b는 본 발명에 의한 반도체패키지의 단면도 및 저면도이다.7A and 7B are a cross-sectional view and a bottom view of a semiconductor package according to the present invention.

도8a 및 도8b는 본 발명에 의한 다른 반도체패키지의 단면도 및 저면도이다.8A and 8B are a cross-sectional view and a bottom view of another semiconductor package according to the present invention.

도9는 본 발명에 의한 또다른 반도체패키지의 단면도이다.9 is a cross-sectional view of another semiconductor package according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

101,102; 본 발명에 의한 리드프레임 101,102; Lead frame according to the present invention                 

11; 제1리드프레임 12,22; 공간부11; First lead frames 12 and 22; Space

13; 칩탑재판 14; 타이바13; Chip mounting plate 14; Tie bar

15,25; 내부리드 15a; 제1평탄부15,25; Internal lead 15a; First flat

15b; 경사부 15c; 제2평탄부15b; Inclined portion 15c; 2nd flat part

16,26; 댐바 17,27; 외부리드16,26; Dambar 17,27; External lead

18,28; 프레임 21; 제2리드프레임18,28; Frame 21; Second lead frame

201,202,203; 본 발명에 의한 반도체패키지201,202,203; Semiconductor package according to the present invention

31; 반도체칩31; Semiconductor chip

32; 입출력패드 33; 도전성와이어32; Input and output pads 33; Conductive Wire

34; 봉지부 35; 최상부 내부리드34; Encapsulation portion 35; Top Internal Lead

36; 최상부 외부리드36; Top outer lead

본 발명은 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 고집적화된 반도체칩을 수용할 수 있도록 입출력핀수를 증가시킬 수 있고, 또한 반도체칩의 전기적 성능을 극대화할 수 있도록 방열성능을 향상시킬 수 있는 리드프레임 및 이를 이용한 반도체패키지에 관한 것이다.The present invention relates to a lead frame and a semiconductor package using the same. More specifically, the number of input / output pins can be increased to accommodate a highly integrated semiconductor chip, and the heat dissipation performance can be maximized to maximize the electrical performance of the semiconductor chip. The present invention relates to a lead frame and a semiconductor package using the same.

통상 반도체패키지용 리드프레임은 구리(Cu), 철(Fe), 구리합금(Cu Alloy) 등의 연속된 금속 스트립(Strip)을 기계적 스탬핑(Stamping)이나 화학적 에칭(Etching)에 의해 제조한 것으로, 그 역할은 반도체칩과 외부 회로를 연결시켜 주는 전선(Lead) 역할과 반도체패키지를 마더보드(Mother Board)에 고정시켜 주는 버팀대(Frame)의 역할을 동시에 수행하는 것을 말한다.In general, the lead frame for a semiconductor package is a continuous metal strip made of copper (Cu), iron (Fe), copper alloy (Cu Alloy), etc., by mechanical stamping or chemical etching. Its role is to play the role of the lead that connects the semiconductor chip and the external circuit and the frame that fixes the semiconductor package to the motherboard.

이러한 종래의 리드프레임(100')이 도1a에 도시되어 있으며, 이를 참조하여 종래의 리드프레임 구조를 설명하면 다음과 같다.This conventional lead frame 100 ′ is shown in FIG. 1A. A conventional lead frame structure will be described with reference to the following.

도시된 바와 같이 반도체칩(도시되지 않음)이 접착될 수 있도록 소정의 공간부(12')에 대략 사각판상의 칩탑재판(13')이 형성되어 있고, 상기 칩탑재판(13')은 각각의 네모서리에서 외측으로 타이바(14')가 연결되어 있다.As shown, a chip mounting plate 13 'having a substantially rectangular plate shape is formed in a predetermined space 12' so that a semiconductor chip (not shown) can be adhered to the chip mounting plate 13 '. A tie bar 14 'is connected outward from each corner.

또한, 상기 칩탑재판(13')의 외주연에는 대략 방사상으로 다수의 내부리드(15')가 배열되어 있고, 상기 모든 내부리드(15')는 댐바(16')에 연결되어 있다. 또한, 상기 댐바(16')의 외주연으로는 상기 내부리드(15')로부터 연장된 외부리드(17')가 형성되어 있으며, 상기 외부리드(17')는 대략 판상의 프레임(18')에 연결되어 있다. 물론, 상기 댐바(16') 및 타이바(14')도 상기 프레임(18')에 연결되어 지지되고 있다.In addition, a plurality of inner leads 15 'are arranged substantially radially on the outer circumference of the chip mounting plate 13', and all of the inner leads 15 'are connected to the dam bar 16'. In addition, an outer lead 17 'extending from the inner lead 15' is formed at an outer circumference of the dam bar 16 ', and the outer lead 17' has a substantially plate-shaped frame 18 '. Is connected to. Of course, the dam bars 16 'and tie bars 14' are also supported by being connected to the frame 18 '.

한편, 상기와 같은 리드프레임(100')을 이용한 반도체패키지(200')가 도1b에 도시되어 있으며, 이를 참조하여 종래의 반도체패키지 구조를 설명한다.Meanwhile, the semiconductor package 200 'using the lead frame 100' as described above is illustrated in FIG. 1B, and a conventional semiconductor package structure will be described with reference to the semiconductor package 200 '.

도시된 바와 같이 칩탑재판(13')의 상면에는 다수의 입출력패드(32')가 형성된 반도체칩(31')이 접착수단(37')으로 접착되어 있다.As illustrated, a semiconductor chip 31 ′ having a plurality of input / output pads 32 ′ is bonded to the top surface of the chip mounting plate 13 ′ by an adhesive means 37 ′.

상기 칩탑재판(13')의 외주연에는 다수의 내부리드(15')가 형성되어 있으며, 이는 상기 반도체칩(31')의 입출력패드(32')와 도전성와이어(33')로 상호 전기적 및 기계적으로 연결되어 있다.A plurality of internal leads 15 'are formed at the outer circumference of the chip mounting plate 13', which is electrically connected to the input / output pad 32 'and the conductive wire 33' of the semiconductor chip 31 '. And mechanically connected.

또한, 상기 칩탑재판(13'), 내부리드(15'), 반도체칩(31') 및 도전성와이어(33')는 모두 봉지재로 봉지되어 소정 형태의 봉지부(34')를 이루고 있다. 다만, 상기 칩탑재판(13') 및 내부리드(15')는 상기 봉지부(34') 하면으로 노출되어 있다.In addition, the chip mounting plate 13 ', the inner lead 15', the semiconductor chip 31 ', and the conductive wire 33' are all encapsulated with an encapsulant to form an encapsulation portion 34 'of a predetermined shape. . However, the chip mounting plate 13 ′ and the inner lead 15 ′ are exposed to the bottom surface of the encapsulation portion 34 ′.

따라서, 상기 봉지부(34') 하면의 내부리드(15')가 마더보드의 회로패턴에 솔더(Solder) 등으로 접속되며, 반도체칩(31')의 전기적 신호는 도전성와이어(33') 및 내부리드(15')를 통해서 마더보드로 전달된다. 마더보드의 전기적 신호는 내부리드(15') 및 도전성와이어(33')를 통해 반도체칩(31')으로 전달된다.Accordingly, the inner lead 15 'on the lower surface of the encapsulation portion 34' is connected to a circuit pattern of the motherboard by solder, etc., and the electrical signal of the semiconductor chip 31 'is connected to the conductive wire 33' and It is transmitted to the motherboard through the inner lead 15 '. Electrical signals of the motherboard are transmitted to the semiconductor chip 31 'through the inner lead 15' and the conductive wire 33 '.

그러나, 이러한 종래의 리드프레임 및 이를 이용한 반도체패키지는 점차 고집적화되어 가는 반도체칩을 수용하기에는 많은 한계를 드러내고 있다.However, such a conventional lead frame and a semiconductor package using the same lead to a lot of limitations to accommodate a semiconductor chip that is becoming increasingly integrated.

일례로, 반도체칩이 점차 고집화되어 감에 따라 그 입출력패드의 갯수도 지속적으로 증가하고 있지만, 상기 리드프레임의 입출력핀수(내부리드 또는/및 외부리드)의 갯수를 지속적으로 증가시키는 것은 물리적, 공간적 제한 때문에 어렵다.For example, the number of input / output pads is continuously increasing as the semiconductor chip becomes more and more concentrated. However, the continuous increase in the number of input / output pins (internal lead and / or external lead) of the lead frame is physical, Difficult because of space limitations.

실제로, 상기 반도체칩의 입출력패드에 대한 피치는 수㎛ 단위로 형성하는 것이 가능하지만, 리드프레임의 리드 피치(Lead Pitch)는 현재 기술로 45㎛ 이하로 형성하기가 어렵다. 즉, 화학적 또는 기계적 장비의 오차 한계로 인하여 45㎛ 이하의 피치를 갖는 리드의 제조는 사실상 불가능하기 때문이다.In fact, the pitch of the semiconductor chip input and output pads can be formed in a unit of several μm, but the lead pitch of the lead frame is difficult to be formed to 45 μm or less according to the current technology. That is, due to the error limits of chemical or mechanical equipment, the production of leads with pitches of 45 μm or less is virtually impossible.

또한, 상기한 바와 같이 반도체칩이 고집적화됨에 따라, 그것의 전기적 작동시 발생하는 열도 증가하고 있지만, 상기 반도체칩의 열을 외부로 방출하는 리드프 레임의 면적에는 한계가 있기 때문에, 상기 반도체패키지의 열저항이 커지는 단점이 있다. 물론, 상기 반도체칩의 열은 주로 상기 봉지부를 통해서 외부로 방출되지만, 상기 리드프레임에 의한 열방출 효과도 무시하지는 못한다.In addition, as the semiconductor chip is highly integrated as described above, the heat generated during its electrical operation also increases, but there is a limit to the area of the lead frame that emits heat of the semiconductor chip to the outside. There is a disadvantage that the heat resistance becomes large. Of course, the heat of the semiconductor chip is mainly emitted to the outside through the encapsulation portion, but the heat dissipation effect by the lead frame is not ignored.

여기서, 상기 반도체패키지의 열저항이란 반도체패키지가 1[W]의 전력을 소비한 경우에, 반도체패키지와 주위 분위기와의 온도차를 지칭하는 것으로, 실제로 반도체칩 및 봉지부 사이의 접합부와 그 봉지부의 주위분위기 사이의 열저항을 나타내는 ΘJA(℃/W) 값이 많이 이용된다. 상기 열저항이 클수록, 상기 ΘJA(℃/W) 값이 크게 나타나고, 이에 따라 상기 반도체칩의 전기적 성능이 급격히 저하되는 문제가 있다.Here, the thermal resistance of the semiconductor package refers to a temperature difference between the semiconductor package and the ambient atmosphere when the semiconductor package consumes 1 [W] of power, and in fact, the junction between the semiconductor chip and the encapsulation portion and the encapsulation portion The value of Θ JA (℃ / W), which represents the thermal resistance between the ambient atmospheres, is often used. The larger the thermal resistance, the larger the Θ JA (° C./W) value, and thus, the electrical performance of the semiconductor chip is sharply degraded.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 고집적화된 반도체칩을 수용할 수 있도록 입출력핀수를 증가시킬 수 있고, 또한 반도체칩의 전기적 성능을 극대화할 수 있도록 방열성능을 향상시킬 수 있는 리드프레임 및 이를 이용한 반도체패키지를 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned problems, and can increase the number of input and output pins to accommodate the highly integrated semiconductor chip, and also improve the heat dissipation performance to maximize the electrical performance of the semiconductor chip. To provide a lead frame and a semiconductor package using the same.

상기한 목적을 달성하기 위해 본 발명에 의한 리드프레임은 대략 사각의 공간부를 중심으로, 그 외주연에는 다수의 내부리드가 상호 일정거리 이격된 채 바깥방향으로 연장되어 배열된 제1리드프레임과; 대략 사각의 공간부를 중심으로, 그 외주연에는 상기 제1리드프레임의 내부리드와 교호(交互)되는 상부에 다수의 내부리드가 상호 일정거리 이격된 채 바깥방향으로 연장되어 배열됨과 동시에, 댐바로 상호 연결된 제2리드프레임과; 상기 제1리드프레임의 내부리드와 상기 제2리드프레임의 댐바를 상하로 접착시키는 접착수단을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a lead frame according to the present invention includes a first lead frame having a plurality of internal leads extending outwardly spaced apart from each other at a predetermined distance from a center of a substantially rectangular space portion; At the outer periphery, a plurality of inner leads are arranged on the outer periphery of the first lead frame alternately with the inner leads of the first lead frame and are arranged to extend outwardly at a predetermined distance from each other. An interconnected second lead frame; It characterized in that it comprises an adhesive means for bonding the inner lead of the first lead frame and the dam bar of the second lead frame up and down.

상기 제1리드프레임의 내부리드는 칩탑재판으로부터 근접한 위치에 제1평탄부가 형성되고, 상기 제1평탄부에 연결되어 상향(上向)으로 경사(傾斜)진 경사부가 형성되고, 상기 경사부에 연결되어 상기 접착수단에 접착되는 제2평탄부로 이루어질 수 있다.An inner lead of the first lead frame is formed with a first flat portion at a position proximate to the chip mounting plate, and is connected to the first flat portion to form an inclined upwardly inclined portion. It may be made of a second flat portion connected to the adhesive means connected to.

상기 제1리드프레임의 내부리드 사이에는 상기 내부리드의 두께보다 두껍게 접착수단이 충진되어 있고, 상기 접착수단의 상부에는 제2리드프레임의 내부리드가 접착될 수도 있다.Bonding means is filled between the inner lead of the first lead frame thicker than the thickness of the inner lead, the inner lead of the second lead frame may be bonded to the upper portion of the bonding means.

여기서, 상기 제1리드프레임의 내부리드는 상기 제2리드프레임의 내부리드보다 칩탑재판쪽으로 더 돌출될 수 있다.Here, the inner lead of the first lead frame may protrude further toward the chip mounting plate than the inner lead of the second lead frame.

또한, 상기 제1리드프레임 또는 제2리드프레임중 적어도 어느 하나의 공간부에는 반도체칩이 탑재될 수 있도록 칩탑재판이 더 형성될 수 있다.In addition, a chip mounting plate may be further formed in the space portion of at least one of the first lead frame and the second lead frame to mount the semiconductor chip.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 판상의 칩탑재판과; 상기 칩탑재판의 상면에 접착수단으로 접착된 동시에 상면에는 다수의 입출력패드가 형성된 반도체칩과; 상기 칩탑재판의 외주연에 배열된 다수의 하부 내부리드와; 상기 하부 내부리드와 일정거리 이격된 상부에 위치된 다수의 상부 내부리드와; 상기 상부 내부리드로부터 외측으로 연장된 외부리드와; 상기 반도체칩의 입출력패드와 하부 내부리드 및 상기 입출력패드와 상부 내부리드를 상호 전기 적으로 연결하는 다수의 도전성와이어와; 상기 칩탑재판, 반도체칩, 하부 내부리드, 상부 내부리드 및 도전성와이어가 봉지재로 봉지되어 있되, 상기 하부리드의 하면 및 외부 리드가 외측으로 노출되도록 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention comprises a chip-shaped board having a plate shape; A semiconductor chip bonded to an upper surface of the chip mounting plate by an adhesive means and having a plurality of input / output pads formed thereon; A plurality of lower inner leads arranged on an outer circumference of the chip mounting plate; A plurality of upper inner leads positioned at upper portions spaced apart from the lower inner leads by a predetermined distance; An outer lead extending outwardly from the upper inner lead; A plurality of conductive wires electrically connecting the input / output pad and the lower internal lead of the semiconductor chip and the input / output pad and the upper internal lead to each other; The chip mounting plate, the semiconductor chip, the lower inner lead, the upper inner lead and the conductive wire are encapsulated with an encapsulant, wherein the lower lead and the outer lead of the lower lead are formed to include an encapsulation portion.

상기 하부 내부리드는 상기 칩탑재판으로부터 근접한 위치에 제1평탄부가 형성되고, 상기 제1평탄부에 연결되어 상향으로 경사진 경사부가 형성되고, 상기 경사부에 연결되어 상기 접착수단에 접착되는 제2평탄부로 이루어져 있으며, 상기 경사부 및 제2평탄부는 봉지부 내측에 위치될 수 있다.The lower inner lead may include a first flat portion formed at a position proximate to the chip mounting plate, a slanted portion inclined upwardly connected to the first flat portion, and connected to the inclined portion and adhered to the bonding means. Consists of two flat portions, the inclined portion and the second flat portion may be located inside the encapsulation portion.

상기 외부리드는 봉지부 외측으로 연장된 동시에, 상기 외부리드의 하면이 상기 칩탑재판의 하면과 동일면상에 형성될 수 있다.The outer lead extends to the outside of the encapsulation portion, and the lower surface of the outer lead may be formed on the same surface as the lower surface of the chip mounting plate.

상기 상부 내부리드의 상면에는 접착수단에 의해 최상부 내부리드가 더 접착되어 있고, 상기 최상부 내부리드에는 봉지부 외측으로 돌출된 최상부 외부리드가 더 연결될 수 있다.A top inner lead may be further bonded to an upper surface of the upper inner lead by an adhesive means, and a top outer lead protruding outside the encapsulation part may be further connected to the top inner lead.

상기와 같이 하여 본 발명에 의한 리드프레임에 의하면, 다수의 내부리드를 갖는 통상의 제1리드프레임을 구비하고, 상기 제1리드프레임의 내부리드 상부에는 그 제1리드프레임의 내부리드와 교호되는 위치에 다수의 내부리드가 형성된 제2리드프레임을 절연성의 접착수단으로 접착함으로써, 종래에 비해 대략 2배 이상 더 많은 입출력핀수(내부리드 또는/및 외부리드)를 확보하게 된다. 따라서, 본 발명에 의한 리드프레임은 고집화 추세에 따라 입출력패드가 점차 증가되고 있는 최근의 반도체칩을 더욱 효율적으로 수용할 수 있게 된다. According to the lead frame according to the present invention as described above, a conventional first lead frame having a plurality of internal leads is provided, and the inner lead of the first lead frame is alternated with the internal lead of the first lead frame. By adhering the second lead frame having a plurality of inner leads in position with insulating adhesive means, the number of input / output pins (inner lead and / or outer lead) is approximately two times more than in the related art. Therefore, the lead frame according to the present invention can more efficiently accommodate the recent semiconductor chip in which the input / output pad is gradually increased in accordance with the trend of high integration.                     

더불어, 리드프레임이 제1리드프레임 및 제2리드프레임으로 이루어짐으로써, 전체적인 리드프레임의 면적 및 체적이 커지고 이에 따라 반도체칩의 열을 보다 효율적으로 외부로 방출하게 된다. 즉, 열저항을 나타내는 ΘJA(℃/W) 값이 감소하게 됨으로써, 반도체칩 및 반도체패키지의 전기적 성능이 향상되는 장점이 있다.
In addition, since the lead frame includes the first lead frame and the second lead frame, the area and volume of the entire lead frame are increased, thereby dissipating heat of the semiconductor chip to the outside more efficiently. That is, by decreasing the value of Θ JA (° C./W) indicating thermal resistance, there is an advantage in that electrical performance of the semiconductor chip and the semiconductor package is improved.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2는 본 발명에 의한 리드프레임(101)의 한예를 도시한 평면도이고, 도3a 및 도3b는 도2에 도시된 제1리드프레임(11) 및 제2리드프레임(21)을 각각 도시한 평면도이며, 도4a 내지 도4c는 도2의 A에 대한 확대 평면도, I-I선 단면도 및 부분 사시도이다.FIG. 2 is a plan view showing an example of the lead frame 101 according to the present invention, and FIGS. 3A and 3B show the first lead frame 11 and the second lead frame 21 shown in FIG. 2, respectively. 4A to 4C are enlarged plan views, line II cross-sectional views, and a partial perspective view of FIG. 2A.

본 발명에 의한 리드프레임은 주로 제1리드프레임(11), 접착수단 (38) 및 제2리드프레임(21)으로 이루어져 있으며, 먼저 제일 하면에 위치되는 제1리드프레임(11)의 구조부터 설명한다.The lead frame according to the present invention mainly consists of the first lead frame 11, the bonding means 38 and the second lead frame 21, and will first be described from the structure of the first lead frame 11 located on the bottom surface do.

도시된 바와 같이 중앙의 공간부(22)에 대략 사각판상의 칩탑재판(13)이 형성되어 있고, 상기 칩탑재판(13)의 네모서리에는 외측으로 타이바(14)가 연장되어 있다. 상기 칩탑재판(13)의 외주연에는 대략 방사상으로 다수의 내부리드(15)가 상호 일정거리 이격된 채 배열되어 있고, 상기 모든 내부리드(15)는 댐바(16)에 의해 연결되어 있다. 또한, 상기 댐바(16)의 외주연으로는 상기 내부리드(15)로부터 연 장된 외부리드(17)가 형성되어 있으며, 상기 외부리드(17)는 그 외주연에 위치되는 대략 판상의 프레임(18)에 연결되어 있다. 물론, 상기 댐바(16) 및 타이바(14)도 상기 프레임(18)에 연결되어 있다.As shown, the chip mounting plate 13 has a substantially rectangular plate shape in the central space portion 22, and the tie bar 14 extends outward at the corners of the chip mounting plate 13. On the outer periphery of the chip mounting plate 13, a plurality of inner leads 15 are arranged radially spaced apart from each other, and all of the inner leads 15 are connected by a dam bar 16. In addition, an outer lead 17 extending from the inner lead 15 is formed at the outer circumference of the dam bar 16, and the outer lead 17 is a substantially plate-shaped frame 18 positioned at the outer circumference thereof. ) Of course, the dam bar 16 and tie bar 14 are also connected to the frame 18.

여기서, 상기 내부리드(15)는 칩탑재판(13)으로부터 근접한 위치에 제1평탄부(15a)가 형성되어 있고, 상기 제1평탄부(15a)에는 상향(上向)으로 경사(傾斜)진 경사부(15b)가 연장 형성되어 있으며, 상기 경사부(15b)에는 상기 접착수단(38)에 접착되고 댐바(16)에 연결되는 제2평탄부(15c)가 연장 형성되어 있다.(도4a 내지 도4c 참조) 또한, 상기 제1평탄부(15a) 및 제2평탄부(15c)는 상기 칩탑재판(13)과 평행하게 형성되어 있다.Here, the inner lead 15 is formed with a first flat portion 15a at a position proximate to the chip mounting plate 13, and is inclined upward in the first flat portion 15a. A true inclined portion 15b is formed to extend, and the inclined portion 15b has a second flat portion 15c which is attached to the bonding means 38 and connected to the dam bar 16. 4a to 4c) The first flat portion 15a and the second flat portion 15c are formed parallel to the chip mounting plate 13.

한편, 상기 제1리드프레임(11)에서 상기 칩탑재판(13) 및 타이바(14)는 형성되지 않을 수 있으며, 이는 하기할 제2리드프레임(21)에 형성될 수도 있다. 더불어 상기 외부리드(17)의 형성도 생략될 수 있으며, 이러한 것들은 당업자의 선택적 사항에 불과하다.Meanwhile, the chip mounting plate 13 and the tie bar 14 may not be formed in the first lead frame 11, which may be formed in the second lead frame 21. In addition, the formation of the outer lead 17 can also be omitted, these are just an optional matter of those skilled in the art.

계속해서, 상기 제1리드프레임(11)의 상면에는 제2리드프레임(21)이 비전도성의 접착수단(38)에 의해 접착되어 있으며, 상기 제2리드프레임(21)의 구조는 다음과 같다.Subsequently, the second lead frame 21 is bonded to the upper surface of the first lead frame 11 by non-conductive bonding means 38, and the structure of the second lead frame 21 is as follows. .

도시된 바와 같이 대략 사각의 공간부(22)를 중심으로, 그 외주연에는 다수의 내부리드(25)가 상호 일정거리 이격된 채 바깥방향으로 연장 및 배열되어 있다. 또한, 상기 내부리드(25)는 모두 댐바(26)에 의해 연결 및 지지되고 있으며, 상기 댐바(26)의 외주연으로는 상기 내부리드(25)에 연결되어 외부리드(27)가 형성되어 있다. 상기 외부리드(27)는 대략 판상의 프레임(28)에 연결되어 있다.As shown in the drawing, a plurality of inner leads 25 are extended and arranged outwardly at a predetermined distance from each other about a substantially rectangular space 22. In addition, all of the inner lead 25 is connected and supported by the dam bar 26, the outer periphery of the dam bar 26 is connected to the inner lead 25, the outer lead 27 is formed. . The outer lead 27 is connected to a generally plate-shaped frame 28.

여기서, 상술한 바와 같이 상기 제1리드프레임(11)에 칩탑재판(13) 및 타이바(14)가 형성되는 대신, 상기 제2리드프레임(21)의 공간부(22)에 칩탑재판 및 타이바가 형성될 수 있다.Here, as described above, instead of the chip mounting plate 13 and the tie bar 14 being formed in the first lead frame 11, the chip mounting plate is formed in the space 22 of the second lead frame 21. And tie bars may be formed.

또한, 상기 제2리드프레임(21)의 내부리드(25)는 상기 제1리드프레임(11)의 상부에 그 내부리드(25)와 교호(交互)되도록 형성되어 있으며, 상기 제2리드프레임(21)의 댐바(26)와 상기 제1리드프레임(11)의 내부리드(15)는 상술한 바와 같이 비전도성의 접착수단(38)에 의해 상호 접착된 동시에 전기적으로 절연되어 있다.In addition, the inner lead 25 of the second lead frame 21 is formed on the upper part of the first lead frame 11 to be alternating with the inner lead 25, the second lead frame ( The dam bar 26 of 21 and the inner lead 15 of the first lead frame 11 are bonded to each other and electrically insulated by the non-conductive bonding means 38 as described above.

상기한 구성을 좀더 상세히 설명하면 도4a에 도시된 바와 같이 제2리드프레임(21)의 내부리드(25)는 제1리드프레임(11)의 내부리드(15) 사이에 형성되며, 상기 제2리드프레임(21)의 댐바(26)와 상기 제1리드프레임(11)의 내부리드(15)는 상호 중첩되어 있다. 따라서 접착수단(38)에 의해 상기 제1리드프레임(11)의 내부리드(15)는 제2리드프레임(21)의 댐바(26) 하면에 접착된다.Referring to the above configuration in more detail as shown in Figure 4a, the inner lead 25 of the second lead frame 21 is formed between the inner lead 15 of the first lead frame 11, the second The dam bar 26 of the lead frame 21 and the inner lead 15 of the first lead frame 11 overlap each other. Therefore, the inner lead 15 of the first lead frame 11 is bonded to the lower surface of the dam bar 26 of the second lead frame 21 by the bonding means 38.

또한, 도4b 및 도4c에 도시된 바와 같이 상기 제1리드프레임(11)의 내부리드(15)는 제1평탄부(15a), 경사부(15b) 및 제2평탄부(15c)로 이루어짐으로써, 상기 제1리드프레임(11)의 내부리드(15)중 제1평탄부(15a)와 제2리드프레임(21)의 내부리드(25)는 상,하간 일정한 거리가 확실하게 유지됨으로써, 상호간의 전기적 쇼트 위험이 감소된다.4B and 4C, the inner lead 15 of the first lead frame 11 includes a first flat portion 15a, an inclined portion 15b, and a second flat portion 15c. As a result, a certain distance between the first flat portion 15a and the inner lead 25 of the second lead frame 21 of the inner lead 15 of the first lead frame 11 is maintained reliably, The mutual risk of electrical shorting is reduced.

계속해서, 도5는 본 발명에 의한 리드프레임(102)의 다른 예를 도시한 평면 도이고, 도6a 내지 도6d는 도5의 B에 대한 확대 평면도, II-II선, III-III선 단면도 및 부분 사시도이다. 이는 도2에 도시된 리드프레임(101)과 유사하므로 그 차이점만을 설명하기로 한다.5 is a plan view showing another example of the lead frame 102 according to the present invention, and FIGS. 6A to 6D are enlarged plan views, along lines II-II and III-III, of FIG. 5B. And a partial perspective view. Since this is similar to the lead frame 101 shown in FIG. 2, only the difference will be described.

도시된 바와 같이 제1리드프레임(11)의 내부리드(15) 사이 사이에는 상기 내부리드(15)의 두께보다 약간 두껍게 접착수단(38)이 충진되어 있다. 또한, 상기 접착수단(38)의 상부에는 제2리드프레임(21)의 내부리드(25)가 접착되어 있다. 따라서, 이때에는 상기 제1리드프레임(11) 및/또는 제2리드프레임(21)의 내부리드(15)(25) 폭이 상호 겹쳐질 정도로 클 수가 있다. 물론, 상기 접착수단(38)은 비전도성의 것이 이용된다.As shown, the bonding means 38 is filled between the inner leads 15 of the first lead frame 11 slightly thicker than the thickness of the inner leads 15. In addition, an inner lead 25 of the second lead frame 21 is bonded to the upper portion of the bonding means 38. Therefore, in this case, the width of the inner leads 15 and 25 of the first lead frame 11 and / or the second lead frame 21 may be large enough to overlap each other. Of course, the adhesive means 38 is a non-conductive one is used.

한편, 상기 제1리드프레임(11)의 내부리드(15)는 상기 제2리드프레임(21)의 내부리드(25)보다 칩탑재판(13)쪽으로 더 돌출될 수 있으며, 따라서 와이어 본딩중 캐필러리(Capillary)가 상기 제1리드프레임(11)의 내부리드(15) 단부에 정확하게 접촉될 수 있는 장점이 있다. 또한, 상기 제1리드프레임(11)의 내부리드(15) 및 제2리드프레임(21)의 내부리드(25)는 모두 직선형으로 평평하게 뻗어 있다.On the other hand, the inner lead 15 of the first lead frame 11 may protrude more toward the chip mounting plate 13 than the inner lead 25 of the second lead frame 21, so that during the wire bonding Capillary has an advantage that can be exactly in contact with the end of the inner lead 15 of the first lead frame (11). In addition, the inner lead 15 of the first lead frame 11 and the inner lead 25 of the second lead frame 21 are both linearly and flatly extended.

계속해서, 도7a 및 도7b는 본 발명에 의한 반도체패키지(201)의 단면도 및 저면도이다. 여기서, 상기 반도체패키지(201)는 도2에 도시된 리드프레임(101)이 이용되었다.7A and 7B are sectional views and a bottom view of the semiconductor package 201 according to the present invention. Here, the lead frame 101 shown in FIG. 2 is used as the semiconductor package 201.

먼저, 대략 판상의 칩탑재판(13)이 구비되어 있으며, 상기 칩탑재판(13)의 상면에는 접착수단(37)으로 반도체칩(31)이 접착되어 있다. 상기 반도체칩(31)은 상면에 다수의 입출력패드(32)가 형성되어 있다. 또한, 상기 칩탑재판(13)의 외주 연에는 다수의 하부 내부리드(15)가 배열되어 있다. 상기 하부 내부리드(15)는 상기 칩탑재판(13)으로부터 근접한 위치에 제1평탄부(15a)가 형성되고, 상기 제1평탄부(15a)에는 외주연 상향으로 경사부(15b)가 연결되며, 상기 경사부(15b)에는 외주연으로 제2평탄부(15c)가 연결되어 있다.First, a substantially plate-shaped chip mounting plate 13 is provided, and the semiconductor chip 31 is adhered to the upper surface of the chip mounting plate 13 by an adhesive means 37. The semiconductor chip 31 has a plurality of input / output pads 32 formed on an upper surface thereof. In addition, a plurality of lower inner leads 15 are arranged at the outer circumferential edge of the chip mounting plate 13. The lower inner lead 15 has a first flat portion 15a formed at a position proximate to the chip mounting plate 13, and an inclined portion 15b is connected to the first flat portion 15a upwardly. The second flat portion 15c is connected to the inclined portion 15b at an outer circumference.

한편, 상기 각각의 하부 내부리드(15)와 교호되는 상부에는 상부 내부리드(25)가 위치되어 있으며, 이것에는 외부리드(27)가 외측으로 연장되어 있다.On the other hand, an upper inner lead 25 is positioned at an upper portion alternated with each of the lower inner leads 15, and an outer lead 27 extends outward.

여기서, 도면중 상기 하부 내부리드(15)와 상부 내부리드(25) 및 이것에 연결된 외부리드(27)는 동일 단면으로 도시하였으나, 실제로는 상,하로 교호(交互)되는 위치를 가지기 때문에 어느 하나는 보이지 않게 된다. 또한 접착수단(38)은 제1리드프레임(11)의 내부리드(15)와 제2리드프레임(21)의 댐바(26)를 상호 접착하고 있기 때문에, 상기 댐바(26)의 제거시 동시에 제거됨으로써, 도7a에는 도시되지 않는다.Here, the lower inner lead 15 and the upper inner lead 25 and the outer lead 27 connected thereto are shown in the same cross section, but in fact, any one of the lower inner lead 15 and the upper inner lead 25 is alternately positioned up and down. Becomes invisible. In addition, since the adhesive means 38 bonds the inner lead 15 of the first lead frame 11 and the dam bar 26 of the second lead frame 21 to each other, the adhesive means 38 is simultaneously removed when the dam bar 26 is removed. Thus, it is not shown in Fig. 7A.

계속해서, 상기 반도체칩(31)의 입출력패드(32)와 상기 하부 내부리드(15) 및 상기 입출력패드(32)와 상부 내부리드(25)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(33)에 의해 상호 전기적 및 기계적으로 연결되어 있다.Subsequently, the input / output pad 32, the lower inner lead 15, and the input / output pad 32 and the upper inner lead 25 of the semiconductor chip 31 are conductive wires 33 such as gold wire or aluminum wire. Are electrically and mechanically connected to each other.

더불어, 상기 칩탑재판(13), 반도체칩(31), 하부 내부리드(15), 상부 내부리드(25) 및 도전성와이어(33)는 봉지재로 봉지되어 소정 형상의 봉지부(34)가 형성되어 있다.In addition, the chip mounting plate 13, the semiconductor chip 31, the lower inner lead 15, the upper inner lead 25, and the conductive wire 33 are encapsulated with an encapsulant so that an encapsulation portion 34 having a predetermined shape is formed. Formed.

여기서, 상기 하부 내부리드(15)중 제1평탄부(15a) 및 칩탑재판(13)의 하면 은 상기 봉지부(34) 하면으로 노출되어 차후 마더보드의 회로패턴에 실장 가능하게 되어 있다.Here, the lower surface of the first flat portion 15a and the chip mounting plate 13 of the lower inner lead 15 is exposed to the lower surface of the encapsulation portion 34 to be mounted on a circuit pattern of the motherboard later.

또한, 상기 상부 내부리드(25)의 외주연으로 연장된 외부리드(27) 역시 상기 봉지부(34) 측면으로 돌출되어 있으며, 이는 하부로 절곡되어 그 하면이 상기 칩탑재판(13)의 하면과 동일 평면을 이루도록 되어 있다. 따라서, 상기 외부리드(27) 역시 차후 마더보드에 실장 가능한 형태로 되어 있다.In addition, the outer lead 27 extending to the outer periphery of the upper inner lead 25 also protrudes toward the side of the encapsulation portion 34, which is bent downward so that the lower surface of the upper surface of the chip mounting plate 13 It is made to be coplanar with. Therefore, the external lead 27 is also configured to be mounted on the motherboard later.

여기서, 도7b에 도시된 바와 같이 마더보드에 실장되는 하부 내부리드(15) 및 상기 외부리드(27)는 상호 교호되는 위치에 형성되어 있음이 도시되어 있다.Here, as shown in Figure 7b it is shown that the lower inner lead 15 and the outer lead 27 mounted on the motherboard are formed in mutually alternating positions.

따라서, 상기와 같은 반도체패키지(201)는 종래에 비해 월등히 많은 입출력 핀수를 제공할 뿐만 아니라, 리드프레임의 면적 및 체적이 증가됨으로써, 종래에 비해 방열성능이 향상되고, 따라서 전체적인 반도체패키지(201) 및 반도체칩(31)의 전기적 성능이 향상된다.Therefore, the semiconductor package 201 as described above not only provides a much larger number of input / output pins than the conventional one, but also increases the area and volume of the lead frame, thereby improving heat dissipation performance compared to the conventional one, and thus the overall semiconductor package 201. And electrical performance of the semiconductor chip 31 is improved.

도8a 및 도8b는 본 발명에 의한 다른 반도체패키지(202)의 단면도 및 저면도이다. 상기 반도체패키지(202)는 도5에 도시된 리드프레임(102)이 이용된 것이다.8A and 8B are cross-sectional and bottom views of another semiconductor package 202 according to the present invention. The semiconductor package 202 is a lead frame 102 shown in FIG.

대략 판상의 칩탑재판(13)이 구비되어 있으며, 상기 칩탑재판(13)의 상면에는 접착수단(37)으로 반도체칩(31)이 접착되어 있다. 물론, 상기 반도체칩(31)은 상면에 다수의 입출력패드(32)가 형성되어 있다. 또한, 상기 칩탑재판(13)의 외주연에는 다수의 하부 내부리드(15)가 배열되어 있다. 상기 하부 내부리드(15)는 상기 칩탑재판(13)과 동일한 평면을 이루고 있으며, 상기 각각의 하부 내부리드(15)와 교호(交互)되는 상부에는 상부 내부리드(25)가 접착수단(38)으로 접착되어 있 다. 또한, 상기 상부 내부리드(25)에는 외측으로 외부리드(27)가 연장되어 있으며, 상기 외부리드(27) 역시 하부로 절곡되어 그 하면이 상기 하부 내부리드(15)와 동일 평면을 이루고 있다.An approximately plate-shaped chip mounting plate 13 is provided, and the semiconductor chip 31 is bonded to the upper surface of the chip mounting plate 13 by an adhesive means 37. Of course, a plurality of input / output pads 32 are formed on the semiconductor chip 31. In addition, a plurality of lower inner leads 15 are arranged at the outer circumference of the chip mounting plate 13. The lower inner lead 15 forms the same plane as the chip mounting plate 13, and an upper inner lead 25 is attached to an upper portion alternately with each lower inner lead 15. ) Is bonded. In addition, an outer lead 27 extends outward from the upper inner lead 25, and the outer lead 27 is also bent downward so that a lower surface thereof is coplanar with the lower inner lead 15.

또한, 상기 반도체칩(31)의 입출력패드(32)와 상기 하부 내부리드(15) 및 상기 입출력패드(32)와 상부 내부리드(25)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(33)에 의해 상호 전기적 및 기계적으로 연결되어 있다.In addition, the input / output pad 32, the lower inner lead 15, and the input / output pad 32 and the upper inner lead 25 of the semiconductor chip 31 may be connected to a conductive wire 33 such as a gold wire or an aluminum wire. By means of electrical and mechanical connection.

더불어, 상기 칩탑재판(13), 반도체칩(31), 하부 내부리드(15), 상부 내부리드(25) 및 도전성와이어(33)는 봉지재로 봉지되어 소정 형상의 봉지부(34)를 이루고 있다.In addition, the chip mounting plate 13, the semiconductor chip 31, the lower inner lead 15, the upper inner lead 25, and the conductive wire 33 are encapsulated with an encapsulant to seal the encapsulation portion 34 having a predetermined shape. It is coming true.

여기서, 상기 하부 내부리드(15) 및 칩탑재판(13)의 하면은 상기 봉지부(34) 하면으로 노출되어 차후 마더보드에 실장 가능하게 되어 있다. 또한, 상기 상부 내부리드(25)의 외주연으로 연장된 외부리드(27) 역시 상기 봉지부(34) 측면으로 돌출되어 있으며, 이는 하부로 절곡되어 그 하면이 상기 하부 내부리드(15)의 하면과 동일 평면을 이루도록 되어 있다. 따라서, 상기 외부리드(27) 역시 차후 마더보드에 실장 가능한 형태로 되어 있다.Here, the lower surface of the lower inner lead 15 and the chip mounting plate 13 is exposed to the lower surface of the encapsulation portion 34 to be mounted on the motherboard later. In addition, the outer lead 27 extending to the outer circumference of the upper inner lead 25 also protrudes toward the side of the encapsulation portion 34, which is bent downward so that the lower surface of the lower inner lead 15 is lowered. It is made to be coplanar with. Therefore, the external lead 27 is also configured to be mounted on the motherboard later.

여기서, 도8b에 도시된 바와 같이 마더보드에 실장되는 하부 내부리드(15) 및 상기 외부리드(27)는 상호 교호되는 위치에 형성되어 있다.Here, as shown in FIG. 8B, the lower inner lead 15 and the outer lead 27 mounted on the motherboard are formed at mutually alternate positions.

따라서, 상기와 같은 반도체패키지(202)는 종래에 비해 월등히 많은 입출력핀수를 제공할 뿐만 아니라, 리드프레임의 면적 및 체적이 증가됨으로써, 방열성능이 향상되고, 따라서 전체적인 반도체패키지 및 반도체칩의 전기적 성능이 향상된 다.Accordingly, the semiconductor package 202 as described above not only provides a much larger number of input / output pins than the conventional one, but also increases the area and volume of the lead frame, thereby improving heat dissipation performance, and thus the overall electrical performance of the semiconductor package and the semiconductor chip. This is all done.

한편, 도9는 본 발명에 의한 또다른 반도체패키지(203)의 단면도로서, 이는 도8a에 도시된 반도체패키지(202)와 다르게 상부 내부리드(25)의 상면에 접착수단(38)에 의해 또다른 최상부 내부리드(35)가 더 접착되어 있는 것이 특징이다. 상기 최상부 내부리드(35)에는 봉지부(34) 외측으로 돌출되어 하부로 절곡된 최상부 외부리드(36)가 연결되어 있다. 따라서, 이러한 반도체패키지(203)는 입출력핀수를 극대화시키는 동시에 그 방열 성능도 극대화할 수 있게 된다.9 is a cross-sectional view of another semiconductor package 203 according to the present invention, which is different from the semiconductor package 202 shown in FIG. 8A by an adhesive means 38 on the upper surface of the upper inner lead 25. Another top inner lead 35 is further bonded. The uppermost inner lead 35 is connected to the uppermost outer lead 36 protruding outward from the encapsulation portion 34 and bent downward. Accordingly, the semiconductor package 203 can maximize the number of input / output fins and maximize its heat dissipation performance.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서 본 발명에 의한 리드프레임 및 이를 이용한 반도체패키지에 의하면 다수의 내부리드를 갖는 통상의 제1리드프레임을 구비하고, 상기 제1리드프레임의 내부리드 상부에는 그 제1리드프레임의 내부리드와 교호되는 위치에 다수의 내부리드가 형성된 제2리드프레임을 절연성의 접착수단으로 접착함으로써, 종래에 비해 대략 2배 이상 더 많은 입출력핀수(내부리드 또는/및 외부리드)를 확보하는 효과가 있다. 즉, 고집적화 추세에 따라 입출력패드의 갯수가 점차 증가되고 있는 최근의 반도체칩을 더욱 효율적으로 수용할 수 있다.Therefore, according to the lead frame and the semiconductor package using the same according to the present invention has a conventional first lead frame having a plurality of internal leads, and alternately with the inner lead of the first lead frame on the inner lead of the first lead frame By adhering the second lead frame having a plurality of inner leads to the position by insulating insulating means, the number of input / output pins (inner lead and / or outer lead) is approximately two times more than in the related art. That is, it is possible to more efficiently accommodate the recent semiconductor chip, the number of input and output pads gradually increasing in accordance with the trend of high integration.

또한, 리드프레임이 제1리드프레임 및 제2리드프레임으로 이루어짐으로써, 전체적인 리드프레임의 면적 및 체적이 커지고 이에 따라 반도체칩의 열을 보다 효 율적으로 외부로 방출하는 효과가 있다. 즉, 열저항을 나타내는 ΘJA(℃/W) 값이 감소하게 됨으로써, 반도체칩 및 반도체패키지의 전체적인 전기적 성능이 향상된다.In addition, since the lead frame is formed of the first lead frame and the second lead frame, the area and volume of the entire lead frame are increased, and accordingly, the heat of the semiconductor chip is more efficiently emitted to the outside. That is, by decreasing the value of Θ JA (° C./W) indicating thermal resistance, the overall electrical performance of the semiconductor chip and the semiconductor package is improved.

Claims (9)

대략 사각의 공간부를 중심으로, 그 외주연에는 다수의 내부리드가 상호 일정거리 이격된 채 바깥방향으로 연장되어 배열된 제1리드프레임과;A first lead frame having a plurality of internal leads extending outwardly and spaced apart from each other at a predetermined distance from a substantially rectangular space portion; 대략 사각의 공간부를 중심으로, 그 외주연에는 상기 제1리드프레임의 내부리드와 교호(交互)되는 상부에 다수의 내부리드가 상호 일정거리 이격된 채 바깥방향으로 연장되어 배열됨과 동시에, 댐바로 상호 연결된 제2리드프레임과;At the outer periphery, a plurality of inner leads are arranged on the outer periphery of the first lead frame alternately with the inner leads of the first lead frame and are arranged to extend outwardly at a predetermined distance from each other. An interconnected second lead frame; 상기 제1리드프레임의 내부리드와 상기 제2리드프레임의 댐바를 상하로 접착시키는 접착수단을 포함하여 이루어진 리드프레임.And a bonding means for bonding the inner lead of the first lead frame and the dam bar of the second lead frame up and down. 제1항에 있어서, 상기 제1리드프레임의 내부리드는 칩탑재판으로부터 근접한 위치에 제1평탄부가 형성되고, 상기 제1평탄부에 연결되어 상향(上向)으로 경사(傾斜)진 경사부가 형성되고, 상기 경사부에 연결되어 상기 접착수단에 접착되는 제2평탄부로 이루어진 것을 특징으로 하는 리드프레임.The inclined portion of claim 1, wherein the inner lead of the first lead frame is formed with a first flat portion at a position proximate to the chip mounting plate, and is connected to the first flat portion to be inclined upward. And a second flat portion connected to the inclined portion and attached to the bonding means. 제1항에 있어서, 상기 제1리드프레임의 내부리드 사이에는 상기 내부리드의 두께보다 두껍게 접착수단이 충진되어 있고, 상기 접착수단의 상부에는 제2리드프레임의 내부리드가 접착된 것을 특징으로 하는 리드프레임.The method of claim 1, wherein the bonding means is filled between the inner lead of the first lead frame thicker than the thickness of the inner lead, the inner lead of the second lead frame is bonded to the upper portion of the bonding means Leadframe. 제3항에 있어서, 상기 제1리드프레임의 내부리드는 상기 제2리드프레임의 내 부리드보다 칩탑재판쪽으로 더 돌출되어 있는 것을 특징으로 하는 리드프레임.The lead frame according to claim 3, wherein the inner lead of the first lead frame protrudes more toward the chip mounting plate than the inner lead of the second lead frame. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제1리드프레임 또는 제2리드프레임중 적어도 어느 하나의 공간부에는 반도체칩이 탑재될 수 있도록 칩탑재판이 더 형성된 것을 특징으로 하는 리드프레임.The lead frame according to any one of claims 1 to 4, wherein a chip mounting plate is further formed in a space portion of at least one of the first lead frame and the second lead frame. 대략 판상의 칩탑재판과;An approximately plate-shaped chip mounting plate; 상기 칩탑재판의 상면에 접착수단으로 접착된 동시에 상면에는 다수의 입출력패드가 형성된 반도체칩과;A semiconductor chip bonded to an upper surface of the chip mounting plate by an adhesive means and having a plurality of input / output pads formed thereon; 상기 칩탑재판의 외주연에 배열된 다수의 하부 내부리드와;A plurality of lower inner leads arranged on an outer circumference of the chip mounting plate; 상기 하부 내부리드와 일정거리 이격된 상부에 위치된 다수의 상부 내부리드와;A plurality of upper inner leads positioned at upper portions spaced apart from the lower inner leads by a predetermined distance; 상기 상부 내부리드로부터 외측으로 연장된 외부리드와;An outer lead extending outwardly from the upper inner lead; 상기 반도체칩의 입출력패드와 하부 내부리드 및 상기 입출력패드와 상부 내부리드를 상호 전기적으로 연결하는 다수의 도전성와이어와;A plurality of conductive wires electrically connecting the input / output pad and the lower internal lead of the semiconductor chip and the input / output pad and the upper internal lead to each other; 상기 칩탑재판, 반도체칩, 하부 내부리드, 상부 내부리드 및 도전성와이어가 봉지재로 봉지되어 있되, 상기 하부리드의 하면 및 외부 리드가 외측으로 노출되도록 형성된 봉지부를 포함하여 이루어진 것을 특징으로 하는 반도체패키지.The chip mounting plate, the semiconductor chip, the lower inner lead, the upper inner lead and the conductive wire is encapsulated with an encapsulant, the semiconductor comprising a sealing portion formed to expose the lower surface and the outer lead of the lower lead to the outside package. 제1항에 있어서, 상기 하부 내부리드는 상기 칩탑재판으로부터 근접한 위치 에 제1평탄부가 형성되고, 상기 제1평탄부에 연결되어 상향으로 경사진 경사부가 형성되고, 상기 경사부에 연결되어 상기 접착수단에 접착되는 제2평탄부로 이루어져 있으며, 상기 경사부 및 제2평탄부는 봉지부 내측에 위치됨을 특징으로 하는 반도체패키지.The method of claim 1, wherein the lower inner lead is formed with a first flat portion at a position proximate to the chip mounting plate, the inclined portion is formed to be inclined upwardly connected to the first flat portion, And a second flat portion bonded to the bonding means, wherein the inclined portion and the second flat portion are positioned inside the encapsulation portion. 제6항 또는 제7항에 있어서, 상기 외부리드는 봉지부 외측으로 연장된 동시에, 상기 외부리드의 하면이 상기 칩탑재판의 하면과 동일면상에 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package according to claim 6 or 7, wherein the outer lead extends to the outside of the encapsulation portion, and the lower surface of the outer lead is formed on the same surface as the lower surface of the chip mounting plate. 제6항 또는 제7항에 있어서, 상기 상부 내부리드의 상면에는 접착수단에 의해 최상부 내부리드가 더 접착되어 있고, 상기 최상부 내부리드에는 봉지부 외측으로 돌출된 최상부 외부리드가 더 연결된 것을 특징으로 하는 반도체패키지.The upper inner lead is further bonded to the upper surface of the upper inner lead by an adhesive means, and the upper outer lead is further connected to the upper inner lead. Semiconductor package.
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