KR100668857B1 - 적층형 패키지 - Google Patents
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Abstract
개시된 적층형 패키지는, 기판과, 기판 일면 양 측단부에 마주보도록 한 쌍씩 적층 결합된 다수의 가이드 기판과, 한 쌍씩 마주보는 다수의 가이드 기판 사이에 각각 결합되는 다수의 칩 및 기판 타면에 마련된 솔더 볼을 포함함으로써, 칩과 기판 사이의 전기적 연결 매개체에 의한 쇼트 현상 등을 방지할 수 있어, 패키지의 작동 불량 방지 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
적층형 패키지
Description
도 1은 종래의 적층형 패키지를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도,
도 3은 도 2의 가이드 기판과 칩의 결합 모습을 나타낸 부분 단면도.
<도면의 주요부분에 대한 부호의 설명>
100... 적층형 패키지 110... 기판
120... 가이드 기판 120a... 수평 바
120b... 수직 바 121... 콘택 패드
122... 비아 홀 123... 구리층
124... 스냅 돌기 130... 칩
131... 칩 패드 140... 솔더 볼
150... 스냅 링
본 발명은 적층형 패키지에 관한 것으로서, 특히 칩과 기판과의 전기적 연결을 단순화시킨 적층형 패키지에 관한 것이다.
일반적으로 최종 반도체 제품의 크기와 무게는 패키지(package)에 의하여 결정된다고 할 수 있다. 그리고 최근 전자 제품이 점차 소형화 되면서 반도체가 실장될 공간은 더욱 줄어든 반면, 전자 제품은 더욱 다기능화되고, 고성능화되기 때문에 이를 뒷받침해 줄 반도체의 종류 및 개수는 늘어나는 추세이며, 따라서 단위 체적당 실장 효율을 높이기 위하여 패키지는 얇고, 작으며, 가벼워지는 적층형 패키지의 형태로 개발되고 있다.
이러한 적층형 패키지는 도 1과 같이 기판(11) 일면에 다수의 칩(12)을 접착제(15)에 의하여 적층한 후, 칩(12) 각각과 기판(11)과의 전기적 연결을 위하여 와이어(13) 본딩을 한다. 그리고 칩(12) 및 와이어(13)를 외부로부터 보호하기 위하여 EMC(epoxy molding compound;14) 몰딩을 하여 적층형 패키지(10)를 완성하며, 이 적층형 패키지(10)를 인쇄회로기판(미도시)에 실장시키기 위하여 기판(11) 타면에 솔더 볼(17)을 마련한다.
미설명 부호 16은 범프(bump)이다.
그런데, 이와 같은 구조의 적층형 패키지(10)는 기판(11) 상에 적층되는 칩(12)의 수만큼 기판(11)과의 전기적 연결을 위하여 다수의 와이어(13)가 필요한데, 이 와이어(13)의 수 증가는 와이어(13) 간의 엉김이나 쇼트(short) 현상 등을 발생시켜 칩(12)의 동작 오류나 파손 등 제품의 불량 원인이 되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 칩과 기판 사이의 전기적 연결 시 발생할 수 있는 칩의 동작 오류나 쇼트 현상 등을 방지할 수 있는 개선된 적층형 패키지를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 적층형 패키지는, 기판; 상기 기판 일면 양 측단부에 마주보도록 한 쌍씩 적층 결합된 다수의 가이드 기판; 상기 한 쌍씩 마주보는 다수의 가이드 기판 사이에 각각 결합되는 다수의 칩; 및 상기 기판 타면에 마련된 솔더 볼;을 포함하며, 상기 가이드 기판은, 마주보는 한 쌍의 수평 바와 상기 수평 바를 연결하는 수직 바가 일체로 형성된 "ㄷ"자 형상으로, 상기 수평 바의 마주보는 면 각각에는 콘택 패드가 형성되며, 상기 수직 바 내부에는 비아 홀이 형성되고, 상기 비아 홀을 형성하는 상기 수직바의 내벽면에는 구리층이 형성되며, 상기 비아홀이 형성된 상기 수직 바의 일면에는 스냅 링이 장착되고, 상기 수직 바의 타면에는 상기 구리층에 의하여 형성된 스냅 돌기가 마련된 것을 특징으로 한다.
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여기서, 상기 칩에는 상기 콘택 패드와 접촉하도록 칩 패드가 마련된 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도이고, 도 3은 도 2의 부분 가이드 기판과 칩의 결합 모습을 나타낸 부분 단면도를 나타낸 것이다.
여기서, 칩을 보호하기 위하여 밀봉하는 EMC는 일반적인 기술이므로 도면 및 구성에서의 설명은 생략하기로 한다.
도면을 참조하면, 적층형 패키지(100)는 기판(110)과, 다수의 가이드 기판(guide substrate;120)과, 다수의 칩(130) 및 솔더 볼(140)을 포함한다.
가이드 기판(120)은 기판(110) 일면 양 측단부에 서로 마주보도록 한 쌍씩 적층되며, 한 쌍의 가이드 기판(120) 사이에 칩(130)이 결합된다. 이 가이드 기판(120)은 한 쌍씩 다수개가 마련되어 여러 층으로 적층될 수 있으며, 이 경우 다수의 칩(130)을 다수로 적층된 가이드 기판(120) 사이에 삽입 결합시켜 적층시킬 수 있다.
이 가이드 기판(120)의 구조는 마주보는 한 쌍의 수평 바(horizontal bar;120a)와 이 수평 바(120a)의 일단부를 연결하는 수직 바(vertical bar;120b)가 일체로 형성된 "ㄷ"자 형상을 가진다. 이 "ㄷ"자 형상의 개구부를 통해 칩(130)이 삽입되어 결합된다.
수평 바(120a)의 타단부의 마주보는 면 각각에는 엠보싱(embossing) 형상의 콘택 패드(contact pad;121)가 마련된다. 이 콘택 패드(121)는 "ㄷ"자의 개구부를 통해 삽입된 칩(130)을 고정하는 역할과 칩(130) 상에 마련된 칩 패드(131)와의 전기적 연결을 한다.
수직 바(120b)의 내부에는 비아 홀(via hole;122)이 형성되는데, 이 비아 홀 (122)을 형성하는 수직 바(120b)의 내벽면에는 구리층(123)이 형성된다. 이 구리층(123)이 형성된 비아 홀(122)을 적층되는 다수의 칩(130) 사이에 전기적 신호를 연결하기 위한 것이다.
그리고 수직 바(120b)의 일면, 즉 비아 홀(122)에 의하여 개구부가 형성된 수직 바(120b)의 일면에는 스냅 링(snap ring;150)이 장착되고, 타면에는 구리층(123)이 연장되어 스냅 돌기(124)가 형성된다. 이 스탭 링(150)과 스냅 돌기(124)는 다수의 가이드 기판(120)이 적층 시, 가이드 기판(120) 사이의 결합을 위한 것으로서, 상호 끼워맞춤식 암수 결합을 한다.
칩(130)은 마주보는 한 쌍의 가이드 기판(120)에 삽입 결합되며, 가이드 기판(120)의 콘택 패드(121)와 접촉하는 면에는 칩 패드(131)가 마련되어 칩(130)과 가이드 기판(120) 사이의 전기적 연결을 하게 한다.
이와 같은 구조의 적층형 패키지는 종래의 다수의 칩 적층에 의하여 패키지 제조 시, 가이드 기판에 의하여 칩을 고정하고, 칩의 수만큼 필요로 했던 와이어 대신 가이드 기판에 마련된 콘택 패드를 이용하여 기판과의 전기적인 연결을 하므로, 와이어 사이의 엉김 등에 의한 쇼트 현상을 방지할 수 있고, 칩의 오작동 등을 방지할 수 있게 된다.
상술한 바와 같이 본 발명의 적층형 패키지에 의하면, 칩 적층을 위하여 가이드 기판을 마련하고, 칩과 가이드 기판 사이의 전기적 연결을 위하여 가이드 기판에 콘택 패드를 마련함으로써, 칩과 기판 사이의 전기적 연결 매개체에 의한 쇼 트 현상 등을 방지할 수 있어, 패키지의 작동 불량 방지 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.
Claims (5)
- 기판;상기 기판 일면 양 측단부에 마주보도록 한 쌍씩 적층 결합된 다수의 가이드 기판;상기 한 쌍씩 마주보는 다수의 가이드 기판 사이에 각각 결합되는 다수의 칩; 및상기 기판 타면에 마련된 솔더 볼;을 포함하며,상기 가이드 기판은, 마주보는 한 쌍의 수평 바와 상기 수평 바를 연결하는 수직 바가 일체로 형성된 "ㄷ"자 형상으로, 상기 수평 바의 마주보는 면 각각에는 콘택 패드가 형성되며, 상기 수직 바 내부에는 비아 홀이 형성되고, 상기 비아 홀을 형성하는 상기 수직바의 내벽면에는 구리층이 형성되며, 상기 비아홀이 형성된 상기 수직 바의 일면에는 스냅 링이 장착되고, 상기 수직 바의 타면에는 상기 구리층에 의하여 형성된 스냅 돌기가 마련된 것을 특징으로 하는 적층형 패키지.
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- 제 1 항에 있어서,상기 칩에는 상기 콘택 패드와 접촉하도록 칩 패드가 마련된 것을 특징으로 하는 적층형 패키지.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050061175A KR100668857B1 (ko) | 2005-07-07 | 2005-07-07 | 적층형 패키지 |
JP2006158464A JP4845600B2 (ja) | 2005-07-07 | 2006-06-07 | 積層型パッケージ |
US11/449,990 US7391106B2 (en) | 2005-07-07 | 2006-06-09 | Stack type package |
CNB2006101031784A CN100524740C (zh) | 2005-07-07 | 2006-07-07 | 堆叠型封装 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050061175A KR100668857B1 (ko) | 2005-07-07 | 2005-07-07 | 적층형 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070006112A KR20070006112A (ko) | 2007-01-11 |
KR100668857B1 true KR100668857B1 (ko) | 2007-01-16 |
Family
ID=37597728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050061175A KR100668857B1 (ko) | 2005-07-07 | 2005-07-07 | 적층형 패키지 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7391106B2 (ko) |
JP (1) | JP4845600B2 (ko) |
KR (1) | KR100668857B1 (ko) |
CN (1) | CN100524740C (ko) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5177625B2 (ja) | 2006-07-11 | 2013-04-03 | 独立行政法人産業技術総合研究所 | 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法 |
WO2008114430A1 (ja) | 2007-03-20 | 2008-09-25 | Kabushiki Kaisha Nihon Micronics | 積層型パッケージ要素、積層型パッケージ要素の端子形成方法、積層型パッケージ、及び、積層型パッケージの形成方法 |
JPWO2008142764A1 (ja) * | 2007-05-18 | 2010-08-05 | 株式会社日本マイクロニクス | 積層型パッケージ、及び、積層型パッケージの形成方法 |
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-
2005
- 2005-07-07 KR KR1020050061175A patent/KR100668857B1/ko not_active IP Right Cessation
-
2006
- 2006-06-07 JP JP2006158464A patent/JP4845600B2/ja not_active Expired - Fee Related
- 2006-06-09 US US11/449,990 patent/US7391106B2/en not_active Expired - Fee Related
- 2006-07-07 CN CNB2006101031784A patent/CN100524740C/zh not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
CN100524740C (zh) | 2009-08-05 |
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JP2007019484A (ja) | 2007-01-25 |
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CN1893063A (zh) | 2007-01-10 |
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