KR100668751B1 - 반도체 메모리소자의 스토리지노드컨택 형성방법 - Google Patents

반도체 메모리소자의 스토리지노드컨택 형성방법 Download PDF

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Abstract

본 발명의 반도체 메모리소자의 스토리지노드컨택 형성방법에 의하면, 랜딩플러그를 노출시키는 비트라인컨택홀 형성과 동시에 스토리지노드컨택홀을 형성한다. 그리고 비트라인컨택 및 비트라인 형성시에 스토리지노드컨택홀을 비트라인과 동일한 도전막으로 채워서 제1 스토리지노드컨택을 형성한다. 이후 비트라인 측벽에 비트라인 스페이서막을 형성하고, 전면에 비트라인 사이의 제1 스토리지노드컨택을 노출시키는 제3 컨택홀을 형성한다. 그리고 비트라인 사이의 제3 컨택홀을 도전막으로 채워서 제2 스토리지노드컨택을 형성하는 단계를 포함한다.
스토리지노드컨택, 자기정렬된 컨택(SAC), 텅스텐

Description

반도체 메모리소자의 스토리지노드컨택 형성방법{Method of fabricating the storage node in semiconductor memory device}
도 1 내지 도 12는 본 발명에 따른 반도체 메모리소자의 스토리지노드컨택 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 메모리소자의 스토리지노드컨택 형성방법에 관한 것이다.
최근 반도체 메모리소자가 미세화되어 라인 폭과 라인들 사이의 간격이 점점 감소되고 있으며, 이에 따라 리소그라피 공정에서의 해상도(resolution)도 현저하게 증가하고 있다. 그러나 얼라인 기술(alignment technique)의 향상은 해상도의 증가 추세를 따라가지 못하고 있으며, 따라서 반도체 메모리소자를 제조하는데 있어서, 미스얼라인(misalign) 발생을 최소화하는 것이 중요한 관건으로 대두되고 있다.
특히 디램(DRAM; Dynamic Random Access Memory)과 같이 커패시터를 포함하는 반도체 메모리소자의 경우, 커패시터의 유효 면적을 증가시키기 위하여 먼저 비 트라인을 형성한 후에 커패시터를 형성하는데, 이 경우에 비트라인 형성 이후에 트랜지스터의 불순물영역과 커패시터의 스토리지노드(storage node)를 전기적으로 연결하기 위한 스토리지노드컨택을 형성할 필요가 있다. 이 스토리지노드컨택을 형성하기 위해서는 먼저 좁고 깊은 컨택홀을 형성하여야 한다. 그런데 이와 같이 높은 어스펙트 비(aspect ratio)를 갖는 컨택홀을 형성하기 위하여 리소그라피 공정을 수행하는데 있어서 충분한 얼라인 마진을 확보하기가 용이하지 않다. 따라서 최근에는 하부도전막을 절연막으로 덮은 뒤에 이 하부도전막 및 절연막을 정렬 마스크로 식각공정을 수행하여 컨택홀을 형성하는 자기정렬된(self-aligned) 컨택공정이 주로 사용된다.
그러나 최근 소자의 집적도가 더욱 더 증가함에 따라서 비트라인 사이의 간격은 더욱 더 줄어들고 있다. 따라서 자기정렬된 컨택공정을 사용하여 스토리지노드 컨택홀을 형성하더라도, 미세한 미스얼라인이나 오버레이 흔들림에도 식각에 의한 비트라인의 손상이 발생하고 있다. 비트라인 뿐만 아니라 하부의 워드라인도 또한 상기 식각에 의해 손상될 수 있으며, 심한 경우에는 비트라인이나 워드라인이 스토리지노드와 단락(short circuit)되어 반도체 메모리소자의 동작이 불가능해지는 경우도 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 자기정렬된 컨택공정을 사용하여 식각에 의한 비트라인이나 워드라인의 손상이 발생되지 않도록 하는 반도체 메모리소자의 스토리지노드컨택 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리소자의 스토리지노드컨택 형성방법은, 제1 불순물영역 및 제2 불순물영역을 갖는 반도체기판 위에 게이트스택을 형성하는 단계; 상기 게이트스택 사이의 반도체기판 위에서 상기 제1 불순물영역 및 제2 불순물영역에 각각 연결되는 제1 랜딩플러그 및 제2 랜딩플러그를 형성하는 단계; 상기 제1 랜딩플러그 및 제2 랜딩플러그를 갖는 결과물 위에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막의 일부를 제거하여 상기 제1 랜딩플러그 및 제2 랜딩플러그를 각각 노출시키는 제1 컨택홀 및 제2 컨택홀을 형성하는 단계; 상기 제1 컨택홀 및 제2 컨택홀을 각각 도전막으로 채워서 비트라인컨택 및 제1 스토리지노드컨택을 형성하고, 상기 비트라인컨택 위에 비트라인을 형성하는 단계; 상기 비트라인 측벽에 비트라인 스페이서막을 형성하는 단계; 상기 비트라인 스페이서막이 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막의 일부를 제거하여 상기 비트라인 사이의 제1 스토리지노드컨택을 노출시키는 제3 컨택홀을 형성하는 단계; 및 상기 제3 컨택홀을 도전막으로 채워서 제2 스토리지노드컨택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 랜딩플러그 및 제2 랜딩플러그는 폴리실리콘막으로 형성할 수 있다.
상기 제1 컨택홀 및 제2 컨택홀을 형성하는 단계는, 상기 제1 랜딩플러그 및 제2 랜딩플러그를 갖는 결과물 위에 상기 제1 랜딩플러그의 표면에 대응하는 제1 층간절연막 상부 표면을 노출시키는 제1 개구부 및 상기 제2 랜딩플러그의 표면에 대응하는 제1 층간절연막 상부 표면을 노출시키는 제2 개구부를 갖는 제1 마스크막패턴을 형성하는 단계; 상기 제1 마스크막패턴을 식각마스크로 한 식각으로 상기 제1 개구부 및 제2 개구부에 의해 노출되는 제1 층간절연막의 노출부분을 제거하여 상기 제1 랜딩플러그 및 제2 랜딩플러그를 각각 노출시키는 제1 컨택홀 및 제2 컨택홀을 형성하는 단계; 및 상기 제1 마스크막패턴을 제거하는 단계를 포함할 수 있다.
이 경우 상기 제1 마스크막패턴은, 홀 형태의 제1 개구부 및 제2 개구부를 갖는 것이 바람직하다.
상기 제1 컨택홀 및 제2 컨택홀을 채우는 도전막은 텅스텐막을 포함할 수 있다.
상기 제3 컨택홀을 형성하는 단계는, 상기 제2 층간절연막 위에 상기 제1 스토리지노드컨택의 표면에 대응하는 제2 층간절연막의 상부표면을 노출시키는 개구부를 갖는 제2 마스크막패턴을 형성하는 단계; 상기 제2 마스크막패턴을 식각마스크로 한 식각으로 상기 개구부에 의해 노출되는 제2 층간절연막의 노출부분을 제거하여 상기 제1 스토리지노드컨택을 노출시키는 제3 컨택홀을 형성하는 단계; 및 상기 제2 마스크막패턴을 제거하는 단계를 포함할 수 있다.
이 경우 상기 제2 마스크막패턴은 라인 형태의 개구부를 갖는 것이 바람직하다.
여기서 상기 라인 형태의 개구부는, 상기 비트라인과 수직이고 상기 게이트 스태과 나란한 방향으로 배치되는 것이 바람직하다.
상기 제3 컨택홀을 채우는 도전막은 텅스텐막을 포함할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 12는 본 발명에 따른 반도체 메모리소자의 스토리지노드컨택 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 특히 도 2 및 도 3은 도 1의 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 각각 절단하여 나타내 보인 단면도들이고, 도 5 및 도 6은 도 4의 선 Ⅴ-Ⅴ' 및 선 Ⅵ-Ⅵ'를 따라 각각 절단하여 나타내 보인 단면도들이고, 도 8 및 도 9는 도 7의 선 Ⅷ-Ⅷ' 및 선 Ⅸ-Ⅸ를 따라 각각 절단하여 나타내 보인 단면도들이며, 그리고 도 11 및 도 12는 도 10의 선 ⅩⅠ-ⅩⅠ' 및 선 ⅩⅡ-ⅩⅡ'를 따라 각각 절단하여 나타내 보인 단면도들이다.
먼저 도 1 내지 도 3을 참조하면, 반도체기판(100)에 소자분리막(110)을 형성하여 셀영역(120)을 한정한다. 셀영역(120)은 트랜지스터와 같은 반도체소자가 형성되는 영역으로서, 도 1에 나타낸 형상은 일 예로서 다른 여러 가지 형상으로 형성될 수도 있다. 셀영역(120)에는, 후속의 불순물주입 및 확산공정에 의해, 채널영역(121), 비트라인컨택영역(122) 및 스토리지노드컨택영역(123)이 형성된다. 소자분리막(110)은 트랜치 소자분리막이지만, 경우에 따라서는 로코스(LOCOS) 형태의 소자분리막일 수도 있다. 셀영역(120)을 한정한 후에는, 셀영역(120)을 가로지르는 스트라이프 형태의 게이트스택(140)을 형성한다. 게이트스택(140)을 형성하기 전에, 게이트스택(140)과 반도체기판(100) 사이에 배치되도록 게이트절연막(130)을 형성한다. 도면에 상세하게 나타내지는 않았지만, 게이트스택(140)은 게이트도전막 및 하드마스크 절연막이 순차적으로 적층되는 구조로 형성한다. 게이트도전막으로는 폴리실리콘막/텅스텐실리사이드막이 사용될 수 있고, 하드마스크 절연막으로는 질화막이 사용될 수 있다.
상기 게이트스택(140)을 형성한 후에는, 게이트스택(140) 사이의 반도체기판(100) 위에 절연막(160)이 배치되도록 한다. 다음에 소정의 마스크막패턴(미도시)을 이용한 식각공정을 수행하여 반도체기판(100)의 비트라인컨택영역(122) 및 스토리지노드컨택영역(123)의 표면을 노출시키는 랜딩플러그용 컨택홀을 형성한다. 상기 식각은 통상의 자기정렬된 컨택공정을 사용하여 수행할 수 있다. 그리고 이 랜딩플러그용 컨택홀이 채워지도록 전면에 도전막을 형성한다. 도전막으로는 폴리실리콘막이 사용될 수 있다. 다음에 상기 도전막에 대한 평탄화 또는 에치백을 수행하여 상호 분리된 랜딩플러그(151, 152)를 형성한다. 여기서 랜딩플러그(151)는 하부의 비트라인컨택영역(122)에 연결되며, 후속공정에 의해 상부에 배치되는 비트라인컨택과도 연결된다. 그리고 랜딩플러그(152)는 하부의 스토리지노드컨택영역(123)에 연결되며, 후속공정에 의해 상부의 스토리지노드컨택과도 연결된다. 상기 랜딩플러그(151, 152)를 형성한 후에는, 전면에 제1 층간절연막(161)을 형성한다.
다음에 도 4 내지 도 6을 참조하면, 제1 층간절연막(161) 위에 제1 마스크막패턴(170)을 형성한다. 이 제1 마스크막패턴(170)은 포토레지스트막으로 형성할 수 있으며, 랜딩플러그(151) 표면 위의 제1 층간절연막(161) 표면을 노출시키는 홀(hole) 형태의 제1 개구부와 랜딩플러그(152) 표면 위의 제1 층간절연막(161) 표면을 노출시키는 홀 형태의 제2 개구부를 갖는다. 제1 마스크막패턴(170)을 형성한 후에는, 제1 마스크막패턴(170)을 식각마스크로 한 식각으로 제1 개구부 및 제2 개구부에 의해 노출되는 제1 층간절연막(161)의 노출부분을 제거한다. 그러면 제1 층간절연막(161)을 관통하여 랜딩플러그(151)의 상부표면을 노출시키는 제1 컨택홀(171)과, 그리고 제1 층간절연막(161)을 관통하여 랜딩플러그(152)의 상부표면을 노출시키는 제2 컨택홀(172)이 형성된다. 제1 컨택홀(171) 및 제2 컨택홀(172)을 형성한 후에는 제1 마스크막패턴(170)을 통상의 방법을 사용하여 제거한다.
다음에 도 7 내지 도 9를 참조하면, 통상의 비트라인컨택(181) 및 비트라인(180) 형성공정을 수행한다. 구체적으로 제1 컨택홀(171) 및 제2 컨택홀(172)을 갖는 결과물 전면에 장벽막, 비트라인도전막 및 하드마스크절연막을 순차적으로 적층한 후 패터닝을 수행하여, 제1 컨택홀(171)을 채우는 비트라인컨택(181) 및 그 위에 배치되는 비트라인(180)을 형성한다. 상기 장벽막으로는 티타늄/티타늄나이트라이드(Ti/TiN)막이 사용될 수 있고, 비트라인도전막으로는 텅스텐(W)막이 사용될 수 있으며, 하드마스크막 절연막으로는 질화막이 사용된다. 상기 비트라인(180)이 형성되는 과정에서 제2 컨택홀(172)도 비트라인도전막, 즉 텅스텐막으로 채워지며, 그 결과 하부의 랜딩플러그(152)를 통해 셀영역(120)의 스토리지노드컨택영역(123)과 연결되는 제1 스토리지노드컨택(190)이 형성된다. 반면에 비트라인컨택(181)은 하부의 랜딩플러그(151)를 통해 셀영역(120)의 비트라인컨택영역(122)과 연결된다. 상기 비트라인(180)을 형성한 후에는 비트라인(180) 측벽에 비트라인 스페이서막(182)을 형성한다. 비트라인 스페이서막(182)은 질화막으로 형성한다. 비트라인 스페이서막(182)의 두께는 충분히 두껍게 하며, 이에 따라 후속의 스토리지노드 컨택홀 형성시 별도의 스페이서막 형성공정을 생략할 수 있다.
다음에 도 10 내지 도 12를 참조하면, 전면에 제2 층간절연막(162)을 형성하고, 제2 층간절연막(162)을 평탄화한 후, 그 위에 제2 마스크막패턴(210)을 형성한다. 경우에 따라서 상기 평탄화는 생략할 수도 있다. 제2 마스크막패턴(210)은 포토레지스트막으로 형성할 수 있다. 제2 마스크막패턴(210)은 개구부(211)를 갖는데, 도 10에 나타낸 바와 같이, 이 개구부(211)는 홀 형태가 아닌 라인(line) 형태를 갖는다. 즉 개구부(211)는, 비트라인(180)과는 수직하고, 게이트스택(140)과는 나란하도록 배치되며, 제1 스토리지노드컨택(190) 표면에 대응하는 제3 절연막(163) 상부 표면을 노출시킨다.
다음에 제2 마스크막패턴(210)을 식각마스크로 한 식각으로 제2 층간절연막(162)의 노출부분을 제거하여 컨택홀(212)을 형성한다. 상기 컨택홀(212)에 의해 비트라인(180) 사이의 제1 스토리지노드컨택(190) 표면이 노출된다. 다음에 도면에 나타내지는 않았지만, 제2 마스크막패턴(210)을 제거한 후, 상기 컨택홀(212) 내부를 도전막으로 채운다. 상기 도전막으로서 텅스텐막을 사용한다. 그리고 통상의 평탄화 또는 에치백을 수행하여 상호 분리된 제2 스토리지노드컨택(미도시)을 형성한다. 이후 통상의 방법에 의해 스토리지노드, 유전체막 및 플레이트노드를 순차적으로 형성하여 커패시터를 완성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 메모리소자의 스토리지노드컨택 형성방법에 의하면 다음과 같은 이점들이 제공된다.
첫째로, 비트라인을 형성하면서, 동시에 제1 스토리지노드컨택을 형성하므로, 형성하여야 할 제2 스토리지노드 컨택홀의 깊이가 기존과 비교하여 낮아진다.
둘째로, 비트라인을 정확하게 정렬시킴으로써, 스토리지노드컨택과 게이트 사이의 정렬이 자동으로 정확하게 정렬되도록 할 수 있다.
셋째로, 비트라인 사이를 도전막으로 채워서 제2 스토리지노드 컨택을 형성함으로써, 기존과 같이 홀 형태의 좁고 깊은 컨택홀을 뚫는 공정과 비교하여 자기정렬된 컨택공정의 실패를 억제할 수 있다.
그리고 넷째로, 스토리지노드컨택을 텅스텐으로 형성할 수 있으며, 폴리실리콘막과 비교하여 텅스텐의 상대적으로 낮은 저항으로 인하여 소자의 동작특성을 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (9)

  1. 제1 불순물영역 및 제2 불순물영역을 갖는 반도체기판 위에 게이트스택을 형성하는 단계;
    상기 게이트스택 사이의 반도체기판 위에서 상기 제1 불순물영역 및 제2 불순물영역에 각각 연결되는 제1 랜딩플러그 및 제2 랜딩플러그를 형성하는 단계;
    상기 제1 랜딩플러그 및 제2 랜딩플러그를 갖는 결과물 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막의 일부를 제거하여 상기 제1 랜딩플러그 및 제2 랜딩플러그를 각각 노출시키는 제1 컨택홀 및 제2 컨택홀을 형성하는 단계;
    상기 제1 컨택홀 및 제2 컨택홀을 각각 도전막으로 채워서 비트라인컨택 및 제1 스토리지노드컨택을 형성하고, 상기 비트라인컨택 위에 비트라인을 형성하는 단계;
    상기 비트라인 측벽에 비트라인 스페이서막을 형성하는 단계;
    상기 비트라인 스페이서막이 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막의 일부를 제거하여 상기 비트라인 사이의 제1 스토리지노드컨택을 노출시키는 제3 컨택홀을 형성하는 단계; 및
    상기 제3 컨택홀을 도전막으로 채워서 제2 스토리지노드컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방 법.
  2. 제1항에 있어서,
    상기 제1 랜딩플러그 및 제2 랜딩플러그는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
  3. 제1항에 있어서, 상기 제1 컨택홀 및 제2 컨택홀을 형성하는 단계는,
    상기 제1 랜딩플러그 및 제2 랜딩플러그를 갖는 결과물 위에 상기 제1 랜딩플러그의 표면에 대응하는 제1 층간절연막 상부 표면을 노출시키는 제1 개구부 및 상기 제2 랜딩플러그의 표면에 대응하는 제1 층간절연막 상부 표면을 노출시키는 제2 개구부를 갖는 제1 마스크막패턴을 형성하는 단계;
    상기 제1 마스크막패턴을 식각마스크로 한 식각으로 상기 제1 개구부 및 제2 개구부에 의해 노출되는 제1 층간절연막의 노출부분을 제거하여 상기 제1 랜딩플러그 및 제2 랜딩플러그를 각각 노출시키는 제1 컨택홀 및 제2 컨택홀을 형성하는 단계; 및
    상기 제1 마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
  4. 제3항에 있어서,
    상기 제1 마스크막패턴은, 홀 형태의 제1 개구부 및 제2 개구부를 갖는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
  5. 제1항에 있어서,
    상기 제1 컨택홀 및 제2 컨택홀을 채우는 도전막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
  6. 제1항에 있어서, 상기 제3 컨택홀을 형성하는 단계는,
    상기 제2 층간절연막 위에 상기 제1 스토리지노드컨택의 표면에 대응하는 제2 층간절연막의 상부표면을 노출시키는 개구부를 갖는 제2 마스크막패턴을 형성하는 단계;
    상기 제2 마스크막패턴을 식각마스크로 한 식각으로 상기 개구부에 의해 노출되는 제2 층간절연막의 노출부분을 제거하여 상기 제1 스토리지노드컨택을 노출시키는 제3 컨택홀을 형성하는 단계; 및
    상기 제2 마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
  7. 제6항에 있어서,
    상기 제2 마스크막패턴은 라인 형태의 개구부를 갖는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
  8. 제7항에 있어서,
    상기 라인 형태의 개구부는, 상기 비트라인과 수직이고 상기 게이트스태과 나란한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
  9. 제1항에 있어서,
    상기 제3 컨택홀을 채우는 도전막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 메모리소자의 스토리지노드컨택 형성방법.
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