KR100668220B1 - Inductor for Semiconductor Device - Google Patents
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Abstract
반도체 소자용 인덕터를 개시한다. 본 인덕터는 수직형 구조로 구성되는데, 복수의 금속 배선층이 각각의 금속 배선층 사이에 적어도 일층의 절연층을 개재하여 상호 중첩되게 교대로 배치된 복수의 수평환부 및 적어도 일층의 절연층을 관통하여 형성되고 상기 복수의 금속 배선층 중 대응하는 두 개의 금속 배선층 각각의 일단을 전기적으로 접속시키는 적어도 하나의 컨택 플러그를 포함하는 복수의 수직환부를 포함하고, 상기 복수의 수평환부 및 상기 복수의 수직환부는 수직면상으로 연속적인 나선을 이루도록 형성한다. 그리하여 인덕터의 나선이 반도체 기판 평면과 수직한 구조의 수직형 인덕터를 구성할 수 있다.An inductor for a semiconductor device is disclosed. The inductor has a vertical structure in which a plurality of metal wiring layers are formed through a plurality of horizontal rings and at least one insulating layer which are alternately arranged to overlap each other through at least one insulating layer between each metal wiring layer. And a plurality of vertical rings including at least one contact plug electrically connecting one end of each of the two corresponding metal wiring layers of the plurality of metal wiring layers, wherein the plurality of horizontal rings and the plurality of vertical rings are vertical. Form a continuous spiral on the plane. Thus, a vertical inductor having a structure in which the spiral of the inductor is perpendicular to the plane of the semiconductor substrate can be configured.
Description
도 1은 종래의 반도체 소자용 인덕터로서, 인덕터 나선이 반도체 기판 평면에 평행하게 배치된 수평형 인덕터의 예이다.1 is a conventional inductor for a semiconductor device, which is an example of a horizontal inductor in which inductor spirals are arranged parallel to a semiconductor substrate plane.
도 2는 종래의 반도체 소자용 인덕터로서, 복수개의 수평형 인덕터를 적층하여 구성한 적층형 인덕터의 예이다.2 is a conventional inductor for semiconductor devices, which is an example of a stacked inductor formed by stacking a plurality of horizontal inductors.
도 3은 본 발명에 따른 반도체 소자용 인덕터로서, 인덕터 나선이 반도체 기판 평면에 수직하게 배치된 수직형 인덕터의 수직 단면도이다.3 is a vertical cross-sectional view of a vertical inductor according to the present invention, in which an inductor spiral is disposed perpendicular to a semiconductor substrate plane.
도 4는 도 3에 도시한 수직형 인덕터의 구조를 설명하기 위한 것으로서 각 층의 금속 배선층 및 절연층을 분해하여 도시한 도면이다.FIG. 4 is a view for explaining the structure of the vertical inductor shown in FIG. 3, in which a metal wiring layer and an insulating layer of each layer are decomposed.
본 발명은 반도체 소자용 인덕터에 관한 것으로, 보다 자세하게는, 인덕터의 나선이 형성된 평면이 반도체 기판의 평면에 수직한 수직형 인덕터에 관한 것이다.The present invention relates to an inductor for a semiconductor device, and more particularly, to a vertical inductor in which a plane in which a spiral of an inductor is formed is perpendicular to a plane of a semiconductor substrate.
최근 무선 이동 통신 분야의 급속한 기술 발전에 따라 고주파 자원이 필요하게 되었고, 고주파에서 동작하는 소자 및 회로의 요구가 증대되었다. 이들은 주 파수가 높은 영역에서 사용되므로 RF(Radio Frequency) 부품 및 IC로 분류되고 있다.Recently, with the rapid technological development in the field of wireless mobile communication, high frequency resources are required, and the demand for devices and circuits operating at high frequencies has increased. They are classified as RF (Radio Frequency) components and ICs because they are used in high frequency areas.
또한, CMOS(Complementary Metal-Oxide Semiconductor)는 미세 가공 기술이 발전함에 따라 양호한 고주파 특성을 갖게 되었다. 이는 실리콘을 기반으로 하므로 잘 개발된 공정 기술을 이용하여 저가격의 칩을 제작할 수 있을 뿐만 아니라, SOC의 경우 시스템의 중간 주파수 밴드, 디지털 부까지 집적화할 수 있어서 단일 칩으로 제조하는데 가장 적합한 기술로 부상되고 있다.In addition, CMOS (Complementary Metal-Oxide Semiconductor) has a good high-frequency characteristics with the development of microfabrication technology. As it is based on silicon, it is possible to manufacture low-cost chips using well-developed process technology, and SOC can be integrated into the middle frequency band and digital part of the system, making it the most suitable technology to manufacture in a single chip. It is becoming.
한편, RF IC 기술은 소자 제작 기술, 회로 설계 기술 및 고주파 패키지 기술의 조합으로 이루어지며, 각 기술이 균형적으로 발전하여야만 경쟁력있는 RF-CMOS 소자를 개발할 수 있으며, 가장 중요한 것은 제조 단가를 줄이는 것이다. 이를 위하여, 공정을 단순화하고 안정화하는 것이 요구되는데, RF-CMOS 또는 바이폴라/BiCMOS 소자의 주된 구성요소들은 RF MOSFET, 인덕터(Inductor), 버랙터(Varactor), MIM 캐패시터, 저항(Risistor)으로 되어 있다. 이중에서 RF-CMOS, 바이폴라/BiCMOS 모두 인덕터의 퀄리티 팩터(Quality Factor; Q)가 낮다는 단점이 있다. 이러한 인덕터의 Q 값을 향상시키기 위하여 소자 형태 이외에 비저항이 낮은 금속을 두껍게 증착하는 것이 요구된다. 또한 인덕터는 턴수(turns), 금속 배선의 폭과 두께, 금속 배선 사이의 간격, 반경 및 형태에 따라 Q 값이 다르게 나타난다.On the other hand, RF IC technology is a combination of device fabrication technology, circuit design technology, and high frequency package technology, and each technology must be balanced to develop competitive RF-CMOS devices, and most importantly, to reduce manufacturing costs. . To this end, it is necessary to simplify and stabilize the process. The main components of an RF-CMOS or bipolar / BiCMOS device are RF MOSFETs, inductors, varactors, MIM capacitors, and resistors. . Among them, both RF-CMOS and bipolar / BiCMOS have low quality factor (Q) of the inductor. In order to improve the Q value of the inductor, it is required to deposit a thick metal having a low resistivity in addition to the device shape. Inductors also exhibit different Q values depending on the number of turns, the width and thickness of the metal wiring, the spacing, radius, and shape of the metal wiring.
도 1 및 도 2를 참조하여 종래의 인덕터의 구조를 설명하면 다음과 같다.먼저, 도 1a 및 도 1b에 도시한 인덕터는, 기판에 금속 배선을 평면적으로 형성하여 구성한 수평형 인덕터의 예이다. 여기서, 최상층의 금속 배선층(M1)은 기판에 평행한 평면 상에 나선형으로 형성되어 있다. 또한 인덕터에 전류를 인가하기 위하여 두개의 단자가 필요한데, 금속 배선층(M1)의 일단은 단자 B에 접속된다. 두개의 단자 중 나머지 단자 A는 금속 배선층(M1)의 하부에 형성된 하부 금속 배선층(M2)에 비아 컨택(V1)을 통해 접속되어 있다. 금속 배선층(M1)은 절연층(I1)을 개재하여 하부 금속 배선층(M2)과 분리되어 형성되는데, 하부 금속 배선층(M2)은 비아 컨택(V2)를 통해 금속 배선층(M1)과 접속된다.A structure of a conventional inductor will be described with reference to FIGS. 1 and 2 as follows. First, the inductor shown in FIGS. 1A and 1B is an example of a horizontal inductor formed by planarly forming a metal wiring on a substrate. Here, the uppermost metal wiring layer M1 is formed spirally on a plane parallel to the substrate. In addition, two terminals are required to apply a current to the inductor, and one end of the metal wiring layer M1 is connected to the terminal B. The remaining terminal A of the two terminals is connected to the lower metal wiring layer M2 formed under the metal wiring layer M1 through the via contact V1. The metal wiring layer M1 is formed to be separated from the lower metal wiring layer M2 via the insulating layer I1, and the lower metal wiring layer M2 is connected to the metal wiring layer M1 through the via contact V2.
도 2a 및 도 2b에는 수평 적층형의 인덕터의 예를 도시하였다. 도 2a에 도시한 수평 적층형 인덕터는 적어도 3층의 금속 배선층(M1, M2 및 M3)을 포함하는데, 각각의 금속 배선층은 절연층(미도시)으로 분리되어 형성된다. 또한, 각각의 금속 배선층(M1, M2 및 M3)는 각각 환형으로 형성되는데 일부분이 개방된 형상을 갖는다. 여기서, 최하부 금속 배선층(M1)은 그 일단이 단자(A)에 접속되고 타단은 비아 컨택(V1)을 통해 중간 금속 배선층(M2)의 일단과 접속된다. 중간 금속 배선층(M2)은 그 일단이 비아 컨택(V1)을 통해 최하부 금속 배선층(M1)과 접속되고, 그 타단은 비아 컨택(V2)을 통해 최상부 금속 배선층(M3)에 접속된다. 마지막으로, 최상부 금속 배선층(M3)은 그 일단이 비아 컨택(V2)을 통해 중간 금속 배선층(M2)와 접속되고 그 타단은 단자(B)에 접속된다. 2A and 2B show an example of a horizontal stacked inductor. The horizontal stacked inductor shown in FIG. 2A includes at least three metal wiring layers M1, M2, and M3, each of which is formed separately from an insulating layer (not shown). In addition, each of the metal wiring layers M1, M2, and M3 is formed in an annular shape, and has a shape in which a portion thereof is open. Here, one end of the lowermost metal wiring layer M1 is connected to the terminal A and the other end thereof is connected to one end of the intermediate metal wiring layer M2 through the via contact V1. One end of the intermediate metal wiring layer M2 is connected to the bottom metal wiring layer M1 through the via contact V1, and the other end thereof is connected to the top metal wiring layer M3 through the via contact V2. Finally, the uppermost metal wiring layer M3 is connected at one end to the intermediate metal wiring layer M2 via the via contact V2, and the other end thereof is connected to the terminal B.
도 2b에 도시한 수평 적층형 인덕터의 다른 예는 앞에서 설명한 도 2a의 수평 적층형 인덕터와 유사한 구조를 갖는다. 다만, 5층의 금속 배선층(M1 내지 M5)으로 구성되고 각각의 금속 배선층은 C-형상으로 형성된다. 각각의 금속 배선층(M1 내지 M5)는 양단이 이웃하는 다른 금속 배선층과 비아 컨택(V1 내지 V4)을 통해 접속된다. 다만, 최상부 금속 배선층(M5) 및 최하부 금속 배선층(M1)은 그 일단이 각각 단자 A 및 B에 접속된다.Another example of the horizontal stacked inductor shown in FIG. 2B has a structure similar to the horizontal stacked inductor of FIG. 2A described above. However, it consists of five metal wiring layers M1-M5, and each metal wiring layer is formed in C shape. Each metal wiring layer M1 to M5 is connected to another metal wiring layer adjacent to both ends via via contacts V1 to V4. However, one end of the uppermost metal wiring layer M5 and the lowermost metal wiring layer M1 is connected to terminals A and B, respectively.
상술한 종래의 인덕터는 모두 기판과 평행한 평면 상에 금속 배선층을 형성하므로 인덕터의 환이 기판과 평행하게 배치된다. 따라서, 수평면 상에서 인덕터를 형성하는 금속 배선층이 점유하는 면적이 커서 반도체 소자의 크기를 소형화하는 데에 어려움이 있다. 또한, 이러한 수평적 배치의 인덕터에서는 전기적 신호가 기판과 수평으로 형성되므로 신호의 손실이 커질 뿐만 아니라 주변에 형성된 다른 반도체 소자에 기생 신호를 발생시켜 제품의 오동작을 야기할 수 있다.Since the above-described conventional inductors all form a metal wiring layer on a plane parallel to the substrate, the rings of the inductor are arranged in parallel with the substrate. Therefore, the area occupied by the metal wiring layer forming the inductor on the horizontal plane is large, which makes it difficult to downsize the semiconductor device. In addition, in the inductor of the horizontal arrangement, since the electrical signal is formed in parallel with the substrate, the loss of the signal may be increased, and parasitic signals may be generated in other semiconductor devices formed in the vicinity, which may cause product malfunction.
본 발명은 상술한 문제를 해결하기 위한 것으로서, 인덕터의 나선을 반도체 기판의 평면에 수직하게 배치함으로써 인덕터의 나선 턴수를 증가시키는 경우에도 반도체 소자의 소형화가 가능한 수직형 인덕터를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object of the present invention is to provide a vertical inductor capable of miniaturizing a semiconductor device even when the number of turns of the inductor is increased by arranging the spirals of the inductor perpendicular to the plane of the semiconductor substrate. .
또한 본 발명의 다른 목적은, 인덕터의 나선을 수직하게 구성함으로써 전기적 신호가 기판과 수직하게 형성되므로 신호의 손실을 방지하고 주변에 형성된 다른 반도체 소자에 미치는 영향을 최소화할 수 있는 수직형 인덕터를 제공하는 것이다.In addition, another object of the present invention is to provide a vertical inductor that is configured to vertically configure the spiral of the inductor, so that the electrical signal is formed perpendicular to the substrate to prevent the loss of the signal and to minimize the impact on other semiconductor elements formed around the periphery. It is.
본 발명에 따른 반도체 소자용 인덕터는, 복수의 금속 배선층이 각각의 금속 배선층 사이에 적어도 일층의 절연층을 개재하여 상호 중첩되게 교대로 배치된 복수의 수평환부 및 적어도 일층의 절연층을 관통하여 형성되고 상기 복수의 금속 배선층 중 대응하는 두 개의 금속 배선층 각각의 일단을 전기적으로 접속시키는 적어도 하나의 컨택 플러그를 포함하는 복수의 수직환부를 포함하고, 상기 복수의 수평환부 및 상기 복수의 수직환부는 수직면상으로 연속적인 나선을 이루도록 형성하여 구성된다. 그리하여 인덕터의 나선이 반도체 기판 평면과 수직한 구조의 수직형 인덕터를 구성할 수 있다.An inductor for a semiconductor device according to the present invention is formed by passing through a plurality of horizontal annular portions and at least one insulating layer alternately arranged so that a plurality of metal wiring layers are overlapped with each other via at least one insulating layer between the respective metal wiring layers. And a plurality of vertical rings including at least one contact plug electrically connecting one end of each of the two corresponding metal wiring layers of the plurality of metal wiring layers, wherein the plurality of horizontal rings and the plurality of vertical rings are vertical. It is formed by forming a continuous spiral on the surface. Thus, a vertical inductor having a structure in which the spiral of the inductor is perpendicular to the plane of the semiconductor substrate can be configured.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자용 인덕터의 바람직한 실시예를 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the semiconductor device inductor according to the present invention.
먼저, 도 3에는 본 발명에 따른 반도체 소자용 인덕터의 수직 단면을 도시하였다. 도 3에서 보듯이, 본 발명에 따른 인덕터는 복수의 금속 배선층(M1 내지 M4) 및 복수의 절연층(I1 내지 I4)이 상호 교대로 적층된 반도체 소자 내에 형성된다. 여기서, 반도체 소자를 구성하는 다른 구성요소에 대한 도시는 생략하였으며, 인덕터가 형성되는 영역만을 도시하여 설명한다.First, FIG. 3 illustrates a vertical cross section of an inductor for a semiconductor device according to the present invention. As shown in FIG. 3, the inductor according to the present invention is formed in a semiconductor device in which a plurality of metal wiring layers M1 to M4 and a plurality of insulating layers I1 to I4 are alternately stacked. Here, other components constituting the semiconductor device are omitted, and only the region where the inductor is formed will be described.
도 3에 도시한 인덕터는 종래의 인덕터와는 달리 수직 구조를 갖는다. 즉, 소정의 폭을 가지는 스트립 형상의 금속 배선층(M1 내지 M4)을 서로 길이가 다르게 형성하되 반도체 기판 평면에 수직한 방향으로 상호 중첩되도록 배치하고, 이러한 금속 배선층을 복수개의 컨택 플러그를 이용하여 접속한다. 여기서, 각각의 금속 배선층을 접속하는 복수개의 컨택 플러그는 인덕터를 구성하는 나선의 일부를 형성한다. 또한, 인덕터의 나선의 양단에 전류를 인가하기 위한 접속 단자를 구비한다.The inductor shown in FIG. 3 has a vertical structure unlike a conventional inductor. That is, the strip-shaped metal wiring layers M1 to M4 having a predetermined width are formed to have different lengths, but are arranged to overlap each other in a direction perpendicular to the semiconductor substrate plane, and the metal wiring layers are connected using a plurality of contact plugs. do. Here, the plurality of contact plugs connecting the respective metal wiring layers form part of the spirals constituting the inductor. In addition, a connecting terminal for applying a current to both ends of the spiral of the inductor is provided.
도 4를 통하여 도 3에 도시한 인덕터의 구조를 보다 자세히 설명하면 다음과 같다. 먼저, 도 4a에서 보듯이, 절연층(I1) 위에 소정의 폭을 가지는 스트립 형상의 금속 배선층(M1)을 형성한다. 여기서 L1, L2, L3 및 L4는 도 3에 도시한 컨택 플러그의 위치 및 각각의 금속 배선층(M1 내지 M4)의 위치 등을 표시하기 위한 가상선이다. 금속 배선층(M1)은 L1 및 L2가 지나가는 영역을 대략 포함하도록 길게 형성된다.The structure of the inductor shown in FIG. 3 will be described in more detail with reference to FIG. 4 as follows. First, as shown in FIG. 4A, a strip-shaped metal wiring layer M1 having a predetermined width is formed on the insulating layer I1. Here, L1, L2, L3, and L4 are virtual lines for indicating the position of the contact plug and the position of each of the metal wiring layers M1 to M4 shown in FIG. The metal wiring layer M1 is formed long so as to roughly include a region through which L1 and L2 pass.
다음으로, 도 4b에서 보듯이, 상기 금속 배선층(M1)을 덮도록 절연층(I2)를 형성하고, 절연층(I2) 위에 금속 배선층(M1)가 대략 중첩되는 위치에서 금속 배선층(M2)를 형성한다. 금속 배선층(M2)는 대략 L3 및 L4에 이르는 영역에 형성되고 L1 및 L2를 넘지 않도록 형성되다.Next, as shown in FIG. 4B, the insulating layer I2 is formed to cover the metal wiring layer M1, and the metal wiring layer M2 is disposed at a position where the metal wiring layer M1 is substantially overlapped on the insulating layer I2. Form. The metal wiring layer M2 is formed in a region of approximately L3 and L4 and is formed so as not to exceed L1 and L2.
또한, L1 및 L2가 지나가는 위치 및 금속 배선층(M1)과 중첩되는 위치에서, 절연층(I2)에 비아 홀을 형성하고 상기 비아 홀 내에 금속 플러그를 매설하여 컨택 플러그(V2a 및 V2b)를 각각 형성한다. 그리하여, 컨택 플러그(V2a 및 V2b)는 각각 금속 배선층(M1)의 양단과 전기적으로 접속된다. 또한, 금속 배선층(M2)의 일단에는 접속 단자와 전기적으로 접속하기 위한 단자 접속용 인출부(P2)가 형성되는데, 인출부(P2)는 금속 배선층(M2)가 형성된 평면 상에서 상기 금속 배선층(M2)로부터 측방향으로 연장되어 형성된다. In addition, at the position where L1 and L2 pass and overlap the metal wiring layer M1, a via hole is formed in the insulating layer I2 and a metal plug is embedded in the via hole to form contact plugs V2a and V2b, respectively. do. Thus, the contact plugs V2a and V2b are electrically connected to both ends of the metal wiring layer M1, respectively. Further, at one end of the metal wiring layer M2, a lead connecting portion P2 for electrically connecting the connection terminal is formed, and the lead portion P2 is formed on the plane on which the metal wiring layer M2 is formed. And laterally extending from
다음으로, 도 4c에서 보듯이, 금속 배선층(M2) 위에 절연층(I3)을 형성하고, 절연층(I3) 위에 금속 배선층(M3)을 형성한다. 금속 배선층(M3)는 대략 L1 및 L3에 이르는 영역에 형성된다. 금속 배선층(M3)을 형성하기 전에, L1 및 L3 가 지나가는 위치에서 절연층(I3)에 비아 홀 및 금속 플러그를 형성한다. 그리하여, 컨택 플러그(V3a 및 V3c)를 형성함으로써, L1 위치에서의 금속 배선층(M3)의 일단은 컨택 플러그(V3a 및 V2a)를 경유하여 금속 배선층(M1)의 일단과 접속되고, L3 위치에서의 금속 배선층(M3)의 타단은 컨택 플러그(V3c)를 경유하여 금속 배선층(M2)의 일단과 접속된다.Next, as shown in FIG. 4C, the insulating layer I3 is formed on the metal wiring layer M2, and the metal wiring layer M3 is formed on the insulating layer I3. The metal wiring layer M3 is formed in the area | region which reaches about L1 and L3. Before forming the metal wiring layer M3, a via hole and a metal plug are formed in the insulating layer I3 at the position where L1 and L3 pass. Thus, by forming the contact plugs V3a and V3c, one end of the metal wiring layer M3 at the L1 position is connected to one end of the metal wiring layer M1 via the contact plugs V3a and V2a, and at the L3 position. The other end of the metal wiring layer M3 is connected to one end of the metal wiring layer M2 via the contact plug V3c.
또한, L2의 위치에서 절연층(I3) 내에 비아홀 및 금속 플러그를 형성하여 컨택 플러그(V3b)를 형성한다. 여기서, 컨택 플러그(V3b)는 절연층(I2)에 형성된 컨택 플러그(V2b)와 일직선 상으로 형성되어 금속 배선층(M1)과 접속된다. 나아가, 금속 배선층(M3)의 측면에서 금속 배선층(M3)과 절연 상태를 유지하면서 단자 접속용 컨택 플러그(V3d)를 더 형성한다. 이는 금속 배선층(M2)로부터 연장된 단자 접속용 인출부(P2)와 전기적 접속을 이루기 위한 것이다.In addition, a via hole and a metal plug are formed in the insulating layer I3 at the position of L2 to form a contact plug V3b. Here, the contact plug V3b is formed in a straight line with the contact plug V2b formed on the insulating layer I2 and connected to the metal wiring layer M1. Furthermore, the terminal connection contact plug V3d is further formed on the side of the metal wiring layer M3 while maintaining an insulation state with the metal wiring layer M3. This is for making electrical connection with the lead-out part P2 for terminal connection extended from the metal wiring layer M2.
마지막으로, 도 4d에서 보듯이, 금속 배선층(M3) 위에 절연층(I4)를 형성하고, 절연층(I4) 위에 금속 배선층(M4)를 형성한다. 금속 배선층(M4)는 대략 L1 및 L2에 이르는 전 영역에 형성되는데 그 일단에는 접속 단자(A)가 형성되어 있다. 또한, 금속 배선층(M4)을 형성하기 전에 절연층(I4) 내에 비아 홀 및 금속 플러그를 형성하여 컨택 플러그(V4b)를 형성한다. 여기의 컨택 플러그(V4b)는 컨택 플러그(V2b, V3b)를 경유하여 금속 배선층(M1)의 일단과 접속된다. Finally, as shown in FIG. 4D, the insulating layer I4 is formed on the metal wiring layer M3, and the metal wiring layer M4 is formed on the insulating layer I4. The metal wiring layer M4 is formed in the entire area which reaches approximately L1 and L2, and the connection terminal A is formed in the one end. Also, before forming the metal wiring layer M4, the via hole and the metal plug are formed in the insulating layer I4 to form the contact plug V4b. The contact plug V4b here is connected to one end of the metal wiring layer M1 via the contact plugs V2b and V3b.
또한, L4가 지나가는 위치에서 별도의 금속 배선을 형성하여 접속 단자(B)를 구성한다. 접속 단자(B)의 일단은 절연층(I4) 내에 형성된 단자 접속용 컨택 플러그(V4d)와 전기적으로 접속되는데, 컨택 플러그(V4d)는 컨택 플러그(V3d)를 경 유하여 금속 배선층(M2)로부터 연장된 단자 접속용 인출부(P2)와 접속된다. 그리하여, 접속 단자(A, B)를 통해 복수의 금속 배선층(M1 내지 M4) 및 컨택 플러그(V2a, V3a, V3c, V2b, V3b, V4b)로 구성되는 인덕터 나선의 양단에 전기를 인가하게 된다. Further, at the position where L4 passes, a separate metal wiring is formed to constitute the connection terminal B. FIG. One end of the connection terminal B is electrically connected to the terminal connection contact plug V4d formed in the insulating layer I4, which is connected from the metal wiring layer M2 via the contact plug V3d. It is connected with the extended terminal connection lead-out part P2. Thus, electricity is applied to both ends of the inductor spiral composed of the plurality of metal wiring layers M1 to M4 and the contact plugs V2a, V3a, V3c, V2b, V3b, and V4b through the connection terminals A and B.
상술한 구성의 인덕터는 반도체 기판에 수직한 나선으로 구성되는데, 여기의 나선은 각각의 금속 배선층으로 구성된 복수의 수평환부(M1, M2, M3 및 M4) 및 각각의 컨택 플러그((V2a, V3a, V3c, V2b, V3b, V4b)로 구성된 복수의 수직환부로 구성된다. 도 3 및 도 4에는 턴수가 2인 나선으로 구성된 인덕터를 예시하였다. 여기서, 첫번째 나선은 수평환부(M2), 수직환부(V3c), 수평환부(M3) 및 수직환부(V3a)로 구성된다. 또한 두번째 나선은 수직환부(V2a), 수평환부(M1), 수직환부(V2b, V3b 및 V4b) 및 수평환부(M4)로 구성된다.The inductor of the above-described configuration is composed of spirals perpendicular to the semiconductor substrate, wherein the spirals include a plurality of horizontal rings M1, M2, M3, and M4 formed of respective metal wiring layers and respective contact plugs (V2a, V3a, It consists of a plurality of vertical rings consisting of V3c, V2b, V3b, V4b, etc. Figures 3 and 4 illustrate an inductor consisting of spirals with a number of turns 2. The first spiral is a horizontal ring (M2) and a vertical ring ( V3c), the horizontal ring portion M3 and the vertical ring portion V3a, and the second helix consists of the vertical ring portion V2a, the horizontal ring portion M1, the vertical ring portion V2b, V3b and V4b and the horizontal ring portion M4. It is composed.
본 발명에 따른 수직형 인덕터에서 각각의 금속 배선층은 적어도 일층의 절연층을 개재하여 서로 절연되어 있는데 인덕터의 환의 크기는 절연층의 두께 및 개재된 절연층의 개수 등을 통하여 제어될 수 있다. 또한 수직환부를 구성하는 적어도 하나의 컨택 플러그는 대략 일직선 상으로 배치되는 것이 공정의 효율면에서 바람직하지만, 필요에 따라서는 단계별로 수평환부를 통해 연결함으로써 계단식으로 형성할 수도 있다.In the vertical inductor according to the present invention, each metal wiring layer is insulated from each other through at least one insulating layer. The size of the ring of the inductor may be controlled through the thickness of the insulating layer and the number of the insulating layers. In addition, the at least one contact plug constituting the vertical annulus is preferably disposed in a substantially straight line in terms of efficiency of the process, but if necessary, it may be formed stepwise by connecting through the horizontal annular step by step.
본 발명에 따르면, 인덕터의 나선을 반도체 기판의 평면에 수직하게 배치함으로써 인덕터의 나선 턴수를 증가시키는 경우에도 반도체 소자의 소형화가 가능한 수직형 인덕터를 제공할 수 있다. 그리하여, 인덕터의 나선을 수직하게 구성함으로써 전기적 신호가 기판과 수직하게 형성되므로 신호의 손실을 방지하고 주변에 형성된 다른 반도체 소자에 미치는 영향을 최소화할 수 있다.According to the present invention, a vertical inductor capable of miniaturizing a semiconductor device can be provided even when the number of turns of the inductor is increased by arranging the spirals of the inductor perpendicular to the plane of the semiconductor substrate. Thus, by configuring the spiral of the inductor vertically, the electrical signal is formed perpendicular to the substrate, thereby preventing the loss of the signal and minimizing the influence on other semiconductor elements formed around the substrate.
본 발명에 따른 수직형 인덕터에 의하면, 100Nm 급 CMOS의 경우와 같이 금속 배선수가 다층으로 형성되는 경우에 반도체 소자의 소형화에 영향을 미치지 않으면서 나선의 턴수를 보다 용이하게 증가시킬 수 있다. 따라서, 금속 배선층수가 증가함에 따라 인덕턴스를 크게 향상시킬 수 있다.According to the vertical inductor according to the present invention, the number of turns of the spiral can be increased more easily without affecting the miniaturization of the semiconductor element when the number of metal wirings is formed in multiple layers as in the case of 100Nm-class CMOS. Therefore, the inductance can be greatly improved as the number of metal wiring layers increases.
지금까지 본 발명에 따른 반도체 소자용 인덕터에 대하여 바람직한 실시예를 기초로 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로, 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.So far, the inductor for a semiconductor device according to the present invention has been described on the basis of a preferred embodiment, but those skilled in the art to which the present invention pertains can be implemented in a modified form without departing from the essential characteristics of the present invention. Could be. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown not in the above description but in the claims, and all differences within the equivalent range are It should be construed as being included in the invention.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002204A (en) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | Method for forming the multi spiral inductor in semiconductor device |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002204A (en) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | Method for forming the multi spiral inductor in semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7986211B2 (en) | 2009-12-15 | 2011-07-26 | Electronics And Telecommunications Research Institute | Inductor |
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