KR100666390B1 - 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법 - Google Patents

패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법 Download PDF

Info

Publication number
KR100666390B1
KR100666390B1 KR1020050052852A KR20050052852A KR100666390B1 KR 100666390 B1 KR100666390 B1 KR 100666390B1 KR 1020050052852 A KR1020050052852 A KR 1020050052852A KR 20050052852 A KR20050052852 A KR 20050052852A KR 100666390 B1 KR100666390 B1 KR 100666390B1
Authority
KR
South Korea
Prior art keywords
lower electrode
thin film
film
water
mold
Prior art date
Application number
KR1020050052852A
Other languages
English (en)
Other versions
KR20060133167A (ko
Inventor
박철우
윤병문
고용선
김경현
이광욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050052852A priority Critical patent/KR100666390B1/ko
Priority to US11/455,815 priority patent/US7781346B2/en
Publication of KR20060133167A publication Critical patent/KR20060133167A/ko
Application granted granted Critical
Publication of KR100666390B1 publication Critical patent/KR100666390B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조 방법에서는 물을 포함하는 식각액을 사용한 습식 식각을 수행하여 폭에 비해 높은 높이의 종횡비를 가지면서 서로 인접하게 배치되는 패턴들을 포함하는 반도체 구조물을 형성한다. 그러나, 상기 습식 식각을 수행함에 따라 상기 반도체 구조물의 패턴들 사이에 이물질이 생성된다. 따라서, 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 패턴들 사이에 생성된 이물질을 제거한다. 여기서, 상기 반도체 구조물의 예로서는 실린더 타입의 하부 전극을 들 수 있다. 그러므로, 상기 이물질로 인하여 상기 실린더 타입의 하부 전극과 같이 높은 종횡비를 갖는 패턴이 쓰러지는 상황을 충분하게 저지할 수 있다.

Description

패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조 방법{Method of manufacturing pattern and method of manufacturing a semiconductor capacitor using the same}
도 1은 종래의 방법에 따라 제조한 반도체 커패시터의 하부 전극을 나타내는 개략적인 단면도이다.
도 2는 도 1의 Ⅱ를 확대한 도면이다.
도 3a 내지 도 3i는 본 발명의 실시예 1에 따른 반도체 커패시터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 4는 도 3h의 하부 전극의 형성에서 전-세정을 수행할 때 사용하는 배스를 나타내는 개략적인 구성도이다.
도 5는 도 3h의 하부 전극의 형성에서 이소프로필알콜의 증기 분위기에서 건조를 수행할 때 사용하는 장치를 나타내는 개략적인 구성도이다.
도 6a 내지 도 6c는 본 발명의 실시예 2에 따른 반도체 커패시터를 제조하는 방법을 나타내는 개력적인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 기판 32 : 소자 분리막
34 : 게이트 절연막 36 : 게이트 도전막
38 : 게이트 패턴 40 :스페이서
42 : 소스/드레인 44 : 층간 절연막
46 : 콘택 패드 48 : 몰드막
52 : 하부 전극용 박막 54 : 희생막
56 : 하부 전극 58 : 유전막
60 : 상부 전극
본 발명은 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조 방법에 관한 것으로서, 보다 상세하게는 큰 종횡비의 패턴을 갖는 반도체 구조물을 제조하는 방법 및 이를 이용하여 반도체 커패시터를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 장치들 중에서 디램 장치는 단위 셀로서 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)를 포함한다. 그리고, 상기 커패시터는 집적도의 증가를 요구하는 최근의 반도체 장치에 부응하기 위하여 그 크기를 더욱 감소시키고 있다. 그러므로, 축소된 크기에서도 높은 축적 용량을 갖는 커패시터를 제조하는 것이 상기 반도체 장치의 제조에서 보다 중요한 문제로 부각되고 있다.
널리 알려진 바와 같이, 상기 커패시터의 축적 용량은 하기 수학식과 같이 나타낼 수 있다.
Figure 112005032455075-pat00001
(상기
Figure 112005032455075-pat00002
및
Figure 112005032455075-pat00003
각각은 진공 중에서의 유전율 및 유전막의 유전율을 의미하고, 상기 A는 하부 전극의 유효 면적을 나타내고, 상기 d는 유전막의 두께를 의미한다.)
상기 수학식을 참조하면, 상기 반도체 커패시터의 축적 용량을 향상시키기 위한 방법으로서는 하부 전극의 유효 면적 증가, 유전막의 두께 감소, 유전막으로서 고유전율 물질의 사용 등을 고려할 수 있다. 특히, 상기 하부 전극의 유효 면적을 증가시키기 위한 일환으로서 최근에는 상기 커패시터의 하부 전극을 폭에 비해 매우 높은 높이를 갖는 실린더 타입으로 형성하고 있다.
상기 실린더 타입의 하부 전극을 갖는 커패시터를 제조하는 방법에 대한 예들은 미합중국 특허 6,700,153호, 미국특허 6,171,902호 등에 개시되어 있다.
도 1은 종래의 방법에 따라 제조한 반도체 커패시터의 하부 전극을 나타내는 개략적인 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 폭에 비해 높은 높이의 종횡비를 가지면서 서로 인접하게 배치되는 실린더 타입의 하부 전극(16)이 형성되어 있다. 특히, 상기 반도체 기판(10) 상에는 콘택 패드(14)를 포함하는 층간 절연막(12)이 형성되어 있고, 상기 실린더 타입의 하부 전극(16)은 상기 콘택 패드(14)와 연결된다.
상기 실린더 타입의 하부 전극(16)의 제조에서는 주로 개구부를 갖는 몰드막(도시되지 않음)을 사용한다. 구체적으로, 상기 개구부를 갖는 몰드막을 형성한 후, 상기 개구부의 저면과 측벽 및 상기 몰드막의 상부 표면 상에 하부 전극용 박막을 연속적으로 형성한다. 그리고, 상기 하부 전극용 박막의 노드를 분리시킨 후, 상기 몰드막을 제거한다. 이에 따라, 상기 노드가 분리된 박막이 상기 실린더 타입의 하부 전극(16)으로 형성된다.
상기 몰드막은 주로 산화물을 사용하여 형성한다. 그러므로, 건식 식각을 수행하여 상기 몰드막을 제거할 경우에는 상기 몰드막이 충분하게 제거되지 않고, 상기 몰드막의 찌꺼기가 상기 몰드막을 제거함에 따라 형성되는 결과물에 잔류하는 상황이 빈번하게 발생한다. 이에 따라, 상기 몰드막의 제거는 NH4F, HF 및 물을 포함하는 LAL 용액과 같은 물을 포함하는 식각액을 사용한 습식 식각을 수행한다.
그러나, 상기 습식 식각을 수행하여 상기 몰드막을 제거할 경우에는 상기 하부 전극(16) 사이에 이물질이 빈번하게 생성된다. 그리고, 도 2에 도시된 바와 같이, 상기 이물질(18)로 인하여 심할 경우에는 상기 하부 전극(16)이 쓰러지고, 그 결과 인접하는 하부 전극(16)들이 서로 접촉하는 투-비트 패일(two-bit fail)과 같은 불량이 발생한다. 여기서, 상기 이물질(18)은 주로 상기 식각액에 포함된 물이 상기 몰드막을 제거함에 따라 형성되는 결과물에 잔류하고 있다가 후속 공정의 수행을 위한 이송 중에 대기에 노출되어 산화됨으로서 생성된다.
이에 따라, 상기 하부 전극(16)의 표면에 유전막을 형성하기 이전에 상기 이 물질(18)의 제거를 위한 세정을 수행한다. 특히, 물에 희석시킨 불화수소산(hydrofluoric acid)을 포함하는 세정액을 사용한 습식(wet)의 세정을 수행한다. 그러나, 상기 이물질(18)의 제거를 위한 세정을 수행하여도 상기 이물질(18)이 다시 생성되는 상황이 종종 발생한다. 그 이유는, 상기 세정에 사용하는 세정액의 경우에도 물을 포함하고 있기 때문이다.
이와 같이, 종래에는 높은 종횡비를 갖는 실린더 타입의 하부 전극과 같은 반도체 구조물을 제조할 때 생성되는 이물질에 대한 처리를 능동적으로 대처하지 못하는 문제점이 있다.
본 발명의 일 목적은 실린더 타입의 하부 전극과 같이 폭에 비해 높은 높이의 종횡비를 가지면서 인접하게 배치되는 패턴들을 포함하는 반도체 구조물을 제조할 때 상기 패턴들이 쓰러지는 상황이 충분하게 줄이기 위한 방법을 제공하는데 있다.
본 발명의 다른 목적은 언급한 방법을 적절하게 적용한 실린더 타입의 하부 전극을 포함하는 반도체 커패시터를 제조하기 위한 방법을 제공한데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 패턴 제조 방법은 물을 포함하는 식각액을 사용한 습식 식각을 수행하여 폭에 비해 높은 높이의 종횡비를 가지면서 서로 인접하게 배치되는 패턴들을 포함하는 반도체 구조물을 물을 포함하는 식각액을 사용한 습식 식각을 수행하여 형성한다. 그러나, 상기 습 식 식각을 수행함에 따라 상기 반도체 구조물의 패턴들 사이에 이물질이 생성된다. 따라서, 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 패턴들 사이에 생성된 이물질을 제거한다.
여기서, 상기 반도체 구조물의 대표적인 예로서는 실린더 타입의 하부 전극을 들 수 있다.
그리고, 상기 세정을 수행하기 이전에 물을 사용하여 상기 반도체 구조물을 전-세정한 후, 이소프로필알콜의 증기 분위기에서 건조를 수행하여 상기 반도체 구조물에 잔류하는 물을 제거하는 공정을 추가적으로 수행할 수도 있다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 커패시터의 제조 방법은 반도체 기판 상에 개구부를 갖는 몰드막을 형성한 후, 상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성한다. 이어서, 상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성한다. 그리고, 상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거하여 상기 하부 전극용 박막의 노드를 분리시킨 후, 상기 하부 전극용 박막의 노드를 분리시킴에 따라 상기 반도체 기판 상에 잔류하는 몰드막과 희생막을 함께 제거하여 상기 노드가 분리된 하부 전극용 박막을 실린더 타입의 하부 전극으로 형성한다. 특히, 상기 몰드막과 희생막은 물을 포함하는 식각액을 사용한 습식 식각을 수행하여 제거한다. 이때, 상기 하부 전극 사이에 상기 식각액에 포함된 물에 의해 이물질이 종종 생성된다. 따라서, 가스 상태의 불화 수소를 사용한 세정을 수행하여 상기 하부 전극 사이에 생성된 이물질을 제거한다. 그리고, 상기 하부 전극 상에 유전막과 상부 전극을 순차적으로 형성한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 커패시터의 제조 방법은 반도체 기판 상에 개구부를 갖는 몰드막을 형성한 후, 상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성한다. 이어서, 상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성한다. 그리고, 상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거하여 상기 하부 전극용 박막의 노드를 분리시킨 후, 먼저 상기 하부 전극용 박막의 노드를 분리시킴에 따라 상기 반도체 기판 상에 잔류하는 희생막을 제거한다. 그리고, 상기 반도체 기판 상에 잔류하는 몰드막을 제거하여 상기 노드가 분리된 하부 전극용 박막을 실린더 타입의 하부 전극으로 형성한다. 특히, 상기 몰드막은 물을 포함하는 식각액을 사용한 습식 식각을 수행하여 제거한다. 이때, 상기 하부 전극 사이에 상기 식각액에 포함된 물에 의해 이물질이 종종 생성된다. 따라서, 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 하부 전극 사이에 생성된 이물질을 제거한다. 그리고, 상기 하부 전극 상에 유전막과 상부 전극을 순차적으로 형성한다.
언급한 바와 같이, 본 발명에서는 물을 포함하는 식각액을 사용한 습식 식각을 수행하여 하부 전극을 형성한 후, 종래와는 달리 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 습식 식각을 수행함에 따라 생성되는 이물질을 제거한다. 즉, 물을 배제한 상태에서 상기 세정을 수행하는 것이다. 그 결과, 본 발명에서는 상기 실린더 타입의 하부 전극과 같이 높은 종횡비를 가지면서 서로 인접 하게 배치되는 패턴들을 안정적으로 제조할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
실시예 1
도 3a 내지 도 3i는 본 발명의 실시예 1에 따른 반도체 커패시터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 3a를 참조하면, 소자 분리 공정을 수행하여 반도체 기판(30)에 소자 분리막(32)을 형성한다. 본 실시예에서는 상기 소자 분리막(32)으로서 필드 산화막에 비해 집적도 관점에서 유리한 트렌치 소자 분리막을 형성한다. 이와 같이, 소자 분리막(32)을 형성함으로서 상기 반도체 기판(30)은 액티브 영역과 필드 영역으로 한정된다.
이어서, 상기 반도체 기판(30) 상에 절연막과 도전막을 순차적으로 형성한 다. 여기서, 상기 절연막은 산화물, 금속 산화물, 금속 산질화물 등을 포함하는 것이 바람직하다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 특히, 상기 금속 산화물은 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 양호하기 때문에 최근의 반도체 장치에 주로 적용하고 있는 추세이다. 따라서, 본 실시예에서 상기 절연막은 금속 산화물을 포함하고, 원자층 적층을 수행하여 형성한다. 그리고, 상기 도전막은 폴리 실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하는 것이 바람직하다. 이들 또한 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 특히, 최근의 반도체 장치의 제조에서는 효율적인 전기적 특성의 확보를 위하여 게이트 도전막(36)을 다층 구조로 형성하는 추세이다. 그러므로, 본 실시예에서는 상기 도전막을 금속과 금속 질화물을 포함하는 다층 박막으로 형성한다.
이와 같이, 상기 절연막과 도전막을 순차적으로 형성한 후, 패터닝을 수행한다. 그 결과, 상기 반도체 기판(30)의 액티브 영역 상에는 게이트 절연막(34)과 게이트 도전막(36)을 포함하는 게이트 패턴(38)이 형성된다. 상기 패터닝은 포토레지스트 패턴, 질화물의 하드 마스크막 등을 식각 마스크로 사용하는 식각 공정을 수행한다. 만약, 상기 하드 마스크막을 식각 마스크로 사용한 패터닝을 수행할 경우에는 상기 게이트 패턴(38)은 상기 게이트 도전막(36) 상에 하드 마스크막이 형성되는 구조를 갖는다.
이어서, 상기 게이트 패턴(38)을 마스크로 사용하는 이온 주입을 수행한다. 이에 따라, 상기 게이트 패턴(38)과 인접하는 반도체 기판(30)의 표면으로부터 아래에 얕은 접합 영역이 형성된다. 그리고, 상기 게이트 패턴(38)의 양측벽에 질화 물의 스페이스(40)를 형성한다. 상기 스페이서(40)의 형성은 주로 적층과 전면 식각을 수행한다. 계속해서, 상기 게이트 패턴(38)과 스페이서(40)를 마스크로 사용하는 이온 주입을 수행한다. 이에 따라, 상기 스페이서(40)와 인접하는 반도체 기판(30)의 표면으로부터 아래에 깊은 접합 영역이 형성되고, 그 결과 상기 반도체 기판에는 얕은 접합 영역과 깊은 접합 영역을 갖는 엘디디(LDD) 구조의 소스/드레인(42)이 형성된다.
본 실시예에서는 비트 라인을 형성하는 방법에 대해서는 생략하기로 한다. 그러므로, 상기 소스/드레인(42)은 후술하는 커패시터의 하부 전극과 연결되는 영역에 해당한다.
도 3b를 참조하면, 상기 게이트 패턴(38)을 갖는 반도체 기판(30) 상에 층간 절연막(44)을 형성한다. 그리고, 상기 층간 절연막(44)을 패터닝하여 상기 소스/드레인(42)의 표면을 노출시키는 개구부(45)를 형성한다. 이어서, 상기 개구부(45) 내에 폴리 실리콘, 금속 등과 같은 도전물을 매립시켜 후술하는 커패시터의 하부 전극과 연결되는 콘택 패드(46)를 형성한다. 상기 콘택 패드(46)는 주로 적층과 평탄화를 수행한다. 상기 평탄화의 예로서는 화학기계적 연마, 전면 식각 등을 들 수 있다.
여기서, 상기 콘택 패드(46)는 주로 상기 게이트 패턴(38) 사이에 매립된 제1 플러그 및 상기 제1 플러그와 연결되는 제2 플러그를 포함하는 것이 바람직하다.
도 3c 내지 도 3h를 참조하면, 상기 반도체 기판(30) 상부의 상기 콘택 패드(46)와 연결되는 실린더 타입의 하부 전극(56)을 형성한다.
구체적으로, 도 3c에서와 같이, 상기 콘택 패드(46)를 갖는 층간 절연막(44) 상에 몰드막(48a)을 형성한다. 상기 몰드막(48a)은 주로 산화물을 포함하고, 화학기상증착을 수행하여 형성한다. 특히, 상기 몰드막(48a)의 높이는 후술하는 커패시터의 하부 전극의 높이에 근거한다. 예를 들어, 하부 전극을 약 1.65㎛의 높이를 갖도록 형성할 때 상기 몰드막(48a)은 약 1.65㎛의 높이를 갖도록 형성한다.
이어서, 상기 몰드막(48a)을 대상으로 패터닝을 수행하여 상기 콘택 패드(46)를 노출시키는 개구부(50)를 형성한다. 구체적으로, 상기 몰드막(48a) 상에 포토레지스트막(도시되지 않음)을 형성한 후, 사진 식각 공정을 수행하여 상기 포토레지스트막을 포토레지스트 패턴으로 형성한다. 이때, 상기 포토레지스트 패턴에 의해 노출되는 부위는 하부에 콘택 패드(46)가 위치하는 부분이다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각을 수행하여 상기 콘택 패드(46)가 노출될 때까지 상기 몰드막(48a)을 제거한다. 그 결과, 도 3d에서와 같이, 상기 반도체 기판(30) 상부에 상기 콘택 패드(46)를 노출시키는 개구부(50)를 갖는 몰드막(48)이 형성된다.
계속해서, 도 3e를 참조하면, 상기 개구부(50)의 측벽과 저면 및 상기 몰드막(48)의 상부 표면에 하부 전극용 박막(52)을 연속적으로 형성한다. 상기 하부 전극용 박막(52)은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상기 하부 전극용 박막(52)으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 따라서, 본 실시예에서는 상기 하부 전극용 박막(52)으로서 티타늄 질화물을 선택하고, 화학기상증착을 수행하여 형성한다. 그러므로, 상기 티 타늄 질화물의 하부 전극용 박막(52)은 약 550℃ 이하의 온도에서 반응 가스로서 TiCl4 가스, NH3 가스 등을 사용하여 형성하는 것이 바람직하다.
이외에도, 상기 티타늄 질화물의 하부 전극용 박막(52)은 원자층 적층, 스퍼터링 등을 수행하여 형성할 수도 있다. 그러나, 상기 원자층 적층의 경우에는 생산성 측면에서 다소 불리하고, 상기 스퍼터링의 경우에는 스텝 커버리지 측면에서 다소 불리하다. 다만, 상기 하부 전극용 박막(52)을 얇은 두께로 형성할 경우에는 상기 화학기상증착 대신에 원자층 적층을 수행하여 형성하여도 무방하다.
이어서, 도 3f를 참조하면, 상기 하부 전극용 박막(52)이 형성된 결과물 상에 희생막(54)을 형성한다. 언급한 바와 같이, 상기 결과물 상에 희생막(54)을 형성하면 상기 개구부(50) 내에도 상기 희생막(54)이 충분하게 매립된다. 여기서, 상기 희생막(54)은 상기 몰드막(48)과 실질적으로 동일한 식각 선택비를 갖는 물질을 포함하는 것이 바람직하다. 따라서, 본 실시예에서의 상기 희생막(54)은 산화물을 포함한다.
이와 같이, 상기 희생막(54)을 형성한 후, 상기 몰드막(48)의 상부에 형성된 희생막(54)과 하부 전극용 박막(52)을 순차적으로 제거한다. 그 결과, 도 3g에 도시된 바와 같이, 상기 반도체 기판(30) 상부에는 노드가 분리된 하부 전극용 박막(52a)이 형성되고, 상기 개구부(50) 내에는 희생막(54a)이 잔류한다. 여기서, 상기 하부 전극용 박막(52)의 노드 분리를 위한 제거는 화학기계적 연마, 전면 식각 등을 수행한다.
계속해서, 도 3h를 참조하면, 상기 반도체 기판(30) 상에 잔류하는 몰드막(40)과 희생막(54a)을 제거한다. 그 결과, 상기 반도체 기판(30) 상에는 상기 콘택 패드(46)와 연결되는 실린더 타입의 하부 전극(56)이 형성된다. 즉, 상기 노드가 분리된 하부 전극용 박막(52a)이 상기 실린더 타입의 하부 전극(56)으로 형성되는 것이다. 따라서, 상기 하부 전극(56)은 높은 종횡비를 가지면서 서로 인접하게 배치되는 패턴들을 포함하는 구조를 갖는다. 그리고, 최근의 반도체 장치의 제조에서는 상기 실린더 타입의 하부 전극(56)의 종횡비를 약 8 내지 12로 조절하고 있다. 실제로, 상기 하부 전극(56)의 높이(h)가 약 1.65㎛일 때 상기 하부 전극(56)의 패턴 폭(w)은 약 0.20㎛를 갖도록 조절하고 있다.
여기서, 상기 몰드막(48)과 희생막(54a)은 산화물을 포함하기 때문에 주로 NH4F, HF 및 물을 포함하는 LAL 용액과 같은 식각액을 사용한 습식 식각을 수행하여 상기 몰드막(48)과 희생막(54a)을 함께 제거한다. 그리고, 상기 LAL 용액을 사용한 상기 몰드막(48)과 희생막(54a)의 제거는 주로 배스를 이용한 딥핑을 수행한다.
계속해서, 상기 습식 식각을 수행하여 상기 몰드막(48)과 희생막(54a)을 제거한 이후에는 상기 하부 전극을 갖는 결과물 상에 잔류하는 LAL 용액을 제거하기 위한 세정을 추가적으로 수행한다. 특히, 상기 물을 사용한 전-세정에서는 QDR(quick dumped rinse) 타입의 배스를 사용한다. 즉, 도 4에 도시된 바와 같이, 하부로부터 상부로 오버플로우되는 물(410)을 수용하는 배스(400)를 사용하여 상기 전-세정을 수행한다.
또한, 본 실시예에서는 상기 세정을 수행하여 상기 LAL 용액을 충분하게 제거한 후, 건조를 수행한다. 이는, 상기 세정에서 사용한 물이 상기 하부 전극(56)을 갖는 결과물에 잔류할 경우 표면 장력으로 인하여 상기 하부 전극을 휘어지게 만들기 때문이다. 따라서, 본 실시예에서는 상기 하부 전극(56)을 갖는 결과물에 잔류하는 상기 물을 제거하기 위한 상기 건조를 추가적으로 수행한다. 상기 건조는 이소프로필알콜의 증기 분위기에서 수행하는 것이 바람직하다. 특히, 상기 이소프로필알콜의 증기 분위기는 이소프로필알콜을 기화시켜 조성하는 것이 바람직하다. 그러므로, 본 실시예에서는, 도 5에 도시된 바와 같이, 히터(510)를 사용하여 이소프로필알콜을 기화시켜 조성한 이소프로필알콜의 증기가 충분하게 채워진 챔버(500)에 상기 전-세정이 이루어진 결과물을 투입시킨다. 언급한 바와 같이, 상기 이소프로필알콜의 증기 분위기에서 건조를 수행하면 상기 하부 전극(56)을 결과물에 잔류하는 상기 물이 상기 이소프로필알콜의 증기에 의해 치환되고, 일정 시간이 지나면 충분하게 제거된다.
본 실시예에서는 상기 LAL 용액과 같이 물을 포함하는 식각액을 사용하여 상기 반도체 기판(30) 상부에 잔류하는 상기 몰드막(48)과 상기 희생막(54a)을 제거한다. 그러므로, 상기 몰드막(48)과 상기 희생막(54a)을 제거함에 따라 형성되는 하부 전극(56)을 갖는 결과물에 이물질이 종종 생성된다. 여기서, 상기 이물질은 상기 식각액에 포함된 물이 상기 하부 전극(56)을 갖는 결과물에 잔류하고 있다가 후속 공정의 수행을 위한 이송 중에 대기에 노출되어 산화됨으로서 생성된다. 특히, 본 실시예에서는 물을 사용한 전-세정을 추가적으로 수행하기 때문에 상기 이 물질이 보다 많이 생성된다.
따라서, 본 실시예에서는 상기 하부 전극(56)의 표면에 후술하는 유전막을 형성하기 이전에 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 이물질을 제거한다. 즉, 본 실시예에서는 상기 건조를 수행한 이후에 상기 건식의 세정을 수행하여 상기 이물질을 제거하는 것이다. 여기서, 상기 가스 상태의 불화 수소를 사용한 건식의 세정을 유전막을 형성하기 바로 이전에만 수행할 경우에는 그 회수에 제한적이지 않다. 즉, 상기 몰드막(48)과 상기 희생막(54a)을 제거한 이후에 상기 건식의 세정을 1차 수행하고, 상기 전-세정을 수행한 이후에 상기 건식의 세정을 2차 수행하고, 상기 건조를 수행한 이후에 상기 건식의 세정을 3차 수행하여도 무방하다. 뿐만 아니라, 상기 전-세정과 건조를 생략할 경우에는 상기 몰드막(48)과 상기 희생막(54a)을 제거한 이후에 상기 건식의 세정을 수행하여도 무방하고, 상기 전-세정과 건조를 수행할 경우에도 상기 건조를 수행한 이후에 상기 건식의 세정을 1회만 수행하여도 무방하다.
이와 같이, 본 실시예에서는 유전막을 형성하기 이전에 물을 배제한 상태인 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 이물질을 제거한다. 그러므로, 종래와는 달리 상기 이물질을 충분하게 제거할 수 있을 뿐만 아니라 상기 물에 기인하여 이물질이 다시 생성되는 상황을 충분하게 저지할 수 있다. 이에 따라, 본 실시예에서는 상기 이물질로 인하여 상기 하부 전극(56)이 쓰러지는 상황을 충분하게 저지할 수 있다.
계속해서, 도 3i를 참조하면, 상기 하부 전극(56)의 형성한 후, 상기 하부 전극(56)의 표면에 유전막(58)을 형성한다.
구체적으로, 상기 유전막(58)은 산화물-질화물, 산화물-질화물-산화물, 금속 산화물 등을 포함한다. 그러나, 최근에는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 금속 산화물을 선택하고, 원자층 적층을 수행하여 상기 유전막(58)을 형성하는 추세에 있다.
특히, 상기 유전막(58)을 형성하기 위한 원자층 적층의 수행에서는 반응 물질의 제공 → 퍼지 → 산화제의 제공 → 퍼지의 순서로 적어도 1회 반복한다. 그러면, 상기 하부 전극(56)의 표면에 금속 산화물의 유전막(58)이 형성된다. 여기서, 상기 반응 물질은 금속 전구체를 포함하는 물질로서, 하프늄 전구체를 포함하는 물질의 경우에는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4), 하프늄 부틸옥사이드(Hf(O-tBu)4) 등을 포함하고, 알루미늄 전구체를 포함하는 물질의 경우에는 TMA(trimethyl aluminum, Al(CH3)3) 등을 포함한다. 또한, 상기 산화제는 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등을 포함한다.
예를 들어, 상기 유전막(58)이 하프늄 산화물을 포함할 경우에는 상기 TEMAH의 제공 → 퍼지 → O3의 제공 → 퍼지의 순서로 적어도 1회 반복하는 원자층 적층을 수행한다.
계속해서, 상기 유전막(58)을 형성한 후, 상기 유전막(58)을 갖는 결과물 상에 상부 전극(60)을 형성한다. 상기 하부 전극과 마찬가지로, 상기 상부 전극(60) 은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상기 상부 전극(60)으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 따라서, 본 실시예에서는 상기 상부 전극(60)으로서 티타늄 질화물을 선택하고, 화학기상증착을 수행하여 형성한다. 그러므로, 상기 티타늄 질화물의 상부 전극(60)은 약 550℃ 이하의 온도에서 반응 가스로서 TiCl4 가스, NH3 가스 등을 사용하여 형성하는 것이 바람직하다.
이와 같이, 상기 하부 전극(56), 유전막(58) 및 상부 전극(60)을 순차적으로 형성함으로써 상기 반도체 기판(30) 상부에는 커패시터(62)가 형성된다. 따라서, 상기 커패시터(62)는 실런더 타입의 하부 전극(56)을 포함함으로써 그 축적 용량을 충분하게 확보할 수 있다. 특히, 상기 LAL 용액과 같은 물을 포함한 식각액을 사용하여 상기 하부 전극(56)을 형성할 때 상기 물에 의해 생성되는 이물질을 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 충분하게 제거함으로서 보다 안정적인 구조를 갖는 커패시터(62)의 형성이 가능하다.
실시예 2
도 6a 내지 도 6c는 본 발명의 실시예 2에 따른 반도체 커패시터를 제조하는 방법을 나타내는 개력적인 단면도들이다. 본 실시예는 희생막을 제외하고는 실시예 1과 동일하다. 그러므로, 도 3a 내지 도 3e에서 설명한 실시예 1의 방법과 동일한 방법으로 공정을 수행한다.
이어서, 도 6a를 참조하면, 상기 하부 전극용 박막(52)이 형성된 결과물 상에 희생막(600)을 형성한다. 이와 같이, 상기 결과물 상에 희생막(600)을 형성하면 상기 개구부(50) 내에도 상기 희생막(600)이 충분하게 매립된다. 특히, 본 실시예에서의 상기 희생막(600)은 상기 몰드막(48)과 서로 다른 식각 선택비를 갖는 물질을 포함한다. 그러므로, 본 실시예에서의 상기 희생막(600)은 포토레지스트 조성물을 포함한다.
이와 같이, 상기 희생막(600)을 형성한 후, 상기 몰드막(48)의 상부에 형성된 희생막(600)과 하부 전극용 박막(52)을 순차적으로 제거한다. 그 결과, 도 6b에 도시된 바와 같이, 상기 반도체 기판(30) 상부에는 노드가 분리된 하부 전극용 박막(52a)이 형성되고, 상기 개구부(50) 내에는 희생막(600a)이 잔류한다. 여기서, 상기 하부 전극용 박막(52)의 노드 분리를 위한 제거는 화학기계적 연마, 전면 식각 등을 수행한다.
계속해서, 도 6c를 참조하면, 상기 반도체 기판(30) 상에 잔류하는 희생막(600a)을 제거한다. 여기서, 상기 희생막(600a)의 제거는 주로 산소 플라즈마를 사용한 에싱을 수행한다. 이와 같이, 상기 희생막(600a)을 제거함으로써 상기 반도체 기판(30) 상부에는 개구부(50)를 갖는 몰드막(48)과 노드가 분리된 하부 전극용 박막(52a)이 남게된다.
이어서, 상기 몰드막(48)의 제거를 수행한다. 그 결과, 실시예 1과 마찬가지로 본 실시예의 경우에도, 도 3h에 도시된 바와 같이, 상기 콘택 패드(46)와 연결되는 실린더 타입의 하부 전극(56)이 형성된다. 여기서, 상기 몰드막(48)은 산화물 을 포함하기 때문에 실시예 1과 동일한 방법으로 상기 몰드막(48)의 제거를 수행한다. 즉, NH4F, HF 및 물을 포함하는 LAL 용액과 같은 식각액을 사용한 습식 식각을 수행하여 상기 몰드막(48)을 제거하는 것이다.
계속해서, 본 실시예에서도 상기 습식 식각을 수행하여 상기 몰드막(48)을 제거한 이후에는 상기 하부 전극(56)을 갖는 결과물 상에 잔류하는 LAL 용액을 제거하기 위한 세정과 이소프로필알콜의 증기 분위기에서 건조를 추가적으로 수행할 수 있다.
그러나, 본 실시예에서도 상기 LAL 용액과 같이 물을 포함하는 식각액을 사용하여 상기 반도체 기판(30) 상부에 잔류하는 상기 몰드막(48)을 제거하기 때문에 실시예 1과 마찬가지로 상기 하부 전극(56)을 갖는 결과물에 이물질이 종종 생성된다. 또한, 상기 전-세정을 추가적으로 수행할 경우에는 상기 이물질이 보다 많이 생성된다.
따라서, 본 실시예에서도 실시예 1과 동일한 방법으로 수행하여 상기 이물질을 제거한다. 즉, 유전막을 형성하기 이전에 물을 배제한 상태인 가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 이물질을 제거하는 것이다. 그 결과, 상기 이물질을 충분하게 제거할 수 있을 뿐만 아니라 상기 물에 기인하여 이물질이 다시 생성되는 상황을 충분하게 저지할 수 있다. 이에 따라, 본 실시예에서의 경우에도 상기 이물질로 인하여 상기 하부 전극(56)이 쓰러지는 상황을 충분하게 저지할 수 있다.
계속해서, 실시예 1의 도 3i에서 설명한 방법과 동일한 방법을 수행하여 상기 하부 전극(56)의 표면에 유전막(58)과 상부 전극을 차례로 형성한다.
이와 같이, 상기 하부 전극(56), 유전막(58) 및 상부 전극(60)을 순차적으로 형성함으로써 상기 반도체 기판(30) 상부에는 커패시터(62)가 형성된다.
본 발명에서는 물에 기인하여 하부 전극을 갖는 구조물에 생성되는 이물질을 물을 배제한 상태의 분위기에서 제거한다. 이에 따라, 보다 안정적인 구조를 갖는 하부 전극의 형성이 가능하다. 그러므로, 본 발명은 높은 축적 용량을 요구함에 따라 디자인되는 최근의 높은 종횡비를 갖는 실린더 타입의 하부 전극을 갖는 커패시터를 안정적으로 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판 상에 개구부를 갖는 몰드막을 형성하는 단계;
    상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성하는 단계;
    상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성하는 단계;
    상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거하여 상기 하부 전극용 박막의 노드를 분리시키는 단계;
    물을 포함하는 식각액을 사용한 습식 식각을 수행하여 상기 하부 전극용 박막의 노드를 분리시킴에 따라 상기 반도체 기판 상에 잔류하는 몰드막과 희생막을 함께 제거하여 상기 노드가 분리된 하부 전극용 박막을 실린더 타입의 하부 전극으로 형성하는 단계;
    물을 사용하여 상기 하부 전극을 갖는 결과물을 전-세정하는 단계;
    이소프로필알콜의 증기 분위기에서 건조를 수행하여 상기 하부 전극을 갖는 결과물에 잔류하는 물을 제거하는 단계;
    가스 상태의 불화 수소를 사용한 세정을 수행하여 상기 하부 전극을 형성할 때 상기 식각액에 포함된 물에 의해 상기 하부 전극 사이에 생성된 이물질을 제거하는 단계; 및
    상기 하부 전극 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 반도체 커패시터의 제조 방법.
  5. 제4 항에 있어서, 상기 몰드막은 산화물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  6. 제4 항에 있어서, 상기 희생막은 상기 몰드막과 실질적으로 동일한 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  7. 제4 항에 있어서, 상기 하부 전극용 박막의 노드를 분리시키는 단계는 전면 식각 또는 화학기계적 연마를 수행하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  8. 제4 항에 있어서, 상기 물을 포함하는 식각액은 NH4F, HF 및 물을 포함하는 LAL 용액인 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  9. 삭제
  10. 반도체 기판 상에 개구부를 갖는 몰드막을 형성하는 단계;
    상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성하는 단계;
    상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성하는 단계;
    상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거하여 상기 하부 전극용 박막의 노드를 분리시키는 단계;
    상기 하부 전극용 박막의 노드를 분리시킴에 따라 상기 반도체 기판 상에 잔류하는 희생막을 제거하는 단계;
    물을 포함하는 식각액을 사용한 습식 식각을 수행하여 상기 반도체 기판 상에 잔류하는 몰드막을 제거하여 상기 노드가 분리된 하부 전극용 박막을 실린더 타입의 하부 전극으로 형성하는 단계;
    물을 사용하여 상기 하부 전극을 갖는 결과물을 전-세정하는 단계;
    이소프로필알콜의 증기 분위기에서 건조를 수행하여 상기 하부 전극을 갖는 결과물에 잔류하는 물을 제거하는 단계;
    가스 상태의 불화 수소를 사용한 건식의 세정을 수행하여 상기 하부 전극을 형성할 때 상기 식각액에 포함된 물에 의해 상기 하부 전극 사이에 생성된 이물질을 제거하는 단계; 및
    상기 하부 전극 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 반도체 커패시터의 제조 방법.
  11. 제10 항에 있어서, 상기 몰드막은 산화물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  12. 제10 항에 있어서, 상기 희생막은 상기 몰드막과 서로 다른 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  13. 제12 항에 있어서, 상기 희생막은 포토레지스트 조성물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  14. 제10 항에 있어서, 상기 하부 전극용 박막의 노드를 분리시키는 단계는 전면 식각 또는 화학기계적 연마를 수행하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  15. 제10 항에 있어서, 상기 물을 포함하는 식각액은 NH4F, HF 및 물을 포함하는 LAL 용액인 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  16. 삭제
KR1020050052852A 2005-06-20 2005-06-20 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법 KR100666390B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050052852A KR100666390B1 (ko) 2005-06-20 2005-06-20 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법
US11/455,815 US7781346B2 (en) 2005-06-20 2006-06-20 Methods of forming patterns and capacitors for semiconductor devices using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050052852A KR100666390B1 (ko) 2005-06-20 2005-06-20 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법

Publications (2)

Publication Number Publication Date
KR20060133167A KR20060133167A (ko) 2006-12-26
KR100666390B1 true KR100666390B1 (ko) 2007-01-09

Family

ID=37812109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050052852A KR100666390B1 (ko) 2005-06-20 2005-06-20 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법

Country Status (2)

Country Link
US (1) US7781346B2 (ko)
KR (1) KR100666390B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160078812A1 (en) * 2014-09-16 2016-03-17 Samsung Display Co., Ltd. Organic light emitting display device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145334B1 (ko) * 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치 제조방법
KR102037868B1 (ko) * 2013-03-05 2019-11-26 삼성전자주식회사 반도체 소자 및 그 제조방법
CN113889405B (zh) 2020-07-02 2024-07-05 长鑫存储技术有限公司 半导体结构的处理方法及形成方法
KR20220122723A (ko) 2020-07-02 2022-09-02 창신 메모리 테크놀로지즈 아이엔씨 반도체 구조의 처리 방법 및 형성 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005899A (ko) * 1996-06-19 1998-03-30 김광호 포토레지스트의 스트리핑방법
KR20000013446A (ko) * 1998-08-08 2000-03-06 윤종용 반도체장치 제조용 웨이퍼 건조장치
KR20040090139A (ko) * 2003-04-16 2004-10-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3350638B2 (ja) 1997-06-26 2002-11-25 沖電気工業株式会社 半導体素子の製造方法
KR100311050B1 (ko) * 1999-12-14 2001-11-05 윤종용 커패시터의 전극 제조 방법
JP2002324861A (ja) * 2001-04-24 2002-11-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100434496B1 (ko) 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
KR100474558B1 (ko) 2002-07-18 2005-03-10 주식회사 하이닉스반도체 반도체소자 제조방법
KR100450679B1 (ko) 2002-07-25 2004-10-01 삼성전자주식회사 2단계 식각 공정을 사용하는 반도체 메모리 소자의스토리지 노드 제조방법
KR100566300B1 (ko) 2003-06-25 2006-03-30 주식회사 하이닉스반도체 반도체소자의 캐패시터 하부전극 형성 방법
US7468323B2 (en) * 2004-02-27 2008-12-23 Micron Technology, Inc. Method of forming high aspect ratio structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005899A (ko) * 1996-06-19 1998-03-30 김광호 포토레지스트의 스트리핑방법
KR20000013446A (ko) * 1998-08-08 2000-03-06 윤종용 반도체장치 제조용 웨이퍼 건조장치
KR20040090139A (ko) * 2003-04-16 2004-10-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160078812A1 (en) * 2014-09-16 2016-03-17 Samsung Display Co., Ltd. Organic light emitting display device

Also Published As

Publication number Publication date
US20070059941A1 (en) 2007-03-15
US7781346B2 (en) 2010-08-24
KR20060133167A (ko) 2006-12-26

Similar Documents

Publication Publication Date Title
KR100655788B1 (ko) 반도체 소자의 세정방법 및 이를 이용한 반도체 소자의제조방법.
JP4282616B2 (ja) 半導体装置の製造方法
KR100689680B1 (ko) 반도체 구조물의 처리 방법 및 이를 이용한 반도체커패시터의 제조 방법
KR20060036625A (ko) 커패시터 제조 방법
KR100634251B1 (ko) 반도체 장치 및 그 제조 방법
JP2010123961A (ja) 半導体装置の配線構造物及びその形成方法
KR100505675B1 (ko) 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법
KR100666390B1 (ko) 패턴 제조 방법 및 이를 이용한 반도체 커패시터의 제조방법
US7476622B2 (en) Method of forming a contact in a semiconductor device
US6949431B2 (en) Method for fabricating cylinder type capacitor
KR100666380B1 (ko) 포토레지스트 제거방법 및 이를 이용한 반도체 소자의 제조방법.
JP2006191053A (ja) 半導体メモリ装置の製造方法
KR20070056565A (ko) 반도체 커패시터의 제조 방법
JPH06267907A (ja) ドライエッチング方法
KR100370169B1 (ko) 반도체 소자의 캐패시터 제조 방법
JP4051546B2 (ja) キャパシタの形成方法
KR100597599B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100861367B1 (ko) 반도체 메모리소자의 캐패시터 형성방법
KR100608354B1 (ko) 반도체 장치의 커패시터 형성 방법
KR100608359B1 (ko) 반도체 장치의 커패시터 및 이의 제조 방법
KR100849187B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR20070034764A (ko) 반도체 커패시터의 제조 방법
KR100507364B1 (ko) 반도체소자의 캐패시터 제조방법
KR20060128159A (ko) 반도체 장치의 커패시터 제조 방법
KR20060000872A (ko) 반도체 메모리장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111229

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee