JPH06267907A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- JPH06267907A JPH06267907A JP4926893A JP4926893A JPH06267907A JP H06267907 A JPH06267907 A JP H06267907A JP 4926893 A JP4926893 A JP 4926893A JP 4926893 A JP4926893 A JP 4926893A JP H06267907 A JPH06267907 A JP H06267907A
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Abstract
(57)【要約】
【目的】 側壁コンタクト構造用の接続孔を開口するた
めのドライエッチングを高速性,高異方性,高選択性を
もって行う。 【構成】 1層目ポリサイド膜3、1層目SiO2 層5
a、2層目ポリシリコン層6、2層目SiO2 層5b、
3層目ポリシリコン層7、3層目SiO2 層5cが順次
積層された積層膜を、c−C4 F8 /S2 F2 混合ガス
を用いてジャストエッチングする。途中でポリシリコン
層2,7が露出しても、S2 F2 からF*が補われるの
でエッチングが途中で停止せず、またSによるレジスト
・パターン13の表面保護および接続孔8の側壁保護が
行われるので選択性や異方性も低下しない。オーバーエ
ッチングではc−C4 F8 /CH2 F2 混合ガスを用
い、F * 生成量を減じ炭素系ポリマーの堆積を促進する
ことで1層目ポリサイド膜3に対する高選択性を達成す
る。
めのドライエッチングを高速性,高異方性,高選択性を
もって行う。 【構成】 1層目ポリサイド膜3、1層目SiO2 層5
a、2層目ポリシリコン層6、2層目SiO2 層5b、
3層目ポリシリコン層7、3層目SiO2 層5cが順次
積層された積層膜を、c−C4 F8 /S2 F2 混合ガス
を用いてジャストエッチングする。途中でポリシリコン
層2,7が露出しても、S2 F2 からF*が補われるの
でエッチングが途中で停止せず、またSによるレジスト
・パターン13の表面保護および接続孔8の側壁保護が
行われるので選択性や異方性も低下しない。オーバーエ
ッチングではc−C4 F8 /CH2 F2 混合ガスを用
い、F * 生成量を減じ炭素系ポリマーの堆積を促進する
ことで1層目ポリサイド膜3に対する高選択性を達成す
る。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造分野等
において適用されるドライエッチング方法に関し、特に
いわゆる側壁コンタクト構造用の接続孔を形成する際
に、この接続孔を形成するためのエッチングを円滑に進
行させ、かつシリコン系の下地配線層に対して高い選択
性を達成する方法に関する。
において適用されるドライエッチング方法に関し、特に
いわゆる側壁コンタクト構造用の接続孔を形成する際
に、この接続孔を形成するためのエッチングを円滑に進
行させ、かつシリコン系の下地配線層に対して高い選択
性を達成する方法に関する。
【0002】
【従来の技術】半導体集積回路の高集積化のスピード
は、ほぼ3年で2倍のぺースを堅持しており、これに伴
って微細加工技術に対する要求も厳しさを増している。
たとえば、将来の256MDRAMあるいは64MSR
AMクラスの大容量メモリ素子では、最小加工線幅0.
25μmの加工精度が要求される。
は、ほぼ3年で2倍のぺースを堅持しており、これに伴
って微細加工技術に対する要求も厳しさを増している。
たとえば、将来の256MDRAMあるいは64MSR
AMクラスの大容量メモリ素子では、最小加工線幅0.
25μmの加工精度が要求される。
【0003】このような微細加工技術の開発と並行し
て、セル構造の工夫によるチップ面積の低減に関して
も、多くの研究がなされている。かかるセル構造中で
は、ポリシリコン配線が3層、4層、あるいはこれ以上
の層数に積層される多層配線構造が適用されるケースも
珍しくはない。
て、セル構造の工夫によるチップ面積の低減に関して
も、多くの研究がなされている。かかるセル構造中で
は、ポリシリコン配線が3層、4層、あるいはこれ以上
の層数に積層される多層配線構造が適用されるケースも
珍しくはない。
【0004】多層配線構造の初期には、配線層相互間の
電気的接続を図るために、隣り合う配線層の間で逐一接
続孔を形成していた。つまり、配線層を1層形成する
と、この上に層間絶縁膜を積層して接続孔を開口し、し
かる後に次の配線層を積層していたわけである。その
後、かかるプロセスの煩雑さを解消し、また接続孔数の
削減によるセル面積の縮小ならびに集積度の向上を可能
とするデバイス構造として、いわゆる側壁コンタクト
(プラグ・イン配線)構造が提案されている。これは、
配線層と層間絶縁膜を交互に複数回積層した積層膜に一
括して接続孔を開口し、この接続孔に導電材料層(プラ
グ)を埋め込むことにより、接続孔の側壁面または底面
に臨む複数の配線層間を相互接続する構造である。
電気的接続を図るために、隣り合う配線層の間で逐一接
続孔を形成していた。つまり、配線層を1層形成する
と、この上に層間絶縁膜を積層して接続孔を開口し、し
かる後に次の配線層を積層していたわけである。その
後、かかるプロセスの煩雑さを解消し、また接続孔数の
削減によるセル面積の縮小ならびに集積度の向上を可能
とするデバイス構造として、いわゆる側壁コンタクト
(プラグ・イン配線)構造が提案されている。これは、
配線層と層間絶縁膜を交互に複数回積層した積層膜に一
括して接続孔を開口し、この接続孔に導電材料層(プラ
グ)を埋め込むことにより、接続孔の側壁面または底面
に臨む複数の配線層間を相互接続する構造である。
【0005】たとえば1990年IEEE Inter
national Electron Devices
Meeting(IEDM 90)論文集,p.59
〜62には、SRAMの負荷素子となるCMOS−FE
TをバルクSi基板中に形成された下層nMOS−FE
Tと再結晶化SOI膜に形成された上層pMOS−FE
Tからなる2層構成とし、上層pMOS−FETのドレ
イン層を貫き下層nMOS−FETのドレイン領域に達
する接続孔を開口してその内部をW(タングステン)プ
ラグで埋め込むことにより、これら上下のFETのドレ
イン同士を接続した高密度デバイスが提案されている。
national Electron Devices
Meeting(IEDM 90)論文集,p.59
〜62には、SRAMの負荷素子となるCMOS−FE
TをバルクSi基板中に形成された下層nMOS−FE
Tと再結晶化SOI膜に形成された上層pMOS−FE
Tからなる2層構成とし、上層pMOS−FETのドレ
イン層を貫き下層nMOS−FETのドレイン領域に達
する接続孔を開口してその内部をW(タングステン)プ
ラグで埋め込むことにより、これら上下のFETのドレ
イン同士を接続した高密度デバイスが提案されている。
【0006】また、IEDM 91論文集,p.477
〜480には、記憶ノードに側壁コンクトを適用したS
RAMが報告されている。これは、負荷素子となるダブ
ルゲート型pMOS−TFTをボトム・ゲート層(2層
目ポリシリコン層)と、TFTチャネル兼電源線層(3
層目ポリシリコン層)とを貫いてドライバ・トランジス
タのゲート電極(1層目ポリシリコン層を含むポリサイ
ド膜)に至る接続孔を開口し、その内壁面にpMOS−
TFTのトップ・ゲート層(4層目ポリシリコン層)を
被着させることにより、上下ゲート電極の接続、および
TFTチャネル兼電源線層とドライバ・トランジスタの
ゲート電極の接続を行ったものである。
〜480には、記憶ノードに側壁コンクトを適用したS
RAMが報告されている。これは、負荷素子となるダブ
ルゲート型pMOS−TFTをボトム・ゲート層(2層
目ポリシリコン層)と、TFTチャネル兼電源線層(3
層目ポリシリコン層)とを貫いてドライバ・トランジス
タのゲート電極(1層目ポリシリコン層を含むポリサイ
ド膜)に至る接続孔を開口し、その内壁面にpMOS−
TFTのトップ・ゲート層(4層目ポリシリコン層)を
被着させることにより、上下ゲート電極の接続、および
TFTチャネル兼電源線層とドライバ・トランジスタの
ゲート電極の接続を行ったものである。
【0007】
【発明が解決しようとする課題】ところで、シリコン・
デバイスにおける層間絶縁膜の構成材料としては、一般
にシリコン化合物層、中でも酸化シリコン(SiOx ;
典型的にはx=2)膜が広く用いられている。SiOx
層間絶縁膜に接続孔を開口するためのドライエッチング
には、従来よりCHF3 、CF4 /H2 混合系、CF4
/O2 混合系、C2 F6 /CHF3 混合系等、フルオロ
カーボン系化合物を組成の主体とするエッチング・ガス
が用いられてきた。これは、(a)フルオロカーボン系
化合物に含まれるC原子がSiOx 層の表面で原子間結
合エネルギーの大きいC−O結合を生成し、Si−O結
合を切断したり弱めたりする働きがある、(b)SiO
2 層の主エッチング種であるCFx + (典型的にはx=
3) を生成できる、さらに(c)エッチング反応系のC
/F比(C原子数とF原子数の比)を制御することによ
り炭素系ポリマーの堆積量を最適化し、レジスト・マス
クや下地材料層に対して高選択性が達成できる、等の理
由にもとづいている。
デバイスにおける層間絶縁膜の構成材料としては、一般
にシリコン化合物層、中でも酸化シリコン(SiOx ;
典型的にはx=2)膜が広く用いられている。SiOx
層間絶縁膜に接続孔を開口するためのドライエッチング
には、従来よりCHF3 、CF4 /H2 混合系、CF4
/O2 混合系、C2 F6 /CHF3 混合系等、フルオロ
カーボン系化合物を組成の主体とするエッチング・ガス
が用いられてきた。これは、(a)フルオロカーボン系
化合物に含まれるC原子がSiOx 層の表面で原子間結
合エネルギーの大きいC−O結合を生成し、Si−O結
合を切断したり弱めたりする働きがある、(b)SiO
2 層の主エッチング種であるCFx + (典型的にはx=
3) を生成できる、さらに(c)エッチング反応系のC
/F比(C原子数とF原子数の比)を制御することによ
り炭素系ポリマーの堆積量を最適化し、レジスト・マス
クや下地材料層に対して高選択性が達成できる、等の理
由にもとづいている。
【0008】この場合の下地材料層とは、多くの場合、
シリコン系材料層である。実際、上述の側壁コンタクト
構造を有する大容量メモリ素子においても、下地材料層
はバルクSi基板(ドレイン領域)あるいはポリサイド
膜(ドライバ・トランジスタのゲート電極)である。
シリコン系材料層である。実際、上述の側壁コンタクト
構造を有する大容量メモリ素子においても、下地材料層
はバルクSi基板(ドレイン領域)あるいはポリサイド
膜(ドライバ・トランジスタのゲート電極)である。
【0009】しかし、上述のような側壁コンタクト構造
において接続孔を開口しようとする場合には、膜厚方向
の途中にSOI膜やポリシリコン層等のシリコン系材料
層が介在されたSiOx 層間絶縁膜をエッチングしなけ
ればならない。このことは、プロセス上の重大な矛盾を
含んでいる。つまり、下地のシリコン系材料層に対して
高選択比を確保しようとすれば、接続孔のエッチングは
途中に介在されたシリコン系材料層が露出した時点で停
止してしまい、逆に途中に介在されたシリコン系材料層
をエッチングできる条件で接続孔を開口しようとすれ
ば、下地のシリコン系材料層に対する選択比を確保する
ことができないからである。
において接続孔を開口しようとする場合には、膜厚方向
の途中にSOI膜やポリシリコン層等のシリコン系材料
層が介在されたSiOx 層間絶縁膜をエッチングしなけ
ればならない。このことは、プロセス上の重大な矛盾を
含んでいる。つまり、下地のシリコン系材料層に対して
高選択比を確保しようとすれば、接続孔のエッチングは
途中に介在されたシリコン系材料層が露出した時点で停
止してしまい、逆に途中に介在されたシリコン系材料層
をエッチングできる条件で接続孔を開口しようとすれ
ば、下地のシリコン系材料層に対する選択比を確保する
ことができないからである。
【0010】この問題を解決するひとつの方法として、
SiOx 層間絶縁膜は酸化膜用エッチング装置で、また
シリコン系材料層はポリシリコン用エッチング装置でそ
れぞれエッチングすることが考えられる。しかし、これ
では各両エッチング装置間でウェハを幾度も往復させな
ければならず、その煩雑さを考慮すると側壁コンタクト
構造の採用による工数削減のメリットが相殺されてしま
う。
SiOx 層間絶縁膜は酸化膜用エッチング装置で、また
シリコン系材料層はポリシリコン用エッチング装置でそ
れぞれエッチングすることが考えられる。しかし、これ
では各両エッチング装置間でウェハを幾度も往復させな
ければならず、その煩雑さを考慮すると側壁コンタクト
構造の採用による工数削減のメリットが相殺されてしま
う。
【0011】他の方法として、エッチング反応系のC/
F比を下げることにより、途中に介在されたシリコン系
材料層に対するエッチング速度を上昇させることが考え
られる。これは、具体的にはフルオロカーボン系化合物
を主体とするエッチング・ガスにSF6 を添加して大量
のF* を解離生成させたり、あるいはO2 を添加してフ
ルオロカーボン系化合物の解離を促進しF* 生成量を増
大させることにより可能となる。しかし、これではレジ
スト・マスクに対する選択性が低下し、寸法変換差が増
大したり、接続孔の側壁面に露出した部分からシリコン
系材料層へサイドエッチが入ってしまう等の問題が生ず
る。さらに、接続孔の開口径が極めて小さくなると、接
続孔内部におけるポリマーの堆積が促進されてエッチン
グ速度が大幅に低下し、この対策そのものが有効性を失
ってしまう。
F比を下げることにより、途中に介在されたシリコン系
材料層に対するエッチング速度を上昇させることが考え
られる。これは、具体的にはフルオロカーボン系化合物
を主体とするエッチング・ガスにSF6 を添加して大量
のF* を解離生成させたり、あるいはO2 を添加してフ
ルオロカーボン系化合物の解離を促進しF* 生成量を増
大させることにより可能となる。しかし、これではレジ
スト・マスクに対する選択性が低下し、寸法変換差が増
大したり、接続孔の側壁面に露出した部分からシリコン
系材料層へサイドエッチが入ってしまう等の問題が生ず
る。さらに、接続孔の開口径が極めて小さくなると、接
続孔内部におけるポリマーの堆積が促進されてエッチン
グ速度が大幅に低下し、この対策そのものが有効性を失
ってしまう。
【0012】そこで本発明は、シリコン化合物層とシリ
コン系材料層からなる積層膜の下地シリコン系材料層上
におけるエッチングを、優れた選択性、エッチング速
度、異方性、スループット等をもって行う方法を提供す
ることを目的とする。
コン系材料層からなる積層膜の下地シリコン系材料層上
におけるエッチングを、優れた選択性、エッチング速
度、異方性、スループット等をもって行う方法を提供す
ることを目的とする。
【0013】
【課題を解決するための手段】本発明にかかるドライエ
ッチング方法は、上述の目的を達成するために提案され
るものであり、シリコン化合物層の膜厚方向の中途部に
このシリコン化合物層により相互に離間されたn層(た
だし、nは自然数を表す。)のシリコン系材料層が介在
されてなる積層膜を、その下層側の下地シリコン系材料
層に対して選択性を確保しながらエッチングする方法で
あって、S2 F2 ,SF2 ,SF4 ,S 2 F10から選ば
れる少なくとも1種類のフッ化イオウとフルオロカーボ
ン系化合物とを含むエッチング・ガスを用い、被エッチ
ング領域の少なくとも一部にイオウを堆積させながら、
前記積層膜を実質的に前記下地シリコン系材料層が露出
する直前までエッチングするジャストエッチング工程
と、エッチング反応系におけるフッ素系化学種の生成比
を前記ジャストエッチング工程におけるよりも相対的に
減じた条件下で前記積層膜の残余部をエッチングするオ
ーバーエッチング工程とを有するものである。
ッチング方法は、上述の目的を達成するために提案され
るものであり、シリコン化合物層の膜厚方向の中途部に
このシリコン化合物層により相互に離間されたn層(た
だし、nは自然数を表す。)のシリコン系材料層が介在
されてなる積層膜を、その下層側の下地シリコン系材料
層に対して選択性を確保しながらエッチングする方法で
あって、S2 F2 ,SF2 ,SF4 ,S 2 F10から選ば
れる少なくとも1種類のフッ化イオウとフルオロカーボ
ン系化合物とを含むエッチング・ガスを用い、被エッチ
ング領域の少なくとも一部にイオウを堆積させながら、
前記積層膜を実質的に前記下地シリコン系材料層が露出
する直前までエッチングするジャストエッチング工程
と、エッチング反応系におけるフッ素系化学種の生成比
を前記ジャストエッチング工程におけるよりも相対的に
減じた条件下で前記積層膜の残余部をエッチングするオ
ーバーエッチング工程とを有するものである。
【0014】ここで、エッチング反応系におけるフッ素
系化学種の生成比を表す指標としては、C原子数とF原
子数の比を表すC/F比が良く知られている。このC/
F比が大きければ、相対的に炭素系ポリマーの堆積が優
勢となり、下地選択性をとり易くなるわけである。具体
的には、エッチング・ガスにH* ,Si* 等のようにF
* を捕捉する化学種を生成可能な化合物を添加したり、
炭素系ポリマーの堆積性の高い化合物を添加したりすれ
ば良い。
系化学種の生成比を表す指標としては、C原子数とF原
子数の比を表すC/F比が良く知られている。このC/
F比が大きければ、相対的に炭素系ポリマーの堆積が優
勢となり、下地選択性をとり易くなるわけである。具体
的には、エッチング・ガスにH* ,Si* 等のようにF
* を捕捉する化学種を生成可能な化合物を添加したり、
炭素系ポリマーの堆積性の高い化合物を添加したりすれ
ば良い。
【0015】上記C/F比以外にも、たとえばS原子数
とF原子数の比を表すS/F比の概念を導入することも
できる。この場合も、F* を捕捉する化学種を生成した
りSの堆積を促進することができる化合物をエッチング
・ガスに添加すれば良い。もちろん、C/F比とS/F
比の上昇が同時に起こるようなガス組成を用いても良
い。
とF原子数の比を表すS/F比の概念を導入することも
できる。この場合も、F* を捕捉する化学種を生成した
りSの堆積を促進することができる化合物をエッチング
・ガスに添加すれば良い。もちろん、C/F比とS/F
比の上昇が同時に起こるようなガス組成を用いても良
い。
【0016】本発明はまた、前記シリコン化合物層を酸
化シリコン層とするものである。
化シリコン層とするものである。
【0017】本発明はまた、前記エッチングを発光スペ
クトル観測におけるCO* のピーク強度の増減パターン
にもとづいてその進行状況をモニタしながら行い、前記
ジャストエッチング工程を該ピーク強度の減少をn回、
これに続く増大を1回観測した後に終了し、前記オーバ
ーエッチング工程を該ピーク強度の(n+1)回目の減
少を観測した後に終了するものである。
クトル観測におけるCO* のピーク強度の増減パターン
にもとづいてその進行状況をモニタしながら行い、前記
ジャストエッチング工程を該ピーク強度の減少をn回、
これに続く増大を1回観測した後に終了し、前記オーバ
ーエッチング工程を該ピーク強度の(n+1)回目の減
少を観測した後に終了するものである。
【0018】本発明はまた、前記オーバーエッチング工
程の終了後に、被エッチング領域に堆積したイオウを加
熱により昇華除去するものである。
程の終了後に、被エッチング領域に堆積したイオウを加
熱により昇華除去するものである。
【0019】本発明はさらに、前記オーバーエッチング
工程の終了後に、被エッチング領域に堆積したイオウを
レジスト・アッシング工程においてレジスト・マスクと
同時に燃焼除去するものである。
工程の終了後に、被エッチング領域に堆積したイオウを
レジスト・アッシング工程においてレジスト・マスクと
同時に燃焼除去するものである。
【0020】
【作用】本発明の基本的な考え方は、中途部のシリコン
系材料層が逐次露出した時点でもエッチング速度が実用
レベルに維持され、かつ下地シリコン系材料層に対して
は高選択性が達成されるよう、エッチング・プロセスを
下地シリコン系材料層が露出する直前までのジャストエ
ッチング工程とそれ以降のオーバーエッチング工程に分
け、前者の工程においてエッチング反応系のC/F比を
相対的に低く、後者の工程において相対的に高く設定す
ることである。
系材料層が逐次露出した時点でもエッチング速度が実用
レベルに維持され、かつ下地シリコン系材料層に対して
は高選択性が達成されるよう、エッチング・プロセスを
下地シリコン系材料層が露出する直前までのジャストエ
ッチング工程とそれ以降のオーバーエッチング工程に分
け、前者の工程においてエッチング反応系のC/F比を
相対的に低く、後者の工程において相対的に高く設定す
ることである。
【0021】ジャストエッチング工程においてC/F比
を低下させる手段としては、前述のごとくエッチング反
応系のF* 生成量を増大させるガス組成を採用する。た
だし、F* の供給源としてS2 F2 ,SF2 ,SF4 ,
S2 F10から選ばれる少なくとも1種類のフッ化イオウ
を用いるところがポイントである。上記フッ化イオウ
は、本発明者が先に特開平4−84427号公報におい
てSiOx 系材料層のエッチング・ガスとして提案した
化合物である。これらは、放電解離によりプラズマ中に
F* を生成できることはもちろんであるが、遊離のS
(イオウ)を生成できる点を大きな特色としている。
を低下させる手段としては、前述のごとくエッチング反
応系のF* 生成量を増大させるガス組成を採用する。た
だし、F* の供給源としてS2 F2 ,SF2 ,SF4 ,
S2 F10から選ばれる少なくとも1種類のフッ化イオウ
を用いるところがポイントである。上記フッ化イオウ
は、本発明者が先に特開平4−84427号公報におい
てSiOx 系材料層のエッチング・ガスとして提案した
化合物である。これらは、放電解離によりプラズマ中に
F* を生成できることはもちろんであるが、遊離のS
(イオウ)を生成できる点を大きな特色としている。
【0022】Sは、昇華性物質である。したがって、エ
ッチング中のウェハの温度が昇華点より低く維持されて
いれば、Sはウェハの表面に付着することができる。こ
こで、付着した部位がイオンの垂直入射が起こらないパ
ターンの側壁面等であれば、Sはそのまま堆積し続け
る。これは側壁保護膜として寄与する。一方、イオン垂
直入射面では、Sの付着とそのスパッタ除去とが競合す
る。したがって、レジスト・マスクやシリコン系材料層
の表面等では、Sはこれらの材料層に対する選択性を高
める働きをする。ただし、垂直入射面がSiOx 系材料
層である場合、ここにSが付着したとしてもSiOx 層
から大量にスパッタ・アウトされるO原子により直ちに
燃焼除去される。したがって、SiOx 層のエッチング
はSにより何ら妨害されないわけである。
ッチング中のウェハの温度が昇華点より低く維持されて
いれば、Sはウェハの表面に付着することができる。こ
こで、付着した部位がイオンの垂直入射が起こらないパ
ターンの側壁面等であれば、Sはそのまま堆積し続け
る。これは側壁保護膜として寄与する。一方、イオン垂
直入射面では、Sの付着とそのスパッタ除去とが競合す
る。したがって、レジスト・マスクやシリコン系材料層
の表面等では、Sはこれらの材料層に対する選択性を高
める働きをする。ただし、垂直入射面がSiOx 系材料
層である場合、ここにSが付着したとしてもSiOx 層
から大量にスパッタ・アウトされるO原子により直ちに
燃焼除去される。したがって、SiOx 層のエッチング
はSにより何ら妨害されないわけである。
【0023】なお、フルオロカーボン系化合物に由来し
て生成する炭素系ポリマーによる保護機構も、上述のS
とほぼ同じである。
て生成する炭素系ポリマーによる保護機構も、上述のS
とほぼ同じである。
【0024】このように、本発明ではSF6 やO2 のよ
うに単にエッチング反応系のF* 生成量を増加させるだ
けの化合物を用いるのではなく、F* の増加と同時にイ
オン垂直入射面の表面保護やパターンの側壁保護に寄与
する物質、すなわちSを供給できるフッ化イオウを用い
る。このため、レジスト・マスクに対する選択性が向上
し、寸法変換差の発生を抑制することができる。また、
接続孔の内壁面がSの側壁保護膜で保護されるため、該
内壁面にシリコン系材料層が露出していたとしても、こ
こからサイドエッチが入る虞れがない。
うに単にエッチング反応系のF* 生成量を増加させるだ
けの化合物を用いるのではなく、F* の増加と同時にイ
オン垂直入射面の表面保護やパターンの側壁保護に寄与
する物質、すなわちSを供給できるフッ化イオウを用い
る。このため、レジスト・マスクに対する選択性が向上
し、寸法変換差の発生を抑制することができる。また、
接続孔の内壁面がSの側壁保護膜で保護されるため、該
内壁面にシリコン系材料層が露出していたとしても、こ
こからサイドエッチが入る虞れがない。
【0025】続くオーバーエッチング工程では、F* の
生成比を減少させる。これは、エッチング反応系のC/
Fを上昇させることに相当する。これにより、炭素系ポ
リマーの堆積促進、あるいはこれらの両方が起こり、下
地シリコン系材料層に対して十分に大きな選択性を確保
することができる。
生成比を減少させる。これは、エッチング反応系のC/
Fを上昇させることに相当する。これにより、炭素系ポ
リマーの堆積促進、あるいはこれらの両方が起こり、下
地シリコン系材料層に対して十分に大きな選択性を確保
することができる。
【0026】ところで、本発明のようなエッチングでは
適切な終点判定がエッチングの成否を決定する鍵とな
る。終点判定は、予め測定されたエッチング速度にもと
づいてエッチング時間を管理することにより行うことも
できるが、エッチング中のプラズマの発光スペクトルを
in situにモニタすることで、より正確な判定が
可能となる。
適切な終点判定がエッチングの成否を決定する鍵とな
る。終点判定は、予め測定されたエッチング速度にもと
づいてエッチング時間を管理することにより行うことも
できるが、エッチング中のプラズマの発光スペクトルを
in situにモニタすることで、より正確な判定が
可能となる。
【0027】本発明者は、SiOx 系材料層のエッチン
グ中にのみ生成し、シリコン系材料層のエッチング中に
は生成しない化学種として、CO* に着目した。つま
り、CO* のピーク強度は、SiOx 系材料層を表面に
有する積層膜のエッチング開始時には高く、シリコン系
材料層が露出すると減少し、その下のSiOx 系材料層
のエッチングが始まると再び増大する、といった増減を
繰り返す。したがって、n層のシリコン系材料層がSi
Ox 系材料層の中途部に介在されている場合にはn回の
ピーク強度の減少が観測される。この後、ピーク強度が
さらにもう1回上昇すると、n層のシリコン系材料層の
エッチングが全て終了し、最後のSiOx系材料層がエ
ッチングされ始めたことがわかる。したがって、この時
点あるいはここから若干の時間を経過した時点でジャス
トエッチング工程を終了すれば良い。
グ中にのみ生成し、シリコン系材料層のエッチング中に
は生成しない化学種として、CO* に着目した。つま
り、CO* のピーク強度は、SiOx 系材料層を表面に
有する積層膜のエッチング開始時には高く、シリコン系
材料層が露出すると減少し、その下のSiOx 系材料層
のエッチングが始まると再び増大する、といった増減を
繰り返す。したがって、n層のシリコン系材料層がSi
Ox 系材料層の中途部に介在されている場合にはn回の
ピーク強度の減少が観測される。この後、ピーク強度が
さらにもう1回上昇すると、n層のシリコン系材料層の
エッチングが全て終了し、最後のSiOx系材料層がエ
ッチングされ始めたことがわかる。したがって、この時
点あるいはここから若干の時間を経過した時点でジャス
トエッチング工程を終了すれば良い。
【0028】これ以降はオーバーエッチング工程である
が、下地シリコン系材料層の露出に伴う再度のピーク強
度の減少、すなわち(n+1)回目の減少を観測した後
に終点を判定すれば良い。
が、下地シリコン系材料層の露出に伴う再度のピーク強
度の減少、すなわち(n+1)回目の減少を観測した後
に終点を判定すれば良い。
【0029】ところで、本発明では側壁保護やイオン垂
直入射面の保護を行う炭素系ポリマーの一部をSで代替
しているわけであるが、このSはオーバーエッチングを
終了した後にウェハを加熱することにより昇華除去する
か、あるいはレジスト・アッシング工程においてレジス
ト・マスクと同時に燃焼除去することができる。したが
って、Sは何らパーティクル汚染の原因となるものでは
ない。
直入射面の保護を行う炭素系ポリマーの一部をSで代替
しているわけであるが、このSはオーバーエッチングを
終了した後にウェハを加熱することにより昇華除去する
か、あるいはレジスト・アッシング工程においてレジス
ト・マスクと同時に燃焼除去することができる。したが
って、Sは何らパーティクル汚染の原因となるものでは
ない。
【0030】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【0031】実施例1 本実施例は、ダブルゲート型pMOS−TFTを負荷素
子とするスプリット・ワードライン・セル型SRAMの
記憶ノード・コンタクトを側壁コンタクト構造により達
成するプロセス例である。具体的には、途中に3層目ポ
リシリコン層(3poly)と2層目ポリシリコン層
(2poly)とを介在させたSiO2 層間絶縁膜を2
段階エッチングにより開口し、これら両ポリシリコン層
を貫通して1層目ポリシリコン層(1poly)を含む
ポリサイド膜に達する接続孔を形成した例である。この
プロセスを、図1および図2を参照しながら説明する。
子とするスプリット・ワードライン・セル型SRAMの
記憶ノード・コンタクトを側壁コンタクト構造により達
成するプロセス例である。具体的には、途中に3層目ポ
リシリコン層(3poly)と2層目ポリシリコン層
(2poly)とを介在させたSiO2 層間絶縁膜を2
段階エッチングにより開口し、これら両ポリシリコン層
を貫通して1層目ポリシリコン層(1poly)を含む
ポリサイド膜に達する接続孔を形成した例である。この
プロセスを、図1および図2を参照しながら説明する。
【0032】なお、かかる構成を有するSRAMは、前
述のIEDM 91論文集,p.477〜480に報告
されているものである。
述のIEDM 91論文集,p.477〜480に報告
されているものである。
【0033】まず、本実施例で取り扱うウェハを、図2
(a)に示す。このウェハは、LOCOS法等により形
成されたフィールド酸化膜2で規定されるシリコン基板
1上の素子形成領域に、ドライバ・トランジスタのソー
ス/ドレイン領域となる不純物拡散領域4、およびドラ
イバ・トランジスタのゲート電極としてパターニングさ
れた1層目ポリサイド膜3を有し、さらにこの上にpM
OS−TFTのボトム・ゲート形成用の2層目ポリシリ
コン層(2poly)6およびpMOS−TFTのチャ
ネル層兼電源線としてパターニングされた3層目ポリシ
リコン層(3poly)7が、各々SiO2 層間絶縁膜
5を介して順次積層されたものである。
(a)に示す。このウェハは、LOCOS法等により形
成されたフィールド酸化膜2で規定されるシリコン基板
1上の素子形成領域に、ドライバ・トランジスタのソー
ス/ドレイン領域となる不純物拡散領域4、およびドラ
イバ・トランジスタのゲート電極としてパターニングさ
れた1層目ポリサイド膜3を有し、さらにこの上にpM
OS−TFTのボトム・ゲート形成用の2層目ポリシリ
コン層(2poly)6およびpMOS−TFTのチャ
ネル層兼電源線としてパターニングされた3層目ポリシ
リコン層(3poly)7が、各々SiO2 層間絶縁膜
5を介して順次積層されたものである。
【0034】ここで、上記1層目ポリサイド膜3は、下
層側の1層目ポリシリコン層(1poly)3aとタン
グステン・ポリサイド(WSix )層3bとがこの順に
積層されたものである。なお、上記3層目ポリシリコン
層(3poly)7は、OFF電流を低減しON電流を
増大される目的で、アモルファス・シリコン層に替えて
も良い。
層側の1層目ポリシリコン層(1poly)3aとタン
グステン・ポリサイド(WSix )層3bとがこの順に
積層されたものである。なお、上記3層目ポリシリコン
層(3poly)7は、OFF電流を低減しON電流を
増大される目的で、アモルファス・シリコン層に替えて
も良い。
【0035】次に、上記SiO2 層間絶縁膜5を3層目
ポリシリコン層7および2層目ポリシリコン層6と共に
エッチングし、図2(b)に示されるような接続孔8を
形成する。この接続孔8は、後工程で形成されるpMO
S−TFTのトップ・ゲート〔4層目ポリシリコン層
(4poly)9〕と上記ボトム・ゲート(2pol
y)との接続、並びにチャネル層兼電源線(3pol
y)とドライバ・トランジスタのゲート電極(1pol
yを含む1層目ポリサイド膜3)との接続を側壁面にお
いて一括して図るためのものである。この側壁コンタク
トSWCについては、図2(c)を参照しながら後述す
る。
ポリシリコン層7および2層目ポリシリコン層6と共に
エッチングし、図2(b)に示されるような接続孔8を
形成する。この接続孔8は、後工程で形成されるpMO
S−TFTのトップ・ゲート〔4層目ポリシリコン層
(4poly)9〕と上記ボトム・ゲート(2pol
y)との接続、並びにチャネル層兼電源線(3pol
y)とドライバ・トランジスタのゲート電極(1pol
yを含む1層目ポリサイド膜3)との接続を側壁面にお
いて一括して図るためのものである。この側壁コンタク
トSWCについては、図2(c)を参照しながら後述す
る。
【0036】上記のエッチングの機構を、図1を参照し
ながら説明する。図1は図2の要部を拡大し、さらに若
干の構成部分を描き加えたものである。
ながら説明する。図1は図2の要部を拡大し、さらに若
干の構成部分を描き加えたものである。
【0037】図1(a)は、上記エッチングのためのサ
ンプル・ウェハである。すなわち、図2(a)に示した
ウェハ上に、エッチング・マスクであるレジスト・パタ
ーン13が形成されたものである。上記レジスト・パタ
ーン13には開口部14が設けられており、該開口部1
4の内部でエッチングが進行するわけである。また、図
2において一括して示したSiO2 層間絶縁膜5は、実
際には図1(a)に示されるように、隣接するポリシリ
コン層を互いに絶縁する目的でポリシリコン層を1層形
成するたびにその表面を被覆するごとく形成されたもの
である。図示される時点では、上記SiO2 層間絶縁膜
5は下層側から順に、1層目SiO2 層5a,2層目S
iO2 層5b,3層目SiO2 層5cの3層から構成さ
れている。
ンプル・ウェハである。すなわち、図2(a)に示した
ウェハ上に、エッチング・マスクであるレジスト・パタ
ーン13が形成されたものである。上記レジスト・パタ
ーン13には開口部14が設けられており、該開口部1
4の内部でエッチングが進行するわけである。また、図
2において一括して示したSiO2 層間絶縁膜5は、実
際には図1(a)に示されるように、隣接するポリシリ
コン層を互いに絶縁する目的でポリシリコン層を1層形
成するたびにその表面を被覆するごとく形成されたもの
である。図示される時点では、上記SiO2 層間絶縁膜
5は下層側から順に、1層目SiO2 層5a,2層目S
iO2 層5b,3層目SiO2 層5cの3層から構成さ
れている。
【0038】上記エッチングは、ジャストエッチングと
オーバーエッチングの2工程により行った。まず、上記
ウェハをRFバイアス印加型有磁場マイクロ波プラズマ
・エッチング装置にセットし、一例として下記の条件で
ジャストエッチングを行った。 c−C4 F8 流量 20 SCCM S2 F2 流量 30 SCCM ガス圧 0.4 Pa マイクロ波パワー 1200 W(2.45 G
Hz) RFバイアス・パワー 300 W(800 kH
z) ウェハ載置電極温度 −50 ℃(アルコール系
冷媒使用)
オーバーエッチングの2工程により行った。まず、上記
ウェハをRFバイアス印加型有磁場マイクロ波プラズマ
・エッチング装置にセットし、一例として下記の条件で
ジャストエッチングを行った。 c−C4 F8 流量 20 SCCM S2 F2 流量 30 SCCM ガス圧 0.4 Pa マイクロ波パワー 1200 W(2.45 G
Hz) RFバイアス・パワー 300 W(800 kH
z) ウェハ載置電極温度 −50 ℃(アルコール系
冷媒使用)
【0039】このジャストエッチングは、まず3層目S
iO2 層5cのエッチングから始まる。この場合、c−
C4 F8 およびS2 F2 の双方から解離生成するF* に
よるラジカル反応が、同じくこれらの化合物から解離生
成するCFx + ,SFx + 等のイオンの入射エネルギー
にアシストされる機構でエッチングが進行し、3層目S
iO2 層5cはSiFx ,COx 等の形で除去された。
iO2 層5cのエッチングから始まる。この場合、c−
C4 F8 およびS2 F2 の双方から解離生成するF* に
よるラジカル反応が、同じくこれらの化合物から解離生
成するCFx + ,SFx + 等のイオンの入射エネルギー
にアシストされる機構でエッチングが進行し、3層目S
iO2 層5cはSiFx ,COx 等の形で除去された。
【0040】また、S2 F2 からは遊離のS(図示せ
ず。)が解離生成し、レジスト・パターン13の表面で
その堆積過程とスパッタ除去過程とを競合させることに
より、該レジスト・パターンの13のエッチング速度の
上昇を防いだ。さらに、パターンの側壁面に堆積したS
は側壁保護膜(図示せず。)を形成し、高異方性加工に
寄与した。
ず。)が解離生成し、レジスト・パターン13の表面で
その堆積過程とスパッタ除去過程とを競合させることに
より、該レジスト・パターンの13のエッチング速度の
上昇を防いだ。さらに、パターンの側壁面に堆積したS
は側壁保護膜(図示せず。)を形成し、高異方性加工に
寄与した。
【0041】なお、上記のSは、SiO2 層間絶縁膜5
のエッチングを何ら阻害しない。それは、SiOx 系材
料層の表面ではイオン・スパッタ作用によりO原子が放
出され、Sが直ちに燃焼除去されるからである。
のエッチングを何ら阻害しない。それは、SiOx 系材
料層の表面ではイオン・スパッタ作用によりO原子が放
出され、Sが直ちに燃焼除去されるからである。
【0042】3層目SiO2 層5cが選択的に除去され
ると、図1(b)に示されるように、その下の3層目ポ
リシリコン層7のエッチングが始まる。ここで、従来の
一般的なSiO2 エッチングの考え方にもとづいて仮に
c−C 4 F8 を単独で用い、シリコン系材料層に対して
高選択比を保証する条件でエッチングを行っていたとす
ると、3層目ポリシリコン層7が露出したところでエッ
チングは停止してしまう筈である。
ると、図1(b)に示されるように、その下の3層目ポ
リシリコン層7のエッチングが始まる。ここで、従来の
一般的なSiO2 エッチングの考え方にもとづいて仮に
c−C 4 F8 を単独で用い、シリコン系材料層に対して
高選択比を保証する条件でエッチングを行っていたとす
ると、3層目ポリシリコン層7が露出したところでエッ
チングは停止してしまう筈である。
【0043】しかし、本実施例ではS2 F2 から供給さ
れるF* により、3層目ポリシリコン層7がSiFx の
形で速やかに除去される。ただし、このときのF* の生
成量はSF6 等のガスを用いた場合ほど多くはなく、し
かもSの堆積によりレジスト・パターン13の表面保護
や接続孔内部の側壁保護が引き続き行われる。したがっ
て、何らレジスト選択性や形状異方性が劣化することは
ない。
れるF* により、3層目ポリシリコン層7がSiFx の
形で速やかに除去される。ただし、このときのF* の生
成量はSF6 等のガスを用いた場合ほど多くはなく、し
かもSの堆積によりレジスト・パターン13の表面保護
や接続孔内部の側壁保護が引き続き行われる。したがっ
て、何らレジスト選択性や形状異方性が劣化することは
ない。
【0044】以下、2層目SiO2 層5b、2層目ポリ
シリコン層6、1層目SiO2 層5aのエッチングが同
様に進行した。
シリコン層6、1層目SiO2 層5aのエッチングが同
様に進行した。
【0045】ここで、上記エッチングの進行状況は、プ
ラズマの発光スペクトルをin situにモニタする
ことにより把握した。ここで着目した発光ピークは、C
O*に由来する波長519nmの発光ピークである。こ
のピーク強度は、最初の3層目SiO2 層5cのエッチ
ング中は大きいが、その下の3層目ポリシリコン層7の
エッチングが始まると減少し(1回目の減少)、2層目
SiO2 層5bのエッチングが始まると再び増大し(1
回目の増大)、2層目ポリシリコン層6のエッチングが
始まると再び減少し(2回目の減少)、1層目SiO2
層5aのエッチングが始まると再び増大する(2回目の
増大)。この2回目の増大が観測された時点、あるいは
この後にピーク強度が高く維持されている期間中にジャ
ストエッチングを終了した。
ラズマの発光スペクトルをin situにモニタする
ことにより把握した。ここで着目した発光ピークは、C
O*に由来する波長519nmの発光ピークである。こ
のピーク強度は、最初の3層目SiO2 層5cのエッチ
ング中は大きいが、その下の3層目ポリシリコン層7の
エッチングが始まると減少し(1回目の減少)、2層目
SiO2 層5bのエッチングが始まると再び増大し(1
回目の増大)、2層目ポリシリコン層6のエッチングが
始まると再び減少し(2回目の減少)、1層目SiO2
層5aのエッチングが始まると再び増大する(2回目の
増大)。この2回目の増大が観測された時点、あるいは
この後にピーク強度が高く維持されている期間中にジャ
ストエッチングを終了した。
【0046】次に、エッチング条件を一例として下記の
ように切り換え、1層目SiO2 層5aの残余部を除去
するためのオーバーエッチングを行った。 c−C4 F8 流量 25 SCCM CH2 F2 流量 15 SCCM ガス圧 0.4 Pa マイクロ波パワー 1200 W(2.45 G
Hz) RFバイアス・パワー 300 W(800 kH
z) ウェハ載置電極温度 −50 ℃(アルコール系
冷媒使用)
ように切り換え、1層目SiO2 層5aの残余部を除去
するためのオーバーエッチングを行った。 c−C4 F8 流量 25 SCCM CH2 F2 流量 15 SCCM ガス圧 0.4 Pa マイクロ波パワー 1200 W(2.45 G
Hz) RFバイアス・パワー 300 W(800 kH
z) ウェハ載置電極温度 −50 ℃(アルコール系
冷媒使用)
【0047】上記CH2 F2 は炭素系ポリマーを堆積さ
せ易い化合物である。これは、CH 2 F2 から放出され
るH* が、エッチング反応系内のF* を捕捉し、HFと
して除去することができるからである。つまり、上記オ
ーバーエッチング時のエッチング反応系のC/F比はジ
ャストエッチング工程に比べて高い。これにより、図1
(c)に示されるように、レジスト・パターン13と下
地の1層目ポリサイド膜3に対する高選択性を維持しな
がら、異方性形状を有する接続孔8を形成することがで
きた。この接続孔8の側壁面には3層目ポリシリコン層
7と2層目ポリシリコン層6の断面が露出しているが、
上記側壁面は図示されない側壁保護膜により効果的に保
護されているため、これらのポリシリコン層6,7に何
らサイドエッチ等が入ることはなかった。
せ易い化合物である。これは、CH 2 F2 から放出され
るH* が、エッチング反応系内のF* を捕捉し、HFと
して除去することができるからである。つまり、上記オ
ーバーエッチング時のエッチング反応系のC/F比はジ
ャストエッチング工程に比べて高い。これにより、図1
(c)に示されるように、レジスト・パターン13と下
地の1層目ポリサイド膜3に対する高選択性を維持しな
がら、異方性形状を有する接続孔8を形成することがで
きた。この接続孔8の側壁面には3層目ポリシリコン層
7と2層目ポリシリコン層6の断面が露出しているが、
上記側壁面は図示されない側壁保護膜により効果的に保
護されているため、これらのポリシリコン層6,7に何
らサイドエッチ等が入ることはなかった。
【0048】このオーバーエッチングは、ピーク強度の
3回目の減少が観測された時点で終了した。この時点
は、1層目ポリサイド膜3、正確にはWSix 層3bが
露出した時点に相当する。
3回目の減少が観測された時点で終了した。この時点
は、1層目ポリサイド膜3、正確にはWSix 層3bが
露出した時点に相当する。
【0049】接続孔8のエッチングが終了した後、上記
ウェハをプラズマ・アッシング装置に搬送し、レジスト
・パターン13を除去した。このとき、レジスト・パタ
ーン13の表面やパターン側壁面を被覆していたSや炭
素系ポリマーも、同時に燃焼除去された。
ウェハをプラズマ・アッシング装置に搬送し、レジスト
・パターン13を除去した。このとき、レジスト・パタ
ーン13の表面やパターン側壁面を被覆していたSや炭
素系ポリマーも、同時に燃焼除去された。
【0050】これ以降のSRAMの製造プロセスは、従
来と同様である。すなわち、図2(c)に示されるよう
に、ウェハの全面にpMOS−TFTのトップ・ゲート
となる4層目ポリシリコン層(4poly)9を形成
し、これをパターニングした。この4層目ポリシリコン
層9により、接続孔8の側壁面において側壁コンタクト
SWCが達成され、pMOS−TFTのトップ・ゲート
(4poly)とボトム・ゲート(2poly)の相互
接続、および記憶ノード・コンタクト、すなわちTFT
チャネル兼電源線(3poly)とドライバ・トランジ
スタのゲート電極(1polyを含む1層目ポリサイド
膜)の相互接続をそれぞれ行うことができた。
来と同様である。すなわち、図2(c)に示されるよう
に、ウェハの全面にpMOS−TFTのトップ・ゲート
となる4層目ポリシリコン層(4poly)9を形成
し、これをパターニングした。この4層目ポリシリコン
層9により、接続孔8の側壁面において側壁コンタクト
SWCが達成され、pMOS−TFTのトップ・ゲート
(4poly)とボトム・ゲート(2poly)の相互
接続、および記憶ノード・コンタクト、すなわちTFT
チャネル兼電源線(3poly)とドライバ・トランジ
スタのゲート電極(1polyを含む1層目ポリサイド
膜)の相互接続をそれぞれ行うことができた。
【0051】さらに、4層目ポリシリコン層9をSiO
2 層間絶縁膜5で被覆した後、ドライバ・トランジスタ
のソース/ドレイン領域、すなわち不純物拡散領域4に
臨む接続孔10を開口し、ウェハの全面に接地線として
シート抵抗の低い2層目ポリサイド膜11を被着した。
この2層目ポリサイド膜11は、5層目ポリシリコン層
(5poly)11aとWSix 層11bとが順次積層
されたものである。この2層目ポリサイド膜11が、接
続孔10内部で接地コンタクトをとるわけである。ウェ
ハの全面は、SiO2 層間絶縁膜12を用いて平坦化し
た。
2 層間絶縁膜5で被覆した後、ドライバ・トランジスタ
のソース/ドレイン領域、すなわち不純物拡散領域4に
臨む接続孔10を開口し、ウェハの全面に接地線として
シート抵抗の低い2層目ポリサイド膜11を被着した。
この2層目ポリサイド膜11は、5層目ポリシリコン層
(5poly)11aとWSix 層11bとが順次積層
されたものである。この2層目ポリサイド膜11が、接
続孔10内部で接地コンタクトをとるわけである。ウェ
ハの全面は、SiO2 層間絶縁膜12を用いて平坦化し
た。
【0052】この後、上記SiO2 層間絶縁膜12上に
Al系材料層を用いてビット線(図示せず。)を形成
し、さらに別のSiO2 層間絶縁膜(図示せず。)を介
してワード線(図示せず。)を形成し、SRAMを完成
した。
Al系材料層を用いてビット線(図示せず。)を形成
し、さらに別のSiO2 層間絶縁膜(図示せず。)を介
してワード線(図示せず。)を形成し、SRAMを完成
した。
【0053】実施例2 本実施例では、同様のSRAMの製造プロセスにおい
て、接続孔8を開口するためのジャストエッチングをC
HF3 /S2 F2 混合ガス、オーバーエッチングをCH
F3 /CO混合ガスを用いて行った例である。まず、図
1(a)に示すウェハをマグネトロンRIE(反応性イ
オン・エッチング)装置にセットし、一例として下記の
条件でジャストエッチングを行った。
て、接続孔8を開口するためのジャストエッチングをC
HF3 /S2 F2 混合ガス、オーバーエッチングをCH
F3 /CO混合ガスを用いて行った例である。まず、図
1(a)に示すウェハをマグネトロンRIE(反応性イ
オン・エッチング)装置にセットし、一例として下記の
条件でジャストエッチングを行った。
【0054】 CHF3 流量 10 SCCM S2 F2 流量 40 SCCM ガス圧 1.3 Pa RFパワー 1 kW(13.56 M
Hz) ウェハ載置電極温度 −50 ℃(アルコール系冷媒
使用) 上記エッチングは、ほぼ実施例1で上述した機構にした
がって進行し、異方性形状を有する接続孔8が大部分形
成された。ジャストエッチングの終点判定も、実施例1
と同様に行い、1層目SiO2 膜5aを若干残した時点
でエッチングを終了した。
Hz) ウェハ載置電極温度 −50 ℃(アルコール系冷媒
使用) 上記エッチングは、ほぼ実施例1で上述した機構にした
がって進行し、異方性形状を有する接続孔8が大部分形
成された。ジャストエッチングの終点判定も、実施例1
と同様に行い、1層目SiO2 膜5aを若干残した時点
でエッチングを終了した。
【0055】次に、エッチング条件を一例として以下の
ように切り換え、1層目SiO2 膜5aの残余部を除去
するためのオーバーエッチングを行った。 CHF3 流量 20 SCCM CO流量 80 SCCM ガス圧 1.3 Pa RFパワー 1 kW(13.56 M
Hz) ウェハ載置電極温度 −50 ℃(アルコール系冷媒
使用) このオーバーエッチング工程では、CO* がF* を捕捉
し、COF(フッ化カルボニル)の形でこれを除去す
る。したがって、炭素系ポリマーの堆積が促進され、下
地の1層目ポリサイド膜3に対して高選択比をとりなが
ら接続孔8を完成することができた。
ように切り換え、1層目SiO2 膜5aの残余部を除去
するためのオーバーエッチングを行った。 CHF3 流量 20 SCCM CO流量 80 SCCM ガス圧 1.3 Pa RFパワー 1 kW(13.56 M
Hz) ウェハ載置電極温度 −50 ℃(アルコール系冷媒
使用) このオーバーエッチング工程では、CO* がF* を捕捉
し、COF(フッ化カルボニル)の形でこれを除去す
る。したがって、炭素系ポリマーの堆積が促進され、下
地の1層目ポリサイド膜3に対して高選択比をとりなが
ら接続孔8を完成することができた。
【0056】以上、本発明を2種類の実施例にもとづい
て説明したが、本発明はこれらの実施例に何ら限定され
るものではない。上述の各実施例では、フッ化イオウと
してS2 F2 を用いたが、本発明で限定される他の3種
類のフッ化イオウを用いても、基本的に同様の結果が得
られる。
て説明したが、本発明はこれらの実施例に何ら限定され
るものではない。上述の各実施例では、フッ化イオウと
してS2 F2 を用いたが、本発明で限定される他の3種
類のフッ化イオウを用いても、基本的に同様の結果が得
られる。
【0057】オーバーエッチング時にF* の生成比を減
ずる手段として、上述の実施例1および実施例2ではC
H2 F2 添加およびCO添加をそれぞれ行ったが、他に
も次のような方法が可能である。そのひとつは、実施例
1で述べたようなフルオロカーボン系化合物とフッ化イ
オウの混合系に、H* ,Si* 等のようにF* を捕捉で
きる化学種を発生させることが可能な化合物を添加する
方法である。かかる化合物としては、H2 ,H2S,S
iH4 等を用いることができる。
ずる手段として、上述の実施例1および実施例2ではC
H2 F2 添加およびCO添加をそれぞれ行ったが、他に
も次のような方法が可能である。そのひとつは、実施例
1で述べたようなフルオロカーボン系化合物とフッ化イ
オウの混合系に、H* ,Si* 等のようにF* を捕捉で
きる化学種を発生させることが可能な化合物を添加する
方法である。かかる化合物としては、H2 ,H2S,S
iH4 等を用いることができる。
【0058】あるいは、オーバーエッチングにフルオロ
カーボン系化合物を用いず、フッ化イオウ単独もしくは
これにH2 ,H2 S,SiH4 等を添加したガス系を用
いることができる。シリコン化合物層は上述のSiO2
層間絶縁膜に限られず、PSG,BSG,BPSG,A
sSG,AsPSG,AsBSG、あるいはSiN等で
あっても良い。
カーボン系化合物を用いず、フッ化イオウ単独もしくは
これにH2 ,H2 S,SiH4 等を添加したガス系を用
いることができる。シリコン化合物層は上述のSiO2
層間絶縁膜に限られず、PSG,BSG,BPSG,A
sSG,AsPSG,AsBSG、あるいはSiN等で
あっても良い。
【0059】この他、サンプル・ウェハの構成、使用す
るエッチング装置、エッチング条件等が適宜変更可能で
あることは、言うまでもない。
るエッチング装置、エッチング条件等が適宜変更可能で
あることは、言うまでもない。
【0060】
【発明の効果】以上の説明からも明らかなように、本発
明によればシリコン化合物層の間にシリコン系材料層が
介在された形の積層膜を、下地のシリコン系材料層に対
して高選択比を維持しながら異方的にエッチングするこ
とができる。したがって、本発明はたとえば側壁コンタ
クト構造によりセル面積の縮小を図ろうとする半導体メ
モリ素子等の製造において極めて有効であり、その微細
化、高集積化に多大な貢献をなすものである。
明によればシリコン化合物層の間にシリコン系材料層が
介在された形の積層膜を、下地のシリコン系材料層に対
して高選択比を維持しながら異方的にエッチングするこ
とができる。したがって、本発明はたとえば側壁コンタ
クト構造によりセル面積の縮小を図ろうとする半導体メ
モリ素子等の製造において極めて有効であり、その微細
化、高集積化に多大な貢献をなすものである。
【図1】本発明のドライエッチング方法におけるエッチ
ング機構をその進行状況にしたがって説明するための模
式的断面図であり、(a)は3層目SiO2 膜のエッチ
ングが開始された状態、(b)は3層目ポリシリコン層
のエッチングが開始された状態、(c)は下地の1層目
ポリサイド膜に対して選択比をとりながら接続孔が完成
された状態をそれぞれ表す。
ング機構をその進行状況にしたがって説明するための模
式的断面図であり、(a)は3層目SiO2 膜のエッチ
ングが開始された状態、(b)は3層目ポリシリコン層
のエッチングが開始された状態、(c)は下地の1層目
ポリサイド膜に対して選択比をとりながら接続孔が完成
された状態をそれぞれ表す。
【図2】図1の構造部分を含むSRAMの側壁コンタク
ト構造の形成プロセスをその工程順にしたがって説明す
る模式的断面図であり、(a)はドライバ・トランジス
タのポリサイド・ゲート電極、pMOS−TFTのボト
ム・ゲートおよびチャネル層兼電源線を構成する各ポリ
シリコン層が各々SiO2 層間絶縁膜に被覆された状
態、(b)は上記ポリサイド・ゲート電極に臨む接続孔
が開口された状態、(c)はpMOS−TFTのトップ
・ゲートを構成するポリシリコン層により側壁コンタク
トが達成され、さらに接地線の形成と平坦化が行われた
状態をそれぞれ表す。
ト構造の形成プロセスをその工程順にしたがって説明す
る模式的断面図であり、(a)はドライバ・トランジス
タのポリサイド・ゲート電極、pMOS−TFTのボト
ム・ゲートおよびチャネル層兼電源線を構成する各ポリ
シリコン層が各々SiO2 層間絶縁膜に被覆された状
態、(b)は上記ポリサイド・ゲート電極に臨む接続孔
が開口された状態、(c)はpMOS−TFTのトップ
・ゲートを構成するポリシリコン層により側壁コンタク
トが達成され、さらに接地線の形成と平坦化が行われた
状態をそれぞれ表す。
3 ・・・1層目ポリサイド膜 3a ・・・1層目ポリシリコン層(1pol
y) 3b,11b・・・WSix 層 5 ・・・SiO2 層間絶縁膜 5a ・・・1層目SiO2 層 5b ・・・2層目SiO2 層 5c ・・・3層目SiO2 層 6 ・・・2層目ポリシリコン層(2pol
y) 7 ・・・3層目ポリシリコン層(3pol
y) 8,10 ・・・接続孔 9 ・・・4層目ポリシリコン層(4pol
y) 11 ・・・2層目ポリサイド膜 11a ・・・5層目ポリシリコン層(5pol
y) 13 ・・・レジスト・パターン SWC ・・・側壁コンタクト
y) 3b,11b・・・WSix 層 5 ・・・SiO2 層間絶縁膜 5a ・・・1層目SiO2 層 5b ・・・2層目SiO2 層 5c ・・・3層目SiO2 層 6 ・・・2層目ポリシリコン層(2pol
y) 7 ・・・3層目ポリシリコン層(3pol
y) 8,10 ・・・接続孔 9 ・・・4層目ポリシリコン層(4pol
y) 11 ・・・2層目ポリサイド膜 11a ・・・5層目ポリシリコン層(5pol
y) 13 ・・・レジスト・パターン SWC ・・・側壁コンタクト
Claims (5)
- 【請求項1】 シリコン化合物層の膜厚方向の中途部に
このシリコン化合物層により相互に離間されたn層(た
だし、nは自然数を表す。)のシリコン系材料層が介在
されてなる積層膜を、その下層側の下地シリコン系材料
層に対して選択性を確保しながらエッチングするドライ
エッチング方法において、 S2 F2 ,SF2 ,SF4 ,S2 F10から選ばれる少な
くとも1種類のフッ化イオウとフルオロカーボン系化合
物とを含むエッチング・ガスを用い、被エッチング領域
の少なくとも一部にイオウを堆積させながら、前記積層
膜を実質的に前記下地シリコン系材料層が露出する直前
までエッチングするジャストエッチング工程と、 エッチング反応系におけるフッ素系化学種の生成比を前
記ジャストエッチング工程におけるよりも相対的に減じ
た条件下で前記積層膜の残余部をエッチングするオーバ
ーエッチング工程とを有することを特徴とするドライエ
ッチング方法。 - 【請求項2】 前記シリコン化合物層が酸化シリコン層
からなることを特徴とする請求項1記載のドライエッチ
ング方法。 - 【請求項3】 前記エッチングは発光スペクトル観測に
おけるCO* のピーク強度の増減パターンにもとづいて
進行状況をモニタしながら行い、前記ジャストエッチン
グ工程は該ピーク強度の減少をn回、これに続く増大を
1回観測した後に終了し、前記オーバーエッチング工程
は該ピーク強度の(n+1)回目の減少を観測した後に
終了することを特徴とする請求項2記載のドライエッチ
ング方法。 - 【請求項4】 前記オーバーエッチング工程の終了後
に、被エッチング領域に堆積したイオウを加熱により昇
華除去することを特徴とする請求項1ないし請求項3の
いずれか1項に記載のドライエッチング方法。 - 【請求項5】 前記オーバーエッチング工程の終了後
に、被エッチング領域に堆積したイオウをレジスト・ア
ッシング工程においてレジスト・マスクと同時に燃焼除
去することを特徴とする請求項1ないし請求項3のいず
れか1項に記載のドライエッチング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4926893A JPH06267907A (ja) | 1993-03-10 | 1993-03-10 | ドライエッチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4926893A JPH06267907A (ja) | 1993-03-10 | 1993-03-10 | ドライエッチング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06267907A true JPH06267907A (ja) | 1994-09-22 |
Family
ID=12826095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4926893A Withdrawn JPH06267907A (ja) | 1993-03-10 | 1993-03-10 | ドライエッチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06267907A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999062111A1 (fr) * | 1998-05-22 | 1999-12-02 | Tokyo Electron Limited | Procede de gravure |
US6051504A (en) * | 1997-08-15 | 2000-04-18 | International Business Machines Corporation | Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma |
JP2011249559A (ja) * | 2010-05-27 | 2011-12-08 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2012038864A (ja) * | 2010-08-05 | 2012-02-23 | Toshiba Corp | 半導体装置の製造方法 |
CN107123596A (zh) * | 2017-05-19 | 2017-09-01 | 武汉新芯集成电路制造有限公司 | 一种干法刻蚀方法 |
-
1993
- 1993-03-10 JP JP4926893A patent/JPH06267907A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6051504A (en) * | 1997-08-15 | 2000-04-18 | International Business Machines Corporation | Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma |
WO1999062111A1 (fr) * | 1998-05-22 | 1999-12-02 | Tokyo Electron Limited | Procede de gravure |
US6753263B1 (en) | 1998-05-22 | 2004-06-22 | Tokyo Electron Limited | Etching method |
KR100570408B1 (ko) * | 1998-05-22 | 2006-04-11 | 동경 엘렉트론 주식회사 | 에칭 방법 |
JP2011249559A (ja) * | 2010-05-27 | 2011-12-08 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2012038864A (ja) * | 2010-08-05 | 2012-02-23 | Toshiba Corp | 半導体装置の製造方法 |
US8536061B2 (en) | 2010-08-05 | 2013-09-17 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
CN107123596A (zh) * | 2017-05-19 | 2017-09-01 | 武汉新芯集成电路制造有限公司 | 一种干法刻蚀方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |