KR100662471B1 - 시스템 온 칩 구조 및 데이터 전송 방법 - Google Patents
시스템 온 칩 구조 및 데이터 전송 방법 Download PDFInfo
- Publication number
- KR100662471B1 KR100662471B1 KR1020050095448A KR20050095448A KR100662471B1 KR 100662471 B1 KR100662471 B1 KR 100662471B1 KR 1020050095448 A KR1020050095448 A KR 1020050095448A KR 20050095448 A KR20050095448 A KR 20050095448A KR 100662471 B1 KR100662471 B1 KR 100662471B1
- Authority
- KR
- South Korea
- Prior art keywords
- group
- node
- switch
- data
- soc
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0038—System on Chip
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
본 발명은 시스템 온 칩(System on Chip ; SoC) 구조 및 SoC 내 IP 모듈간의 데이터 전송 방법에 관한 것이다. 특히 본 발명은 하나의 IP와 하나의 내부 스위치로 구성된 적어도 하나 이상의 노드들을 적어도 하나 이상의 그룹으로 분류하고, 각 그룹 내에 외부 스위치를 더 구비하여, 상기 내부 스위치는 같은 그룹 내 IP간의 데이터 전송을 제어하고, 외부 스위치는 그룹 간의 데이터 전송을 제어하도록 한다. 이렇게 함으로써, 본 발명은 SoC를 통한 IP간의 데이터 전송시 호프 수를 줄이고 확장을 용이하게 할 수 있는 효과가 있다.
SoC, 그룹, 스위치, IP
Description
도 1은 일반적인 NoC의 개념도
도 2는 본 발명에 따른 네트워크 구조의 SoC의 일 실시예를 보인 개념도
도 3a는 도 2의 내부 스위치의 채널 구조의 일 실시예를 보인 도면
도 3b는 도 2의 외부 스위치의 채널 구조의 일 실시예를 보인 도면
도 4는 본 발명에 따른 네트워크 구조의 SoC의 다른 실시예를 보인 구성 블록도
도 5는 본 발명에 따른 SoC 내 IP간의 데이터 전송 방법의 일 실시예를 보인 흐름도
도면의 주요부분에 대한 부호의 설명
210~230 : 노드 240 : 외부 스위치
310~330 : 그룹
본 발명은 시스템 온 칩(System on Chip ; SoC)에 관한 것으로서, 특히 상기 SoC 내 IP(Intellectual Property)간의 데이터 전송 방법에 관한 것이다.
반도체 공정기술의 발달로 칩의 집적도가 급속히 높아지면서, 다수의 프로세서 및 메모리 등으로 구성되는 시스템이 하나의 칩에 구현되는 SoC가 널리 활용되고 있다. 그리고 빠르게 증가하는 멀티미디어(multimedia) 및 통신(communication) 기능을 수용하기 위해서는 SoC 기술이 필수적이다.
상기 SoC 내의 IP 간의 통신을 위하여 주로 버스 구조가 사용되고 있다. 그러나, 버스 구조는 다수의 IP가 하나의 버스를 공유하기 때문에 IP간의 통신 속도가 느리고, 하나의 IP에서 다른 IP로의 신호 전달은 특정 IP에만 전달되는 것이 아니라 모든 IP에 전달되므로 전력 소모가 많은 단점이 있다..
또한, 하나의 버스를 공유하는 IP의 개수가 증가할수록 부하가 증대되어 IP간의 전송 속도가 감소하는 단점이 있어 하나의 버스에 연결할 수 있는 IP의 개수에 제한이 있게 된다.
이와 같이 버스 구조를 사용하는 SoC는 설계 복잡도의 증가에 따라 전력 소비와 확장성 등의 측면에서 볼 때 효율적이지 못하게 된다는 단점을 갖고 있다. 또한 복수의 버스 마스터가 버스의 통제권을 얻기 위해 경쟁을 하기 때문에 버스 마스터의 수가 증가할수록 데이터 전송 지연이 증가되어 성능이 저하되고, 버스의 성능이 구성 요소 즉, IP(Intellectual Property)에 의해 결정되기 때문에 버스의 성능을 최대한 사용할 수 없다.
따라서 상기 버스 구조를 사용하는 SoC의 문제점을 해결하기 위하여 SoC 내의 IP간의 연결을 스위치를 사용하여 네트워크로 구성한 SoC가 제안되었다. 상기 네트워크 구조를 사용하는 SoC를 NoC(Network on Chip)라 하기도 한다. 즉 상기 NoC는 SoC의 하위 구조이다.
상기 NoC가 SoC 설계에 적합한 이유는, 큰 대역폭을 유지하면서 새로운 구성 요소를 쉽게 네트워크에 추가해 나갈 수 있는 확장성 때문이다. 이때 각 구성 요소마다 동일한 네트워크 프로토콜을 사용함으로써 이를 구현하는 하드웨어/소프트웨어를 재사용 할 수 있다.
도 1은 상기 네트워크 구조를 사용하는 SoC 즉, NoC의 일반적인 개념도로서, 2-D(2-Dimentional) 메쉬(Mesh) 구조의 일 예를 보이고 있다. 상기 NoC는 SoC의 각 IP들을 스위치에 의해 상호 연결한 구조로 정의되며, 그 구조는 각 노드가 하나의 IP와 하나의 스위치를 포함한다.
도 1과 같은 구조에서는 하나의 스위치에 로컬(Local), 동(East), 서(West), 남(South), 북(North)의 5개의 입/출력 포트가 존재한다.
그러나 도 1과 같은 구조는 네트워크의 중심에 갈수록 트래픽(traffic)과 큐(queue)의 길이가 증가하게 되므로, 중심부에 위치한 스위치는 고속으로 설계해야 하며, 버퍼의 크기도 크게 해야 하는 단점이 있다.
또한 이러한 구조들은 하나의 IP에서 다른 IP와의 통신을 위해 여러개의 스위치를 거쳐야 하므로 호프(hop) 수가 늘어나 지연시간이 길어지는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 네트워크 구조의 SoC 내 IP간의 빠른 통신을 위해서 호프 수를 줄이고 확장성이 용 이하도록 하는 SoC 구조 및 IP간의 데이터 전송 방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 SoC 구조는, 하나의 IP와 하나의 내부 스위치로 구성된 적어도 하나 이상의 노드; 기 설정된 분류 기준에 따라 상기 노드들을 그룹화한 적어도 하나 이상의 그룹; 및 상기 각 그룹 내에 포함되어, 그룹 간의 데이터 전송을 제어하는 외부 스위치를 포함하여 구성되는 것을 특징으로 한다.
상기 내부 스위치는 해당 그룹 내 IP간의 데이터 전송을 제어하는 것을 특징으로 한다.
상기 내부 스위치는 해당 그룹에 포함되는 노드의 수와 외부 스위치의 수를 더한 값에 해당하는 입/출력 포트를 구비하며, 상기 노드의 수에 해당하는 입/출력 포트는 해당 노드의 IP와 해당 그룹 내 다른 노드의 내부 스위치와 연결되고, 그 외의 입/출력 포트는 해당 그룹 내 외부 스위치와 연결되는 것을 특징으로 한다.
상기 각 그룹은 각 IP들간의 데이터 전송 빈도에 따라 분류되는 것을 특징으로 한다.
상기 외부 스위치는 (해당 그룹에 포함되는 노드의 수 + 그룹의 수 -1)에 해당하는 입/출력 포트를 구비하며, 상기 노드의 수에 해당하는 입/출력 포트는 해당 그룹 내 각 노드의 내부 스위치와 연결되고, 그룹의 수-1에 해당하는 입/출력 포트는 해당 그룹을 제외한 다른 그룹 내 외부 스위치와 연결되는 것을 특징으로 한다.
상기 IP들간의 데이터 전송을 위한 어드레스는 소스 어드레스와 목적지 어드 레스로 구성되며, 각 어드레스는 그룹 식별자(ID)와 노드 식별자(ID)를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 네트워크 구조의 SoC 내 데이터 전송 방법은,
(a) 전송할 데이터가 같은 그룹 내의 IP인지, 다른 그룹 내의 IP인지를 판별하는 단계;
(b) 같은 그룹 내 IP이면 해당 노드의 내부 스위치를 통해 해당 IP로 데이터를 전송하는 단계;
(c) 다른 그룹 내 IP이면 데이터를 전송하는 소스 그룹 내 외부 스위치를 통해 목적지 그룹의 외부 스위치로 데이터를 전송하는 단계; 및
(d) 상기 목적지 그룹의 외부 스위치로 전송된 데이터를 해당 노드의 내부 스위치를 통해 해당 IP로 전송하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2는 본 발명에 따른 네트워크 구조를 사용하는 SoC의 일 실시예를 보인 개념도로서, 3개의 노드가 하나의 그룹을 형성하는 예를 보이고 있다.
즉, 본 발명은 네트워크 구조의 SoC에 사용되는 IP들을 적어도 하나 이상의 그룹으로 분류한다. 이때 상기 그룹을 분류하는 기준은 여러 가지가 있을 수 있다. 일 예로, 데이터 전송이 자주 일어나는지 여부에 따라 하나 이상의 그룹으로 분류할 수 있다. 본 발명에서는 서로 데이터 전송이 빈번하게 일어나는 IP들을 같은 그룹으로 분류하는 것을 일 실시예로 한다.
상기 하나의 IP에는 하나의 내부 스위치가 연결되며, 상기 하나의 IP와 하나의 내부 스위치를 노드라 한다. 상기 노드의 내부 스위치는 해당 IP의 데이터 읽기/쓰기에 관련된 패킷(Packet)의 전송을 책임진다. 즉, 상기 내부 스위치는 같은 그룹내의 IP간의 데이터 전송을 담당하는 스위치이다.
이때 각 그룹에는 내부 스위치 외에 하나의 별도 외부 스위치를 두어 외부의 다른 그룹과 데이터 통신을 할 수 있도록 한다.
그러므로 본 발명에 따른 각 그룹은 적어도 하나 이상의 노드와 하나의 외부 스위치를 포함한다. 이때 각 그룹 내 노드의 내부 스위치는 해당 그룹에 포함되는 IP들간의 데이터 통신을 담당하고, 외부 스위치는 해당 그룹과 다른 그룹간의 데이터 통신을 담당한다.
만일 하나의 그룹에 n개의 IP가 포함된다고 가정하면, 그 그룹은 n개의 노드와 1개의 외부 스위치로 구성된다.
도 3a는 본 발명에 따른 그룹 내 노드의 수가 n개일 때의 내부 스위치의 채널 구조를 보인 것이다.
도 3a를 보면, 상기 그룹 내 각 노드의 내부 스위치는 n+1개의 포트를 가진다. 이때 n개의 포트(local, inter1 ~ intern-1)는 그룹 내 모든 IP와 데이터 통신을 할 수 있도록 해당 IP와 다른 n-1개 노드 내 내부 스위치의 포트에 각각 연결된다. 그리고 남은 하나의 포트(ext)는 다른 그룹과 데이터 통신을 할 수 있도록 상기 외부 스위치의 포트에 연결된다. 여기서 상기 내부 스위치의 각 포트는 입력과 출력의 2개 채널을 가진다.
도 3b는 본 발명에 따른 그룹 내 노드의 수가 n개이고, 다른 그룹의 수가 m개일 때의 외부 스위치의 채널 구조를 보인 것이다
도 3b를 보면, 상기 그룹 내 외부 스위치는 해당 그룹의 IP수, 즉 노드의 수가 n개이고 해당 그룹을 제외한 나머지 그룹의 수가 m일 경우, n+m개의 포트를 가진다. 이때 n개의 포트(inter1~intern)는 n개의 노드 내 내부 스위치의 포트에 각각 연결되고, m개의 포트(ext1~extm)는 해당 그룹을 제외한 m개의 다른 그룹의 외부 스위치의 포트에 각각 연결된다. 마찬가지로 외부 스위치의 각 포트도 입력과 출력의 2개의 채널을 가진다.
도 2를 예로 들면, 하나의 그룹은 3개의 노드(210~230)와 1개의 외부 스위치(240)로 구성되고, 노드 내 내부 스위치는 4개의 포트를 가진다. 이때 하나의 포트는 해당 IP와 연결되고, 2개의 포트는 다른 2개의 노드 내 내부 스위치와 연결되며, 또 하나의 포트는 외부 스위치(240)와 연결된다. 이때 하나의 SoC가 3개의 그룹으로 구성된다고 가정하면, 상기 외부 스위치(240)는 5개의 포트를 가진다.
이때 같은 그룹 내에서 외부 스위치와 내부 스위치들은 완전 그래프 구조를 가진다. 또한 각 그룹의 외부 스위치들 사이의 연결도 완전 그래프 구조를 가진다. 그리고 서로 다른 그룹에 속한 내부 스위치 사이에는 직접 연결이 없으며, 각기 소속된 그룹의 외부 스위치를 통해서만 데이터를 주고받을 수 있다.
도 4는 이러한 예를 보인 것으로서, 3개의 그룹(310~330)으로 구성된 SoC 구조를 보이고 있다. 이때 각 그룹은 2개 또는 3개의 노드들로 구성된다.
도 4는 각 그룹 내 스위치의 입/출력 포트의 수에 따라 부호 S1,S2,S3를 구분하고 있다. 예를 들어, S1은 입/출력 포트수가 4개, S2는 3개, S3은 5개를 의미한다. 그리고 설명의 편의를 위해 도면 부호 310을 제1 그룹, 320을 제2 그룹, 330을 제3 그룹이라 한다.
즉, 제1 그룹(310)을 보면, 그 그룹(310) 내 S1는 4개의 포트를 갖는 내부 스위치를, S3은 5개의 포트를 갖는 외부 스위치를 의미한다.
그리고 상기 제1 그룹(310) 내 내부 스위치들(S1)은 제2,제3 그룹(320,330) 내 내부 스위치들과 직접 데이터 통신을 할 수 없다. 이것은 제2, 제3 그룹(320,330)에 대해서도 동일하게 적용된다.
상기 그룹들(310~330)간의 데이터 통신은 각 그룹 내 외부 스위치를 통해서만 이루어진다. 즉, 그룹 내 각 노드는 외부 스위치를 통해서만 다른 그룹의 노드들과 데이터 통신을 할 수 있다.
이때 그룹들간, 노드들간 데이터 전송은 패킷 형태로 이루어진다. 상기 전송 패킷의 헤더에는 읽기 또는 쓰기 데이터 전송을 개시하는 소스 어드레스(Source address)와 목적지 어드레스(destination address)가 포함된다. 각 어드레스는 그룹 ID, 노드 ID를 포함한다. 본 발명에서는 그룹 ID와 노드 ID가 좌표 형태로 구성되는 것을 일 실시예로 한다.
그리고 같은 그룹내의 노드로 데이터를 전송할 경우에는 상기 그룹 ID를 미리 정의된 특정 값으로 설정한다. 또한 다른 그룹의 노드로 데이터를 전송할 경우에는 미리 정의된 해당 노드가 속한 그룹의 ID를 설정한다.
도 5는 본 발명에 따른 IP들간의 데이터 전송 방법의 일 실시예를 보인 동작 흐름도로서, 소스 노드의 IP에서 패킷 전송을 하는 예를 보이고 있다.
먼저, 데이터 전송을 시작하는 노드에 포함된 내부 스위치는 패킷 헤더에 있는 목적지 어드레스(destination address)를 해독하여(단계 501), 상기 목적지 어드레스 내 그룹 ID가 내부 전송을 뜻하는지를 판별한다(단계 502).
만일 상기 단계 502에서 내부 전송으로 판별되면 노드 ID를 해독하여(단계 503), 해당 노드의 내부 스위치로 패킷을 전송한다(단계 504). 그러면 상기 패킷을 전송받은 내부 스위치는 해당 IP에 패킷을 전송한다(단계 505). 즉, 상기 내부 스위치는 패킷에서 데이터를 추출한 후 통신 채널을 통해 해당 IP에 전달함으로써, 같은 그룹에 속해있는 IP 간의 데이터 전송을 완료한다.
한편 상기 단계 502에서 내부 전송이 아니라고 판별되면 즉, 그룹 ID가 내부 그룹이 아닌 다른 그룹인 경우, 상기 패킷을 해당 그룹의 외부 스위치로 전송한다(단계 506). 상기 외부 스위치는 패킷 헤더의 목적지 어드레스의 그룹 ID를 해독하고, 상기 그룹 ID에 해당하는 목적지 그룹의 외부 스위치로 패킷을 전송한다(단계 507).
상기 단계 507에서 패킷을 전송받은 목적지 그룹의 외부 스위치는 상기 목적지 어드레스 내 노드 ID를 해독하고, 상기 노드 ID에 해당하는 노드의 내부 스위치로 상기 패킷을 전송한다(단계 508). 그러면 상기 패킷을 전송받은 내부 스위치는 해당 IP에 패킷을 전송한다(단계 509). 즉, 상기 내부 스위치는 패킷에서 데이터를 추출한 후 통신 채널을 통해 해당 IP에 전달함으로써, 서로 다른 그룹에 속해있는 IP 간의 데이터 전송을 완료한다.
한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가진 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.
상기에서 설명한 본 발명에 따른 SoC 구조 및 IP들간의 데이터 전송 방법에 의하면, SoC 내 IP들을 적어도 하나 이상의 그룹으로 분류하고, 그룹 내 데이터 전송은 노드 내 스위치를 이용하고, 그룹 간의 데이터 전송은 별도의 스위치를 이용함으로써, SoC를 통한 IP간의 데이터 전송시 호프 수를 줄이고 확장을 용이하게 할 수 있는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Claims (10)
- 하나의 IP와 하나의 내부 스위치로 구성된 적어도 하나 이상의 노드;기 설정된 분류 기준에 따라 상기 노드들을 그룹화한 적어도 하나 이상의 그룹; 및상기 각 그룹 내에 포함되어, 그룹 간의 데이터 전송을 제어하는 외부 스위치를 포함하여 구성되는 것을 특징으로 하는 SoC 구조.
- 제 1 항에 있어서, 상기 내부 스위치는해당 그룹 내 IP간의 데이터 전송을 제어하는 것을 특징으로 하는 SoC 구조.
- 제 1 항에 있어서, 상기 내부 스위치는해당 그룹에 포함되는 노드의 수와 외부 스위치의 수를 더한 값에 해당하는 입/출력 포트를 구비하며,상기 노드의 수에 해당하는 입/출력 포트는 해당 노드의 IP와 해당 그룹 내 다른 노드의 내부 스위치와 연결되고, 그 외의 입/출력 포트는 해당 그룹 내 외부 스위치와 연결되는 것을 특징으로 하는 SoC 구조.
- 제 1 항에 있어서,각 그룹은 각 IP들간의 데이터 전송 빈도에 따라 분류되는 것을 특징으로 하 는 SoC 구조.
- 제 1 항에 있어서, 상기 외부 스위치는(해당 그룹에 포함되는 노드의 수 + 그룹의 수 -1)에 해당하는 입/출력 포트를 구비하며,상기 노드의 수에 해당하는 입/출력 포트는 해당 그룹 내 각 노드의 내부 스위치와 연결되고, 그룹의 수-1에 해당하는 입/출력 포트는 해당 그룹을 제외한 다른 그룹 내 외부 스위치와 연결되는 것을 특징으로 하는 SoC 구조.
- 제 1 항에 있어서,상기 IP들간의 데이터 전송을 위한 어드레스는 소스 어드레스와 목적지 어드레스로 구성되며, 각 어드레스는 그룹 식별자(ID)와 노드 식별자(ID)를 포함하여 구성되는 것을 특징으로 하는 SoC 구조.
- 제 1 항 또는 제 6 항 중 어느 한 항에 있어서,상기 데이터 전송은 패킷 형태로 이루어지며, 상기 소스 어드레스와 목적지 어드레스 필드는 상기 패킷 헤더에 할당되는 것을 특징으로 하는 SoC 구조.
- 제 1 항의 구조를 갖는 SoC 내 데이터 전송 방법에 있어서,(a) 전송할 데이터가 같은 그룹 내의 IP인지, 다른 그룹 내의 IP인지를 판별 하는 단계;(b) 같은 그룹 내 IP이면 해당 노드의 내부 스위치를 통해 해당 IP로 데이터를 전송하는 단계;(c) 다른 그룹 내 IP이면 데이터를 전송하는 소스 그룹 내 외부 스위치를 통해 목적지 그룹의 외부 스위치로 데이터를 전송하는 단계; 및(d) 상기 목적지 그룹의 외부 스위치로 전송된 데이터를 해당 노드의 내부 스위치를 통해 해당 IP로 전송하는 단계를 포함하여 이루어지는 것을 특징으로 하는 데이터 전송 방법.
- 제 8 항에 있어서,데이터 전송은 패킷 형태로 이루어지며, 상기 패킷 헤더에는 소스 어드레스와 목적지 어드레스가 할당되고, 각 어드레스는 그룹 식별자(ID)와 노드 식별자(ID)를 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제 9 항에 있어서, 상기 (a) 단계는상기 소스 및 목적지 어드레스의 그룹 식별자(ID), 노드 식별자(ID)를 이용하여 데이터를 전송받는 IP가 같은 그룹 내 IP인지, 다른 그룹 내 IP인지를 판별하는 것을 특징으로 하는 데이터 전송 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050095448A KR100662471B1 (ko) | 2005-10-11 | 2005-10-11 | 시스템 온 칩 구조 및 데이터 전송 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050095448A KR100662471B1 (ko) | 2005-10-11 | 2005-10-11 | 시스템 온 칩 구조 및 데이터 전송 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100662471B1 true KR100662471B1 (ko) | 2007-01-02 |
Family
ID=37866436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050095448A KR100662471B1 (ko) | 2005-10-11 | 2005-10-11 | 시스템 온 칩 구조 및 데이터 전송 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100662471B1 (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101077539B1 (ko) | 2009-08-18 | 2011-10-28 | 한국과학기술원 | 네트워크 온 칩 및 네트워크 온 칩 시스템 |
KR101220481B1 (ko) * | 2011-06-21 | 2013-01-21 | 성균관대학교산학협력단 | 네트워크 온 칩 시스템 및 그 라우팅 방법 |
KR101280967B1 (ko) * | 2011-08-31 | 2013-07-05 | 성균관대학교산학협력단 | 3차원 구조의 네트워크 온 칩 및 그의 통신방법 |
WO2020105749A1 (ko) * | 2018-11-21 | 2020-05-28 | 엘지전자 주식회사 | 차량에 구비되는 장치 및 그 제어 방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6018782A (en) | 1997-07-14 | 2000-01-25 | Advanced Micro Devices, Inc. | Flexible buffering scheme for inter-module on-chip communications |
JP2003076729A (ja) | 2001-09-04 | 2003-03-14 | Nec Microsystems Ltd | 半導体集積回路の設計方法 |
WO2004102210A1 (en) | 2003-04-28 | 2004-11-25 | Dafca, Inc. | RECONFIGURABLE FABRIC FOR SoCs |
KR20050119798A (ko) * | 2004-06-17 | 2005-12-22 | 이찬호 | 다중 채널을 제공하는 에스오씨 버스 구조 |
KR20060031112A (ko) * | 2004-10-07 | 2006-04-12 | 삼성전자주식회사 | 기능 블록 코어-스위치 포인트 다중 매핑 온 칩 버스 구조및 이를 이용한 반도체 장치 |
KR20060067070A (ko) * | 2004-12-14 | 2006-06-19 | 한국전자통신연구원 | 온칩 네트워크 토폴로지 생성 장치 및 그 방법 |
-
2005
- 2005-10-11 KR KR1020050095448A patent/KR100662471B1/ko not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6018782A (en) | 1997-07-14 | 2000-01-25 | Advanced Micro Devices, Inc. | Flexible buffering scheme for inter-module on-chip communications |
JP2003076729A (ja) | 2001-09-04 | 2003-03-14 | Nec Microsystems Ltd | 半導体集積回路の設計方法 |
WO2004102210A1 (en) | 2003-04-28 | 2004-11-25 | Dafca, Inc. | RECONFIGURABLE FABRIC FOR SoCs |
KR20050119798A (ko) * | 2004-06-17 | 2005-12-22 | 이찬호 | 다중 채널을 제공하는 에스오씨 버스 구조 |
KR20060031112A (ko) * | 2004-10-07 | 2006-04-12 | 삼성전자주식회사 | 기능 블록 코어-스위치 포인트 다중 매핑 온 칩 버스 구조및 이를 이용한 반도체 장치 |
KR20060067070A (ko) * | 2004-12-14 | 2006-06-19 | 한국전자통신연구원 | 온칩 네트워크 토폴로지 생성 장치 및 그 방법 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101077539B1 (ko) | 2009-08-18 | 2011-10-28 | 한국과학기술원 | 네트워크 온 칩 및 네트워크 온 칩 시스템 |
KR101220481B1 (ko) * | 2011-06-21 | 2013-01-21 | 성균관대학교산학협력단 | 네트워크 온 칩 시스템 및 그 라우팅 방법 |
KR101280967B1 (ko) * | 2011-08-31 | 2013-07-05 | 성균관대학교산학협력단 | 3차원 구조의 네트워크 온 칩 및 그의 통신방법 |
WO2020105749A1 (ko) * | 2018-11-21 | 2020-05-28 | 엘지전자 주식회사 | 차량에 구비되는 장치 및 그 제어 방법 |
US20220009513A1 (en) * | 2018-11-21 | 2022-01-13 | Lg Electronics Inc. | Device provided to vehicle and control method therefor |
EP3885225A4 (en) * | 2018-11-21 | 2022-07-06 | LG Electronics Inc. | DEVICE PROVIDED TO A VEHICLE AND METHOD OF OPERATING IT |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3776231B1 (en) | Procedures for implementing source based routing within an interconnect fabric on a system on chip | |
US10848442B2 (en) | Heterogeneous packet-based transport | |
US10027433B2 (en) | Multiple clock domains in NoC | |
US9294403B2 (en) | Mechanism to control resource utilization with adaptive routing | |
US7139267B2 (en) | System and method of stacking network switches | |
JP2006504184A5 (ko) | ||
EP1786157B1 (en) | Switched integrated circuit connection architectures and techniques | |
KR20030084974A (ko) | 코어 및 직렬-병렬 아키텍쳐 | |
US20230229622A1 (en) | Processing of ethernet packets at a programmable integrated circuit | |
KR100662471B1 (ko) | 시스템 온 칩 구조 및 데이터 전송 방법 | |
US20030120808A1 (en) | Receiver multi-protocol interface and applications thereof | |
JP5674179B1 (ja) | 効率的なネットワークアドレス変換およびアプリケーションレベルゲートウェイ処理のための装置および方法 | |
US8037238B2 (en) | Multiple mode content-addressable memory | |
Aust et al. | Real-time processor interconnection network for fpga-based multiprocessor system-on-chip (mpsoc) | |
Sethuraman et al. | Multi2 router: A novel multi local port router architecture with broadcast facility for FPGA-based networks-on-chip | |
CN103744817A (zh) | 用于Avalon总线向Crossbar总线的通讯转换桥设备及其通讯转换方法 | |
Hsu et al. | Design of a dual-mode noc router integrated with network interface for amba-based ips | |
KR20150102538A (ko) | 시스템 온칩 통신 네트워크 | |
Lin et al. | AnyNoC: new network on a chip switching using the shared-memory and output-queue techniques for complex Internet of things systems | |
RU2642383C2 (ru) | Способ передачи информации | |
Bajpai et al. | FPGA Cluster based high performance Computing framework for Cryptanalysis | |
Rekha et al. | Analysis and Design of Novel Secured NoC for High Speed Communications | |
Chaitra et al. | The Design and Implementation of Synchronous and Asynchronous NoC Router | |
Veeraprathap et al. | Network on chip design and implementation on FPGA with advanced hardware and networking functionalities | |
Lee et al. | Software Defined Radio architecture using a multicasting Network-on-Chip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |