KR100662109B1 - A reset signal control circuit of flash memory - Google Patents

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Abstract

본 발명은, 일시정지 명령을 받아서 리턴한 후 마지막 스테이트에서 제1제어신호를 발생시키는 제1제어수단, 제1제어수단에서 발생된 제1제어신호를 받아서 현재 들어오는 명령과 디코딩한 후 제2제어신호를 발생시키는 제2제어수단을 포함하여 이루어지는 것을 특징으로 하는 구성이다.The present invention provides a first control means for generating a first control signal in the last state after receiving and returning a pause command, and receiving a first control signal generated by the first control means and decoding the current command from the second control. And a second control means for generating a signal.

일시정지, 재실행Pause, redo

Description

플래시 메모리의 리세트신호 제어회로{A reset signal control circuit of flash memory} Reset signal control circuit of flash memory             

도 1은 본 발명에 따른 PDONE 발생회로.1 is a PDONE generation circuit according to the present invention.

도 2는 본 발명에 따른 Real_PDONE 발생회로.2 is a Real_PDONE generation circuit according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10:딜레이부 FF1,FF2,FF3:플립플롭10: Delay unit FF1, FF2, FF3: Flip flop

본 발명은 일시정지 명령 입력시 칩을 초기화 시키는 신호를 제어하는 플래시 메모리의 리세트신호 제어회로에 관한 것이다.The present invention relates to a reset signal control circuit of a flash memory for controlling a signal for initializing a chip upon input of a pause command.

일반적으로 플래시 메모리에서 실시되는 소거동작은 비교적 장시간을 요구하게 되는데, 소거동작이 종료하기 전까지는 다른 동작을 하지 못하였다. 즉 소거가 이루어지고 있으면 플래시 메모리를 액세스하지 못하였다.In general, an erase operation performed in a flash memory requires a relatively long time, and other operations cannot be performed until the erase operation is completed. In other words, if the erase was performed, the flash memory could not be accessed.

그래서 소거동작중이라도 플래시 메모리를 액세스 하기 위하여 일시정지 명령이 입력되면 플래시 메모리의 소거모드를 독출모드로 변경하여 플래시 메모리를 액세스할 수 있도록 한다. 일시정지 명령이 입력되어 소거모드를 독출모드로 변경 한 후, 다시 재실행 명령이 입력되면 독출모드를 다시 소거모드로 변경하여 소거를 계속적으로 행한다.Therefore, even if the pause command is input to access the flash memory even during the erase operation, the flash memory is accessed by changing the erase mode of the flash memory to the read mode. After a pause command is inputted to change the erase mode to the read mode, and when a redo command is input again, the read mode is changed back to the erased mode and erase is continuously performed.

소거모드 실행중 일시정지 명령이 입력되면 리세트명령인 PDONE신호에 의하여 소거동작을 위해 펌핑한 전압을 방전하는 등의 초기화 동작이 이루어진다. 그런데, PDONE명령이 입력되어 초기화동작이 된 상태에서 재실행 명령이 입력되면 칩은 기능장애를 일으키는 문제점이 있었다.When the pause command is input while the erase mode is executed, an initialization operation such as discharging the pumped voltage for the erase operation is performed by the reset command PDONE signal. However, if a redo command is input while a PDONE command is input and an initialization operation is performed, the chip may cause a malfunction.

따라서 본 발명은, 일시정지 동작 후 재실행을 실시할 때 안정적인 동작을 할 수 있도록 초기화 리세트 명령인 PDONE신호가 인에이블되었을 때 재실행 명령이 입력되면 PDONE신호를 디제이블(Disable) 시킬 수 있는 플래시 메모리의 리세트신호 제어회로를 제공하는데 목적이 있다. Accordingly, the present invention provides a flash memory capable of disabling the PDONE signal when a redo command is input when the reset command PDONE is enabled so that stable operation can be performed when the redo is performed after the pause operation. An object of the present invention is to provide a reset signal control circuit.

전술한 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리의 리세트신호 제어회로는, 상태클럭에 따라 제1상태신호를 래치하는 제1플립플롭과, 일시정지 명령이 발생할 때, 제1플립플롭의 비반전출력신호, 독출상태신호, 재실행신호, 및 실패신호에 따라 제1제어신호를 발생시키는 제1로직 회로를 포함하는 제1제어수단과, 쓰기가능신호와 일시정지신호를 조합하는 제1NOR게이트와, 제1제어신호를 클럭으로 하여 제1NOR게이트의 출력신호를 래치하는 제2플립플롭과, 제1제어신호를 클럭으로 하여 반전된 제1NOR게이트의 출력신호를 래치하는 제3플립플롭과, 쓰기가능신호, 제2플립플롭의 비반전출력신호, 및 제3플립플롭의 반전출력신호에 따라 칩을 초기화시키기 위한 제2제어신호를 발생시키는 제2로직 회로를 포함하는 제2제어수단을 포함하여 이루어지는 것을 특징으로 하는 구성이다.In order to achieve the above object, a reset signal control circuit of a flash memory according to the present invention includes a first flip-flop for latching a first state signal in accordance with a state clock, and when a pause command occurs, A first control means including a first logic circuit for generating a first control signal in response to a non-inverted output signal, a read state signal, a redo signal, and a failure signal, and a first NOR gate for combining a writable signal and a pause signal; A second flip flop for latching an output signal of the first NOR gate using the first control signal as a clock, a third flip flop for latching an output signal of the inverted first NOR gate using the first control signal as a clock; Second control means including a second logic circuit for generating a second control signal for initializing the chip in accordance with the write enable signal, the non-inverted output signal of the second flip-flop, and the inverted output signal of the third flip-flop. By A block, characterized in that that.

이하에서는 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

본 발명에 따른 개략적인 동작을 설명하면 다음과 같다.Referring to the schematic operation according to the present invention.

소거모드를 수행하던중 일시정지(SUSPEND) 명령이 입력되면 소거모드에서 메인루틴으로 리턴을 한다. 그리고 리턴과정의 최종 스테이트에서 재실행(RESUME) 명령이 입력되는지를 판단하여 재실행명령이 입력되지 않았으면 PDONE신호를 발생시 킨다.If the suspend command is entered while executing the erase mode, it returns to the main routine from the erase mode. In addition, it determines whether a RESUME command is input in the final state of the return process, and generates a PDONE signal if a RERUN command is not input.

PDONE신호가 발생되면 소거모드에서 차지되어 있던 전하를 방전시키는 등의 동작을 하여 칩을 초기화상태로 만들게 되면 Real_PDONE신호를 발생시킨다. Real_PDONE신호가 발생되면 PDONE신호의 역할은 끝나게 되어 PDONE신호는 디제이블(Dsable)된다.When the PDONE signal is generated, it discharges the charge that is occupied in the erase mode. When the chip is initialized, it generates the Real_PDONE signal. When the Real_PDONE signal is generated, the role of the PDONE signal is terminated, and the PDONE signal is disabled.

이하에서는 전술한 동작을 행하는 본 발명의 구성을 설명하도록 한다. Hereinafter, the configuration of the present invention for performing the above-described operation will be described.

도 1을 참조하면 다음과 같다.Referring to Figure 1 as follows.

제1플립플롭(FF1)의 데이터입력단자(D)에는 제1상태신호(State1)가 입력되고, 제1플립플롭(FF1)의 클럭단자(CLK)에는 인버터(I1)의 출력단이 접속되고 인버터(I1)의 입력단에는 상태클럭(State_CLK)이 입력된다. 제1플립플롭(FF1)의 리세트단자(R)에는 독출리세트신호(RST_READ)가 입력된다. 이때 제1상태신호(State1)는 전술한 최종 스테이트 바로 전 스테이트에서 발생되는 신호인데, 내부 오실레이터의 한 클럭동안만 발생되는 펄스이다.The first state signal State1 is input to the data input terminal D of the first flip-flop FF1, and the output terminal of the inverter I1 is connected to the clock terminal CLK of the first flip-flop FF1, and the inverter The state clock State_CLK is input to the input terminal of I1. The read reset signal RST_READ is input to the reset terminal R of the first flip flop FF1. In this case, the first state signal State1 is a signal generated in the state immediately before the final state described above, and is a pulse generated only during one clock of the internal oscillator.

비반전출력신호가 출력되는 제1플립플롭(FF1)의 비반전출력단자(Q)는 NAND게이트(ND1)의 일측입력단으로 접속되고, NAND게이트(ND1)의 타측입력단에는 독출상태신호(Read_state)가 입력된다. NAND게이트(ND1)의 출력단은 인버터(I2)의 입력단으로 접속되고, 인버터(I2)의 출력단은 NAND게이트(ND2)의 일측입력단으로 접속된다.The non-inverting output terminal Q of the first flip-flop FF1 through which the non-inverting output signal is output is connected to one input terminal of the NAND gate ND1, and the read state signal Read_state is connected to the other input terminal of the NAND gate ND1. Is input. The output terminal of the NAND gate ND1 is connected to the input terminal of the inverter I2, and the output terminal of the inverter I2 is connected to one input terminal of the NAND gate ND2.

한편, NOR게이트(NO1)의 일측입력단에는 재실행(RESUME )명령이 입력되고 타 측입력단에는 불능(FAIL)신호가 입력되며, NOR게이트(NO1)의 출력단은 전술한 NAND게이트(ND2)의 타측입력단으로 접속된다. 그리고 NAND게이트(ND2)의 출력단은 인버터(I3)의 입력단으로 접속되고, 인버터(I3)는 제1제어신호(PDONE)를 출력한다.On the other hand, a RESUME command is input to one input terminal of the NOR gate NO1 and a FAIL signal is input to the other input terminal, and the output terminal of the NOR gate NO1 is the other input terminal of the NAND gate ND2 described above. Is connected. The output terminal of the NAND gate ND2 is connected to the input terminal of the inverter I3, and the inverter I3 outputs the first control signal PDONE.

도 2를 참조하면 다음과 같다.Referring to Figure 2 as follows.

NOR게이트(NO2)의 일측입력단에는 쓰기가능(WEb)신호가 입력되고 타측입력단에는 일시정지신호(SUSb)가 입력되는데, 쓰기가능(WEb)신호는 딜레이부(10)로도 입력된다. NOR게이트(NO2)의 출력단은 제2플립플롭(FF2)의 데이터입력단자(D)로 접속되며 인버터(I5)를 통하여 제3플립플롭(FF3)의 데이터입력단자(D)로 접속된다. NOR게이트(NO3)의 일측입력단자에는 일시정지신호(SUSb)가 입력되고 타측입력단자에는 리세트(RST_READ)신호가 입력되고, NOR게이트(NO3)의 출력단은 인버터(I4)의 입력단으로 접속되며 인버터(I4)의 출력단은 제2플립플롭(FF2)의 R단자로 접속된다. 그리고 제2플립플롭(FF2) 및 제3플립플롭(FF3)의 클럭단자(CLK)는 전술한 인버터(I3)의 출력단과 접속되어 제1제어신호(PDONE)를 입력받는다. A write enable signal WEb is input to one input terminal of the NOR gate NO2 and a pause signal SUSb is input to the other input terminal, and the write enable signal WEb is also input to the delay unit 10. The output terminal of the NOR gate NO2 is connected to the data input terminal D of the second flip flop FF2 and is connected to the data input terminal D of the third flip flop FF3 through the inverter I5. The pause signal SUSb is input to one input terminal of the NOR gate NO3, the reset (RST_READ) signal is input to the other input terminal, and the output terminal of the NOR gate NO3 is connected to the input terminal of the inverter I4. The output terminal of the inverter I4 is connected to the R terminal of the second flip flop FF2. The clock terminal CLK of the second flip-flop FF2 and the third flip-flop FF3 is connected to the output terminal of the inverter I3 and receives the first control signal PDONE.

NAND게이트(ND3)의 일측입력단은 딜레이부(10)의 출력단과 접속되며 타측입력단은 제2플립플롭(FF2)의 비반전출력단자(Q)와 접속된다. NAND게이트(ND3)의 출력단은 NAND게이트(ND4)의 일측입력단으로 접속되고 NAND게이트(ND4)의 타측입력단에는 제3플립플롭(FF3)의 반전출력단자(Qb)가 접속되며 NAND게이트(ND4)는 제2제어신호(Real_PDONE)를 출력한다.One input terminal of the NAND gate ND3 is connected to the output terminal of the delay unit 10, and the other input terminal is connected to the non-inverting output terminal Q of the second flip-flop FF2. The output terminal of the NAND gate ND3 is connected to one input terminal of the NAND gate ND4, and the inverted output terminal Qb of the third flip-flop FF3 is connected to the other input terminal of the NAND gate ND4, and the NAND gate ND4 is connected. Outputs a second control signal Real_PDONE.

전술한 제1플립플롭 내지는 제3플립플롭(FF1 내지는 FF3)은 입력신호가 로우 신호에서 하이신호로 변환될 때 토글하는(Positive Going Transitions, PGT) 엣지-트리거 D플립플롭(edge-triggered D flip-flop)이다. 이 플립플롭들은 클럭(CLK)이 로우신호에서 하이신호로 변환될 때 데이터입력단자(D)로 입력되는 데이터가 비반전출력단자(Q)로 출력되며 반전출력단자(Qb)로는 데이터입력단자(D)로 입력되는 데이터의 반전신호가 출력된다. The first flip-flop to the third flip-flop (FF1 to FF3) is an edge-triggered D flip-flop (Positive Going Transitions, PGT) that toggles when an input signal is converted from a low signal to a high signal. -flop). These flip-flops output data input to the data input terminal D when the clock CLK is converted from a low signal to a high signal. The inversion signal of the data input to D) is output.

전술한 구성에 따른 본 발명의 동작을 살펴보면 다음과 같다.Looking at the operation of the present invention according to the above configuration as follows.

도 1은 PDONE신호를 발생시키는 회로이다. 1 is a circuit for generating a PDONE signal.

제1플립플롭(FF1)은, 일시정지 명령이 입력되어 소거모드에서 메인루틴으로 리턴할 때 그 과정의 최종 스테이트 바로 전의 상태신호, 즉 제1상태신호(State1)를 래치한다. 이때 제1플립플롭(FF1)은 상태클럭(State_CLK)에 따라서 제1상태신호를 래치하여 비반전출력단자(Q)로 래치된 신호를 출력한다.The first flip-flop FF1 latches the state signal immediately before the last state of the process, that is, the first state signal State1 when the pause command is input and returns to the main routine from the erase mode. At this time, the first flip-flop FF1 latches the first state signal according to the state clock State_CLK and outputs the latched signal to the non-inverting output terminal Q.

이때 독출상태신호(Read_state)는 로우신호이기 때문에 NAND게이트(ND1)는 하이신호를 출력한다. NAND게이트(ND1)에서 출력되는 하이신호는 인버터(I2)를 통하여 로우신호로 변환된 후 NAND게이트(ND2)의 일측입력단으로 입력된다. 그리고 재실행(RESUME)명령 및 실패(FAIL)신호가 로우신호이면 NOR게이트(NO1)는 하이신호를 NAND게이트(ND2)의 타측입력단으로 출력한다. 따라서, NAND게이트(ND2)는 로우신호를 출력하며, 인버터(I3)는 NAND게이트(ND2)에서 출력되는 로우신호를 하이신호로 변환시켜 제1제어신호(PDONE)를 출력한다. 인버터(I3)에서 출력되는 제1제어신호(PDONE)는 제2플립플롭(FF2) 및 제3플립플롭(FF3)의 클럭(CLK)으로 입력된다. NAND게이트들(ND1, ND2), NOR게이트(NO1), 및 인버터들(I2, I3)이 로직 회로를 이룬다.At this time, since the read state signal Read_state is a low signal, the NAND gate ND1 outputs a high signal. The high signal output from the NAND gate ND1 is converted into a low signal through the inverter I2 and then input to one input terminal of the NAND gate ND2. When the RESUME command and the FAIL signal are low signals, the NOR gate NO1 outputs a high signal to the other input terminal of the NAND gate ND2. Accordingly, the NAND gate ND2 outputs a low signal, and the inverter I3 converts the low signal output from the NAND gate ND2 into a high signal to output the first control signal PDONE. The first control signal PDONE output from the inverter I3 is input to the clock CLK of the second flip-flop FF2 and the third flip-flop FF3. NAND gates ND1, ND2, NOR gate NO1, and inverters I2, I3 form a logic circuit.

도 2에 도시한 회로는 전술한 도 1에서 발생된 PDONE 신호의 상태에 따라서 칩을 초기화시키는 Real_PDONE신호를 발생시키는 회로이다. 2 is a circuit for generating a Real_PDONE signal for initializing a chip according to the state of the PDONE signal generated in FIG. 1 described above.

현재 일시정지 상태이면 일시정지신호(SUSb)는 로우신호가 되는데, 일시정지신호(SUSb)는 NOR게이트(NO2)의 타측입력단과 NOR게이트(NO3)의 일측입력단으로 입력된다. 이때 쓰기가능(WEb)신호가 로우상태이면 NOR게이트(NO2)는 하이신호를 출력하여 현재 일시정지 상태이며 외부에서 명령이 입력되고 있는 것을 나타낸다. NOR게이트(NO2)에서 하이신호가 출력되면 제2플립플롭(FF2)은 하이신호를 저장하는 반면 제3플립플롭(FF3)은 로우신호를 저장한다. In the current pause state, the pause signal SUSb becomes a low signal. The pause signal SUSb is input to the other input terminal of the NOR gate NO2 and the one input terminal of the NOR gate NO3. At this time, if the write enable signal (WEb) is low, the NOR gate (NO2) outputs a high signal, indicating that it is currently paused and a command is input from the outside. When the high signal is output from the NOR gate NO2, the second flip-flop FF2 stores the high signal while the third flip-flop FF3 stores the low signal.

즉, 제2플립플롭(FF2)의 비반전출력단자(Q)는 하이신호를 출력하고 제3플립플롭(FF3)의 반전출력단자(Qb) 역시 하이신호를 출력한다. That is, the non-inverting output terminal Q of the second flip flop FF2 outputs a high signal, and the inverting output terminal Qb of the third flip flop FF3 also outputs a high signal.

한편, 로우신호인 쓰기가능(WEb)신호는 딜레이부(10)에 의해서 약 5ns동안 지연된 후 NAND게이트(ND3)의 일측입력단으로 입력되는데, NAND게이트(ND3)의 타측입력단으로 하이신호가 입력되므로 NAND게이트(ND3)는 하이신호를 NAND게이트(ND4)의 일측입력단으로 출력한다. 이때 NAND게이트(ND4)의 타측입력단에는 제3플립플롭(FF3)의 반전출력단자(Qb)에서 출력되는 하이신호가 입력되어, NAND게이트(ND4)는 로우신호인 제2제어신호(Real_PDONE)를 출력한다. NAND게이트들(ND3, ND4)과 딜레이부(10)는 로직 회로를 이룬다.On the other hand, the write enable (WEb) signal, which is a low signal, is delayed for about 5 ns by the delay unit 10 and then input to one input terminal of the NAND gate ND3. However, a high signal is input to the other input terminal of the NAND gate ND3. The NAND gate ND3 outputs a high signal to one input terminal of the NAND gate ND4. At this time, the high signal output from the inverting output terminal Qb of the third flip-flop FF3 is input to the other input terminal of the NAND gate ND4, and the NAND gate ND4 receives the second control signal Real_PDONE which is a low signal. Output The NAND gates ND3 and ND4 and the delay unit 10 form a logic circuit.

그런데, 일시정지 상태(SUSb가 로우신호)일 때, 로우신호인 쓰기가능(WEb)신호가 하이신호로 토글하게 되면 NOR게이트(NO2)는 로우신호를 출력하는데, 그 로우 신호는 제2플립플롭(FF2)의 데이터입력단자(D)로 입력될 뿐만 아니라 인버터(I5)에 의하여 하이신호로 변환된 후 제3플립플롭(FF3)의 데이터입력단자(D)로 입력된다. 그에 따라서 제2플립플롭(FF2)은 로우신호를 저장하여 비반전출력단자(Q)로 로우신호를 출력하는 반면, 제3플립플롭(FF3)은 하이신호를 저장하여 반전출력단자(Qb)로 로우신호를 출력한다.However, when the suspend state (SUSb is a low signal), the NOR gate NO2 outputs a low signal when the write enable (WEb) signal, which is a low signal, is toggled to a high signal, and the low signal is the second flip-flop. Not only is input to the data input terminal D of FF2, but is also converted into a high signal by the inverter I5 and then to the data input terminal D of the third flip-flop FF3. Accordingly, the second flip-flop FF2 stores the low signal to output the low signal to the non-inverting output terminal Q, while the third flip-flop FF3 stores the high signal to the inverting output terminal Qb. Output a low signal.

하이신호인 쓰기가능(WEb) 신호는 딜레이부(10)에 의해서 5ns만큼 지연 된 후 NAND게이트(ND3)의 일측입력단으로 입력되며, NAND게이트(ND3)의 타측입력단에는 제2플립플롭(FF2)의 비반전출력단자(Q)에서 출력되는 로우신호가 입력된다. 그에 따라 NAND게이트(ND3)는 하이신호를 출력하고, 그 하이신호는 NAND게이트(ND4)의 일측입력단으로 입력된다. NAND게이트(ND4)의 타측입력단에는 제3플롭플롭(FF3)의 반전출력단자(Qb)에서 출력되는 로우신호가 입력되는데, 그에 따라서 NAND게이트(ND4)는 하이신호인 제2제어신호(Real_PDONE)를 출력한다.The write enable (WEb) signal, which is a high signal, is delayed by 5 ns by the delay unit 10 and then input to one input terminal of the NAND gate ND3, and the second flip-flop FF2 is input to the other input terminal of the NAND gate ND3. The low signal output from the non-inverting output terminal Q is input. Accordingly, the NAND gate ND3 outputs a high signal, and the high signal is input to one input terminal of the NAND gate ND4. The low signal output from the inverting output terminal Qb of the third flop flop FF3 is input to the other input terminal of the NAND gate ND4. Accordingly, the NAND gate ND4 is the second control signal Real_PDONE which is a high signal. Outputs

하이신호인 제2제어신호(Real_PDONE)가 출력되면 칩은 초기화 상태가 되는데, 칩이 초기화상태가 되면 리세트신호인 리세트(RST_READ) 신호가 발생하게 된다. 리세트(RST_READ)신호가 하이신호가 되면 제2 및 제3플립플롭(FF2 및 FF3)은 리세트된다.When the second control signal Real_PDONE, which is a high signal, is output, the chip is initialized. When the chip is initialized, a reset signal RST_READ, which is a reset signal, is generated. When the reset RST_READ signal becomes a high signal, the second and third flip-flops FF2 and FF3 are reset.

만약 일시정지(SUSPEND) 상태에서 리턴중이고 제1제어신호(PDONE)가 하이신호로 있는 중에 재실행(RESUME)명령이 입력되면 재실행(RESUME)명령이 아직 디코딩되지 않은 상태이기 때문에 쓰기가능(WEb)신호가 로우신호이며, 일시정지신호(SUSb)는 로우신호이다. If the RESUME command is input while returning from the suspend state and the first control signal PDONE is a high signal, the RESUME command is not yet decoded. Is a low signal, and the pause signal SUSb is a low signal.

쓰기가능(WEb) 신호가 하이신호로 토글되면 그 하이신호는 딜레이부(10)에 의하여 5ns 만큼 지연된 후 NAND게이트(ND3)의 일측입력단으로 입력된다. 하지만 5ns 지연되는 동안 입력되는 명령은 디코딩이 되기 때문에 일시정지신호(SUSb)는 하이신호가 된다.When the write enable (WEb) signal is toggled to a high signal, the high signal is delayed by 5 ns by the delay unit 10 and then input to one input terminal of the NAND gate ND3. However, since the command inputted during the 5 ns delay is decoded, the pause signal SUSb becomes a high signal.

일시정지신호(SUSb)가 하이신호가 되면 NOR게이트(NO3)는 로우신호를 출력하게 되고, 로우신호는 인버터(I4)를 통하여 하이신호로 변환된 후 제2플립플롭(FF2)의 리세트단자(R)로 입력되어 제2플립플롭(FF2)은 리세트된다. 이때 제2플립플롭(FF2)의 비반전출력단자(Q)는 로우신호를 NAND게이트(ND3)의 타측입력단으로 출력하게 되어 NAND게이트(ND3)는 하이신호를 출력한다. When the pause signal SUSb becomes a high signal, the NOR gate NO3 outputs a low signal, and the low signal is converted into a high signal through the inverter I4 and then reset terminal of the second flip-flop FF2. Inputted to (R), the second flip-flop FF2 is reset. At this time, the non-inverting output terminal Q of the second flip-flop FF2 outputs a low signal to the other input terminal of the NAND gate ND3, and the NAND gate ND3 outputs a high signal.

그런데, NAND게이트(ND3)에서 하이신호가 출력되기 이전에 제3플립플롭(FF3)의 반전출력단자(Qb)에서는 이미 로우신호가 출력되기 때문에 제2제어신호(Real_PDONE)를 띄울 수 없게 되어 소거 동작을 재수행(RESUME)하게 된다. However, since the low signal is already output from the inverted output terminal Qb of the third flip-flop FF3 before the high signal is output from the NAND gate ND3, the second control signal Real_PDONE cannot be floated. Resume the operation.

한편, 제1제어신호(PDONE)가 하이신호일 때 쓰기가능(WEb)신호가 하이신호이면, 즉 외부에서 명령이 입력되지 않으면, NOR게이트(NO2)에서는 로우신호가 출력되어 제2플립플롭(FF2)은 로우신호를 저장하게 된다. 그에 따라 NAND게이트(ND3)는 하이신호를 출력하게 된다. 반면 제3플립플롭(FF3)은 인버터(I5)를 통하여 하이신호가 입력되기 때문에 하이신호를 저장하게 되는데, 그에 따라서 NAND게이트(ND4)는 하이신호인 제2제어신호(Real_PDONE)를 출력한다.On the other hand, if the writable (WEb) signal is a high signal when the first control signal PDONE is a high signal, that is, if a command is not input from the outside, a low signal is output from the NOR gate NO2 and the second flip-flop (FF2) ) Stores the low signal. Accordingly, the NAND gate ND3 outputs a high signal. On the other hand, the third flip-flop FF3 stores the high signal because the high signal is input through the inverter I5. Accordingly, the NAND gate ND4 outputs the second control signal Real_PDONE which is the high signal.

제2제어신호(Real_PDONE)가 하이신호가 되면 칩은 초기상태가 되어 전술한 바와 같이 동작한다. When the second control signal Real_PDONE becomes a high signal, the chip enters an initial state and operates as described above.

본 발명에 따른 플래시 메모리의 리세트신호 제어회로에 의하면, 초기화 리세트 명령인 PDONE신호가 인에이블(Enable)되었을 때 재실행 명령이 입력되면 PDONE신호를 디제이블(Disable) 시킴으로써 일시정지 후 재실행 동작을 안정적으로 할 수 있다.
According to the reset signal control circuit of the flash memory according to the present invention, if a redo command is input when the PDONE signal, which is an initialization reset command, is enabled, the PDONE signal is disabled to disable and then execute the redo operation. I can do it stably.

Claims (7)

상태클럭에 따라 제1상태신호를 래치하는 제1플립플롭과, 일시정지 명령이 발생할 때, 상기 제1플립플롭의 비반전출력신호, 독출상태신호, 재실행신호, 및 실패신호에 따라 제1제어신호를 발생시키는 제1로직 회로를 포함하는 제1제어수단과,A first flip-flop that latches the first state signal according to the state clock, and a first control according to a non-inverted output signal, a read state signal, a redo signal, and a failure signal of the first flip-flop when a pause command occurs; First control means including a first logic circuit for generating a signal; 쓰기가능신호와 일시정지신호를 조합하는 제1NOR게이트와, 상기 제1제어신호를 클럭으로 하여 상기 제1NOR게이트의 출력신호를 래치하는 제2플립플롭과, 상기 제1제어신호를 클럭으로 하여 반전된 상기 제1NOR게이트의 출력신호를 래치하는 제3플립플롭과, 상기 쓰기가능신호, 상기 제2플립플롭의 비반전출력신호, 및 상기 제3플립플롭의 반전출력신호에 따라 칩을 초기화시키기 위한 제2제어신호를 발생시키는 제2로직 회로를 포함하는 제2제어수단을 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 리세트신호 제어회로.A first NOR gate that combines a writable signal and a pause signal, a second flip-flop that latches an output signal of the first NOR gate with the first control signal as a clock, and an inversion with the first control signal as a clock And a third flip-flop for latching the output signal of the first NOR gate, the write enable signal, the non-inverted output signal of the second flip-flop, and the inverted output signal of the third flip-flop. And a second control means including a second logic circuit for generating a second control signal. 제 1항에 있어서,The method of claim 1, 제1로직 회로는,The first logic circuit is 상기 제1플립플롭의 비반전출력신호와 상기 독출상태신호를 조합하는 제1NAND게이트,A first NAND gate combining the non-inverted output signal of the first flip-flop and the read state signal; 상기 재실행신호와 상기 실패신호를 조합하는 제2NOR게이트,A second NOR gate combining the redo signal and the failure signal; 상기 제2NOR게이트의 출력신호와 제1인버터를 통해 반전된 상기 제1NAND게이트의 출력신호를 조합하는 제2NAND게이트,A second NAND gate that combines the output signal of the second NOR gate and the output signal of the first NAND gate inverted through the first inverter, 상기 제2NAND게이트의 출력신호를 반전시켜 상기 제1제어신호를 출력하는 제2인버터를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 리세트신호 제어회로.And a second inverter for inverting the output signal of the second NAND gate and outputting the first control signal. 제 1항에 있어서,The method of claim 1, 상기 제2제어수단은,The second control means, 상기 일시정지신호와 상기 독출리세트신호를 조합하는 제3NOR게이트와, A third NOR gate that combines the pause signal and the read reset signal; 상기 제3NOR게이트의 출력신호를 반전시켜 상기 제2플립플롭의 리세트신호를 출력하는 인버터를 더 포함하고,And an inverter for inverting an output signal of the third NOR gate and outputting a reset signal of the second flip flop. 상기 제3플립플롭은 상기 독출리세트신호에 의하여 리세트되고,The third flip-flop is reset by the read reset signal, 상기 제2로직 회로는,The second logic circuit, 상기 쓰기가능신호를 소정시간 지연시키는 딜레이부와,A delay unit for delaying the writable signal for a predetermined time; 상기 딜레이부의 출력신호와 상기 제2플립플롭의 비반전출력신호를 조합하는 제1NAND게이트,A first NAND gate combining the output signal of the delay unit and the non-inverted output signal of the second flip-flop; 상기 제1NAND게이트의 출력신호와 상기 제3플립플롭의 반전출력신호를 조합하여 상기 제2제어신호를 출력하는 제2NAND게이트를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 리세트신호 제어회로.And a second NAND gate configured to combine the output signal of the first NAND gate and the inverted output signal of the third flip flop to output the second control signal. 제 1항에 있어서,The method of claim 1, 상기 제1플립플롭 내지 제3플립플롭은 D플립플롭인 것을 특징으로 하는 플래시 메모리의 리세트신호 제어회로. And the first flip flop to the third flip flop are D flip flops. 상태클럭에 따라 제1상태신호를 래치하는 제1플립플롭,A first flip flop that latches the first state signal according to the state clock; 상기 제1플립플롭의 비반전출력신호와 독출상태신호를 조합하는 제1NAND게이트,A first NAND gate combining the non-inverted output signal and the read state signal of the first flip-flop; 재실행신호와 실패신호를 조합하는 제1NOR게이트,A first NOR gate combining a redo signal and a failure signal, 상기 제1NOR게이트의 출력신호와 제1인버터를 통해 반전된 상기 제1NAND게이트의 출력신호를 조합하는 제2NAND게이트,A second NAND gate combining the output signal of the first NOR gate and the output signal of the first NAND gate inverted through the first inverter; 상기 제2NAND게이트의 출력신호를 반전시켜 제1제어신호를 출력하는 제2인버터,A second inverter for inverting the output signal of the second NAND gate and outputting a first control signal; 상기 제1제어신호, 쓰기가능신호, 일시정지신호, 및 독출리세트신호에 따라 칩을 초기화시키기 위한 제2제어신호를 발생시키는 제2제어수단을 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 리세트신호 제어회로.And second control means for generating a second control signal for initializing the chip according to the first control signal, the write enable signal, the pause signal, and the read reset signal. Signal control circuit. 제 5항에 있어서,The method of claim 5, 상기 제2제어수단은, 상기 쓰기가능신호와 상기 일시정지신호를 조합하는 제2NOR게이트와,The second control means includes: a second NOR gate for combining the writable signal and the pause signal; 상기 제1제어신호를 클럭으로 하여 상기 제2NOR게이트의 출력신호를 래치하는 제2플립플롭과,A second flip-flop for latching an output signal of the second NOR gate using the first control signal as a clock; 상기 일시정지신호와 상기 독출리세트신호를 조합하는 제3NOR게이트와,A third NOR gate that combines the pause signal and the read reset signal; 상기 제3NOR게이트의 출력신호를 반전시켜 상기 제2플립플롭의 리세트신호를 출력하는 인버터와,An inverter for inverting an output signal of the third NOR gate and outputting a reset signal of the second flip-flop; 상기 제1제어신호를 클럭으로 하여 반전된 상기 제2NOR게이트의 출력신호를 래치하며 상기 독출리세트신호에 의하여 리세트되는 제3플립플롭과,A third flip-flop that latches an output signal of the second NOR gate inverted by using the first control signal as a clock and is reset by the read reset signal; 상기 쓰기가능신호를 소정시간 지연시키는 딜레이부와,A delay unit for delaying the writable signal for a predetermined time; 상기 딜레이부의 출력신호와 상기 제2플립플롭의 비반전출력신호를 조합하는 제3NAND게이트,A third NAND gate combining the output signal of the delay unit and the non-inverted output signal of the second flip-flop; 상기 제3NAND게이트의 출력신호와 상기 제3플립플롭의 반전출력신호를 조합하여 제2제어신호를 출력하는 제4NAND게이트를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 리세트신호 제어회로.And a fourth NAND gate configured to output a second control signal by combining the output signal of the third NAND gate and the inverted output signal of the third flip-flop. 상태클럭에 따라 제1상태신호를 래치하는 제1플립플롭,A first flip flop that latches the first state signal according to the state clock; 상기 제1플립플롭의 비반전출력신호와 독출상태신호를 조합하는 제1NAND게이트,A first NAND gate combining the non-inverted output signal and the read state signal of the first flip-flop; 재실행신호와 실패신호를 조합하는 제1NOR게이트,A first NOR gate combining a redo signal and a failure signal, 상기 제1NOR게이트의 출력신호와 제1인버터를 통한 상기 제1NAND게이트의 출력신호를 조합하는 제2NAND게이트,A second NAND gate combining the output signal of the first NOR gate and the output signal of the first NAND gate through the first inverter; 상기 제2NAND게이트의 출력신호를 반전시켜 상기 제1제어신호를 출력하는 제2인버터,A second inverter outputting the first control signal by inverting the output signal of the second NAND gate; 쓰기가능신호와 일시정지신호를 조합하는 제2NOR게이트,A second NOR gate that combines a writable signal and a pause signal, 상기 제1제어신호를 클럭으로 하여 상기 제2NOR게이트의 출력신호를 래치하는 제2플립플롭과,A second flip-flop for latching an output signal of the second NOR gate using the first control signal as a clock; 상기 일시정지신호와 독출리세트신호를 조합하는 제3NOR게이트, A third NOR gate combining the pause signal and the read reset signal; 상기 제3NOR게이트의 출력신호를 반전시켜 상기 제2플립플롭의 리세트신호를 출력하는 인버터,An inverter outputting the reset signal of the second flip-flop by inverting the output signal of the third NOR gate; 상기 제1제어신호를 클럭으로 하여 반전된 상기 제2NOR게이트의 출력신호를 래치하며 상기 독출리세트신호에 의하여 리세트되는 제3플립플롭,A third flip flop that latches an output signal of the second NOR gate inverted by using the first control signal as a clock and is reset by the read reset signal; 상기 쓰기가능신호를 소정시간 지연시키는 딜레이부,A delay unit for delaying the writable signal for a predetermined time; 상기 딜레이부의 출력신호와 상기 제2플립플롭의 비반전출력신호를 조합하는 제3NAND게이트,A third NAND gate combining the output signal of the delay unit and the non-inverted output signal of the second flip-flop; 상기 제3NAND게이트의 출력신호와 상기 제3플립플롭의 반전출력신호를 조합하여 제2제어신호를 출력하는 제4NAND게이트를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리의 리세트신호 제어회로.And a fourth NAND gate configured to output a second control signal by combining the output signal of the third NAND gate and the inverted output signal of the third flip-flop.
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