KR100536598B1 - Semiconductor memory device with selecting clock enable time - Google Patents

Abstract

본 발명은, 외부로부터 제공되는 클럭신호에 응답하여 내부의 동작들을 수행하는 반도체메모리장치에 관한 것으로서, 상기 클럭신호에 동기하여 외부로부터 제공되는 커맨드를 상기 반도체장치의 내부로 제공하는 버퍼; 상기 클럭신호의 싸이클주기에 근거한 지연시간을 설정하는 다수개의 레이턴시 신호들을 발생하는 제1수단; 그리고 상기 레이턴시 신호들에 응답하여 상기 커맨드의 활성화 시점을 선택하는 제2수단을 포함한다.The present invention relates to a semiconductor memory device that performs internal operations in response to a clock signal provided from an external device, comprising: a buffer configured to provide a command provided from the outside to the semiconductor device in synchronization with the clock signal; First means for generating a plurality of latency signals for setting a delay time based on a cycle period of the clock signal; And second means for selecting an activation time point of the command in response to the latency signals.

Description

클럭활성화 시점을 선택하는 반도체메모리장치{SEMICONDUCTOR MEMORY DEVICE WITH SELECTING CLOCK ENABLE TIME}Semiconductor memory device that selects clock activation point {SEMICONDUCTOR MEMORY DEVICE WITH SELECTING CLOCK ENABLE TIME}

본 발명은 반도체메모리장치에 관한 것으로서, 특히 디램(DRAM)에서 제어신호들의 발생시점을 조정하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a technology for adjusting the timing of generation of control signals in a DRAM.

디램과 같은 반도체메모리장치가 낮은 주파수 예컨대 100MHz이하에서 동작하는 경우에는, 동작범위를 결정하는 클럭싸이클타임(TCC)이 10ns인 상태에서 디램의 동작을 수행시키기 위한 커맨드(command)의 입력에 대한 셋엎(setup) 및 홀드(hold)타임의 확보가 용이하다. 즉, 클럭의 상승에지(riging edge)에 소요되는 시간 5ns인 상태에서 커맨드의 셋엎 및 홀드타임은 약 2ns 및 1ns이므로 시간적인 여유가 있기 때문에, 입력되는 커맨드들에 따라 디램이 안정적으로 동작할 수 있다.When a semiconductor memory device such as a DRAM operates at a lower frequency, for example, 100 MHz or less, a set of inputs to a command for performing the operation of the DRAM when the clock cycle time (TCC) determining the operating range is 10 ns is set. Easy to set up and hold time. In other words, since the set-up and hold time of the command is about 2ns and 1ns in the state that the time required for the rising edge of the clock is 5ns, the DRAM can operate stably according to the input commands. have.

그러나, 적어도 100MHz이상의 고주파수영역에서 동작하는 환경에서는, 클럭의 싸이클타임이 더욱 단축되기 때문에 클럭의 상승에지의 범위내에서 커맨드들의 셋엎 및 홀드타임을 안정적으로 확보하기가 어려워진다. 고속동작 환경하에서 디램의 동작을 결정하는 커맨드들(칩선택신호, 클럭인에이블신호 등)이나 제어신호들(로우어드레스스트로브신호, 컬럼어드레스스트로브신호 등)의 안정적인 활성화를 보장하는 것이 곤란해지면, 오동작이나 동작신뢰성이 저하되는 등의 문제가 발생될 수 있다.However, in an environment operating in the high frequency region of at least 100 MHz, the cycle time of the clock is further shortened, making it difficult to stably set and hold time of commands within the range of the rising edge of the clock. If it becomes difficult to ensure stable activation of commands (chip selection signal, clock enable signal, etc.) or control signals (low address strobe signal, column address strobe signal, etc.) for determining the operation of the DRAM under a high speed operating environment, malfunction Or problems such as deterioration of operation reliability may occur.

도 1은 현재의 디램에서 사용되는 포스트카스(posted CAS) 모드에서의 데이타 입출력타이밍을 보여준다. 1 illustrates data input / output timing in a post CAS mode used in a current DRAM.

포스트카스 모드에서는 커맨드버스와 데이타버스를 효율적으로 사용하기 위하여 부가 레이턴시(additive latency; AL) 방식을 이용한다. 부가 레이턴시 방식에 의하면, 하나의 커맨드(CMD)가 입력된 후에 후속하여 입력되는 다음번의 커맨드가 별도의 지연없이 바로 입력되도록 한다. 이때의 데이타는 데이타입출력과정에서 필요한 AC 변수인 TRCD 여유와 입력된 커맨드에 해당하는 부가레이턴시값(AL) 및 카스레이턴시값(CL)만큼의 지연시간이 경과한 후에 출력된다.In post cascade mode, an additive latency (AL) scheme is used to efficiently use the command bus and data bus. According to the additional latency scheme, the next command that is subsequently input after one command CMD is input is immediately input without a separate delay. At this time, the data is output after a delay time equal to the TRCD margin, which is an AC variable necessary in the data input / output process, and the additional latency value AL and the cascade latency value CL corresponding to the input command.

카스레이턴시값 CL은 어드레스핀을 이용한 모드레지스터셋(mode register set: MRS) 과정에서 설정되고, MRS가 설정된 이후에 들어온 읽기(Read) 및 쓰기(Write) 커맨드에 따라 설정된 카스레이턴시값 CL에 맞추어 데이타가 출력된다.The cascade latency value CL is set during the mode register set (MRS) process using the address pin, and the data matches the cascade latency value CL set according to the read and write commands received after the MRS is set. Is output.

도 2는 DDR(dual data rate) 동기식 디램에서 사용되는 버퍼들의 제어체계를 보여준다. 2 shows a control scheme of buffers used in dual data rate (DDR) synchronous DRAM.

버퍼 10은 클럭신호 CK에 응답하여 클럭마스터신호 PCK를 발생한다. 한 버퍼 10, 버퍼 20은 클록신호 CK에 응답하여 출력제어클럭 CKDQ를 발생한다. 동기지연루프 30은 클럭마스터신호 PCK에 응답하여 출력제어클럭 CKDQ가 왜곡됨이 없이 데이타출력을 동기시킬 수 있도록 한다. 버퍼 40은 칩선택신호 CSB에 응답하여 칩선택 마스터신호 PCS를 발생한다. 버퍼 50는 컬럼어드레스스트로브신호 CASB를 입력하여 컬럼체인을 제어하는 신호들 PCF, PC 및 PCA를 발생한다. 버퍼 60은 어드레스 ADDi를 입력하여 컬럼어드레스 CAi를 발생한다. 버퍼 70은 데이타출력마스킹신호 DQM에 응답하여 데이타출력 마스킹을 제어하기 위한 신호들 PDQMA 및 PDQMF를 발생한다. 버퍼 80은 쓰기활성화신호 WEB를 입력하여 데이타쓰기를 제어하는 신호들 PWR 및 PWRCF를 발생한다. 버퍼 90은 입력데이타 DIN를 입력한다.The buffer 10 generates the clock master signal PCK in response to the clock signal CK. One buffer 10, 20 buffers the output control clock CKDQ in response to the clock signal CK. The synchronization delay loop 30 allows the output control clock CKDQ to synchronize the data output in response to the clock master signal PCK. The buffer 40 generates the chip select master signal PCS in response to the chip select signal CSB. The buffer 50 receives the column address strobe signal CASB to generate signals PCF, PC, and PCA for controlling the column chain. The buffer 60 inputs the address ADDi to generate the column address CAi. The buffer 70 generates signals PDQMA and PDQMF for controlling data output masking in response to the data output masking signal DQM. The buffer 80 inputs the write activation signal WEB to generate signals PWR and PWRCF for controlling data writing. Buffer 90 enters the input data DIN.

도 2에 보인 버퍼들은 클럭신호 버퍼 10으로부터 클럭신호 CK의 상승에지에서 발생되는 마스터클럭신호 PCK에 의해 활성화되어, 칩의 외부로부터 제공되는 커맨드 또는 제어신호들(CSB, CASB, ADDi, DQM, WEB, 등)을 씨모오스(CMOS)레벨로 변환하여 칩의 내부로 제공된다. 한편, 출력제어클럭 버퍼 20과 데이타출력마스킹 버퍼 70에는 데이타출력의 시점을 통제하기 위한 카스레이턴시신호들 CLi(i=1,2,3,4)가 인가된다. The buffers shown in FIG. 2 are activated by the master clock signal PCK generated at the rising edge of the clock signal CK from the clock signal buffer 10 to provide command or control signals (CSB, CASB, ADDi, DQM, WEB) provided from the outside of the chip. , Etc.) is converted into the CMOS level and provided inside the chip. On the other hand, the cascade latency signals CLi (i = 1, 2, 3, 4) are applied to the output control clock buffer 20 and the data output masking buffer 70 to control the timing of the data output.

여기서, 외부에서 인가되는 커맨드들 중의 하나인 칩선택신호 CSB에 응답하는 칩선택마스터신호 PCS의 발생과정을 보여주는 도 3을 참조하면, 칩선택마스터신호 PCS는 클럭신호 CK의 상승에지와 칩선택신호 CSB의 하강에지에 응답하여 하이레벨의 펄스로 활성화된다.Here, referring to FIG. 3, which illustrates the generation process of the chip select master signal PCS in response to the chip select signal CSB, which is one of the externally applied commands, the chip select master signal PCS includes the rising edge of the clock signal CK and the chip select signal. In response to the falling edge of the CSB, it is activated by a high level pulse.

도 3에 보인 바와 같이, 칩선택마스터신호 PCS가 발생되는 과정에서는, 한 클럭싸이클내에서 외부커맨드인 칩선택신호 CSB의 입력이 완료되어야 한다. 이러한 방식은 동작주파수가 점점 높아지는 고속동작환경에서 시간적인 부담이 될 수 있다. 또한, 칩선택신호 CSB가 한 클럭에 해당하는 시간동안만 활성화되는 동안에만 칩선택마스터신호 PCS가 발생되기 때문에, 사용자의 입장에서 PCS의 발생시점을선택할 수 없는 제한이 있다.As shown in FIG. 3, in the process of generating the chip select master signal PCS, the input of the external command chip select signal CSB must be completed within one clock cycle. This method may be a time burden in a high speed operating environment in which the operating frequency is gradually increased. In addition, since the chip select master signal PCS is generated only while the chip select signal CSB is activated only for a time corresponding to one clock, there is a limitation that the user can not select the time when the PCS occurs.

한편, 도 4를 참조하면, 디램에서 읽기(Read)와 예비충전(Precharge) 동작을 수행하기 위해서는 칩선택신호 CSB가 2번 이루어져야 한다. 이 때, 칩선택신호 CSB에 대한 제어와 해당하는 커맨드(읽기 또는 예비충전)가 실행되는 클럭(2 또는 4)에서의 셋엎 및 홀드타임의 시간적 여유(margin)를 보장하는 것이 중요하다.Meanwhile, referring to FIG. 4, in order to perform read and precharge operations on the DRAM, the chip select signal CSB should be made twice. At this time, it is important to ensure the time margin of the set and hold time in the clock 2 or 4 where the control on the chip select signal CSB and the corresponding command (read or precharge) are executed.

또한, 칩선택신호의 경우만이 아니라 다른 종류의 커맨드들도 클럭신호의 주기에 따라 동작하기 때문에, 클럭신호의 동작주파수가 높은 고속동작환경에서의 셋엎 및 홀드타임의 시간적 여유를 확보하기가 점차 어려워질 것이다.In addition, since not only the chip select signal but also other types of commands operate according to the clock signal cycle, it is increasingly difficult to secure time margins for set-up and hold time in a high-speed operating environment with a high operating frequency of the clock signal. Will lose.

따라서, 본 발명의 목적은 고속동작환경에서 안정된 커맨드 수행을 할 수 있는 반도체메모리장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of performing a stable command in a high speed operating environment.

본 발명의 다른 목적은 고속동작환경에서 커맨드 신호의 셋엎 및 홀드타임을 안정적으로 확보할 수 있는 반도체메모리장치를 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device capable of stably securing set and hold time of a command signal in a high speed operating environment.

전술한 본 발명의 목적을 달성하기 위하여, 본 발명은, 외부로부터 제공되는 클럭신호에 응답하여 내부의 동작들을 수행하는 반도체메모리장치에 있어서: 상기 클럭신호에 동기하여 외부로부터 제공되는 커맨드를 상기 반도체장치의 내부로 제공하는 버퍼; 상기 클럭신호의 싸이클주기에 근거한 지연시간을 설정하는 다수개의 레이턴시 신호들을 발생하는 제1수단; 그리고 상기 레이턴시 신호들에 응답하여 상기 커맨드의 활성화 시점을 선택하는 제2수단을 구비한다. In order to achieve the above object of the present invention, the present invention is a semiconductor memory device for performing internal operations in response to a clock signal provided from the outside: a command provided from the outside in synchronization with the clock signal; A buffer provided inside the device; First means for generating a plurality of latency signals for setting a delay time based on a cycle period of the clock signal; And second means for selecting an activation time point of the command in response to the latency signals.

상기 제1수단은 소정의 설정모드로부터 제공된 입력신호들에 응답하여 상기 레이턴시 신호들을 발생한다. 상기 제2수단은, 상기 레이턴시 신호들에 응답하여 상기 커맨드의 활성화 시점에 관한 정보신호를 발생하는 회로; 그리고 상기 레이턴시 신호들과 상기 정보신호에 응답하여 상기 커맨드의 활성화 시점을 결정하는 회로를 포함한다. The first means generates the latency signals in response to input signals provided from a predetermined setting mode. The second means includes circuitry for generating an information signal relating to an activation time of the command in response to the latency signals; And a circuit for determining an activation time of the command in response to the latency signals and the information signal.

상기 제2수단에서, 커맨드의 활성화 시점을 결정하는 회로는, 상기 레이턴시 신호들에 응답하는 출력이 소정의 상태일 때 상기 정보신호에 응답하여 상기 커맨드의 활성화 시점을 선택하며, 상기 커맨드의 활성화 시점은 상기 레이턴시 신호들 중 어느 하나에 따라 결정된다.In the second means, the circuit for determining the activation time of the command selects the activation time of the command in response to the information signal when the output in response to the latency signals is a predetermined state, and the activation time of the command Is determined according to any one of the latency signals.

본 발명은 고주파의 클럭신호(적어도 100 MHz이상)에 동기하여 동작하는 반도체메모리장치에 적용될 수 있다.The present invention can be applied to a semiconductor memory device which operates in synchronization with a high frequency clock signal (at least 100 MHz).

본 발명에 따른 실시예는 고주파의 클럭신호에 동기되어 칩의 내부 동작들을 수행하도록 명령하는 커맨드들을 사용하는 반도체메모리장치들에 적용할 수 있다.Embodiments according to the present invention can be applied to semiconductor memory devices that use commands to perform internal operations of a chip in synchronization with a high frequency clock signal.

본 발명이 실시예에 관한 설명에서 "커맨드(command)"라 함은 반도체메모리장치 칩의 외부로부터 수신되어 장치 내부의 기능회로들을 활성화시켜 관련된 동작들의 실행을 지시하고 수행하도록 하는 제어신호들을 통칭한다. 또한, "외부신호"들이라 함은 상기 커맨드를 포함하여 칩의 외부로부터 수신되는 어드레스 또는 데이타를 통칭하는 개념으로 사용할 것이다.In the description of the embodiment of the present invention, the term “command” refers to control signals received from the outside of the semiconductor memory device chip to instruct and perform execution of related operations by activating functional circuits inside the device. . In addition, the term "external signals" will be used as a general term for an address or data received from the outside of the chip including the command.

이하, 본 발명에 따른 실시예를 첨부된 도면들 도 5 내지 도 12를 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따라 디램에서 사용되는 커맨드들 또는 외부신호들을 수신하는 버퍼들에 본 발명의 실시예를 적용한 상태를 전체적인 구성으로서 보여준다.FIG. 5 shows, as an overall configuration, a state in which an embodiment of the present invention is applied to buffers for receiving commands or external signals used in a DRAM according to the present invention.

도 5에서는, 디램의 칩외부로부터 인가되는 외부신호들인 커맨드들(CSB, CASB, DQM, WEB 등)과 입력데이타(DIN) 및 어드레스(ADDi)를 수신하여 칩 내부로 제공하는 버퍼들에는 해당하는 출력신호의 활성화시점을 결정하는 정보(이하, "활성화 선택정보" 또는 "CES정보")가 각각 제공된다. 여기서, 상기 활성화 선택정보가 버퍼에 제공되는 동작상태를 "활성화 선택모드(CES mode; Clock Enable time Selecton mode)"라 명명한다.In FIG. 5, commands (CSB, CASB, DQM, WEB, etc.), input data DIN and address ADDI, which are external signals applied from the outside of the chip of the DRAM, are received and provided to the chip. Information for determining the activation point of the output signal (hereinafter, "activation selection information" or "CES information") is provided, respectively. Herein, an operation state in which the activation selection information is provided to the buffer is referred to as "CES mode (Clock Enable time Selecton mode)".

칩선택신호 CSB를 수신하여 칩선택 마스터신호 PCS를 발생하는 칩선택 버퍼 40에는 칩선택 마스터신호 PCS의 활성화시점을 선택하기 위한 칩선택 활성화 선택정보 ICES_CS가 제공된다.The chip select buffer 40, which receives the chip select signal CSB and generates the chip select master signal PCS, is provided with a chip select activation selection information ICES _CS for selecting an activation time of the chip select master signal PCS.

또한, 카스(CAS; Column Address Strobe)신호 CASB를 수신하여 카스 마스터신호 PC를 발생하는 카스 버퍼 50에는 카스마스터신호 PC의 활성화시점을 선택하기 위한 카스 활성화 선택 정보 ICES_CAS가 제공된다. 어드레스버퍼 60에는 컬럼어드레스 CAi의 발생시점을 선택하기 위한 컬럼어드레스 활성화 선택 정보 ICES_CA가 제공된다. 데이타입출력 마스킹 버퍼 70에는 데이타입출력 마스킹신호 DQM의 마스터신호 PDQMA 및 PDQMF의 활성화시점을 선택하기 위한 데이타마스킹 활성화 선택 정보 ICES_DQM이 제공된다. 출력활성화 버퍼 80에는 출력활성화신호 WEB의 마스터신호 PWR의 활성화시점을 선택하기 위한 출력 활성화 선택 정보 ICES_WE가 제공된다. 데이타입력버퍼 90에는 입력데이타의 입력시점을 제어하기 위한 데이타입력 활성화 선택 정보 ICES_DI가 제공된다.In addition, the cas buffer 50, which receives the cas address (CAS) column CAS signal and generates the cas master signal PC, is provided with casing activation selection information ICES _CAS for selecting an activation time of the _cas master signal PC. The address buffer 60 is provided with column address activation selection information ICES _CA for selecting the occurrence point of the column address CAi. The data I / O masking buffer 70 is provided with data masking activation selection information ICES _DQM for selecting the activation time of the master signals PDQMA and PDQMF of the data I / O masking signal DQM. The output activation buffer 80 is provided with output activation selection information ICES _WE for selecting the activation time of the master signal PWR of the output activation signal WEB. The data input buffer 90 is provided with the data input activation selection information ICES _DI for controlling the input time of the input data.

커맨드들의 마스터신호들과 입력데이타 및 입력어드레스의 활성화시점을 선택하는 상기 활성화 선택 정보들 ICES_CS~ICES_DI는 클럭신호 CK의 싸이클주기에 대하여 각각의 신호들이 충분한 셋엎 및 홀드타임을 가질 수 있도록 해당하는 버퍼들을 제어하는 기능을 수행한다.The activation selection information ICES _CS to IICE _DI , which selects the master signals of the commands and the time of activation of the input data and the input address, correspond to each signal having sufficient set and hold time for the cycle period of the clock signal CK. This function controls the buffers.

도 6은 칩선택신호의 경우를 일례로 하여 칩선택 마스터신호 PCS 활성화시점을 제어하기 위한 칩선택 활성화 선택정보 ICES_CS를 제공하기 위한 회로들의 전체적인 구성을 보여 준다.6 shows the overall configuration of circuits for providing the chip select activation selection information ICES _CS for controlling the chip select master signal PCS activation time, taking the case of the chip select signal as an example.

도 6을 참조하면, 칩선택 활성화 선택정보 ICES_CS를 제공하기 위한 회로구성은 딜레이 레이턴시(delay latency; DL) 발생기 41, CES 셋엎 회로 45, 드라이버들 43 및 47로 이루어진다. 딜레이 레이턴시 발생기 41에 인가되는 신호들 MS4~MS6은 확장된 모드레지스터셋(Extended Mode Register Set; EMRS) 과정에 의해 제공되는 신호들이다. EMRS는 본 발명의 실시예에서 사용되는 CES모드를 설정하기 위한 것으로서, 전술한 MRS와는 별도로 제공되지만 기존의 MRS와 동일한 방식으로 설정된다. 딜레이 레이턴시 발생기 41은 EMRS 신호들 MS4~MS6에 응답하여 딜레이 레이턴시 신호들 DL1~DL3을 발생한다. 딜레이 레이턴시 신호들 DL1~DL3은 각각 설정되는 클럭의 수만큼의 지연시간이 경과한 후에 해당하는 커맨드 또는 제어신호들이 활성화되도록 한다.Referring to FIG. 6, a circuit configuration for providing the chip select activation selection information ICES _CS includes a delay latency (DL) generator 41, a CES set circuit 45, and drivers 43 and 47. The signals MS4 to MS6 applied to the delay latency generator 41 are signals provided by an extended mode register set (EMRS) process. EMRS is for setting the CES mode used in the embodiment of the present invention, provided separately from the above-described MRS, but is set in the same manner as the existing MRS. The delay latency generator 41 generates delay latency signals DL1 to DL3 in response to the EMRS signals MS4 to MS6. The delay latency signals DL1 to DL3 enable the corresponding command or control signals to be activated after the delay time corresponding to the number of clocks set.

딜레이 레이턴시 신호들 DL1~DL3은 드라이버 43 및 CES 셋엎회로 45에 인가된다. 드라이버 43은 딜레이 레이턴시 신호들 DL1~DL3에 응답하여 칩선택 마스터신호 PCS의 발생을 알리는 신호 TCS의 전달경로를 통제한다. CES 셋엎회로 45는 딜레이 레이턴시 신호들 DL1~Dl3에 응답하여 활성화 선택 정보신호 CES를 발생한다. 드라이버 47은, 셋엎 회로 45로부터 발생되는 활성화 선택 정보신호 CES에 응답하여 신호 TCES를 발생한다. Delay latency signals DL1 to DL3 are applied to driver 43 and CES set circuit 45. The driver 43 controls the transmission path of the signal TCS informing the generation of the chip select master signal PCS in response to the delay latency signals DL1 to DL3. The CES set circuit 45 generates the activation selection information signal CES in response to the delay latency signals DL1 to DL3. The driver 47 generates the signal TCES in response to the activation selection information signal CES generated from the set circuit 45.

칩선택 마스터신호 PCS의 발생을 알리는 신호들 TCS 및 TCES는, 공히 칩선택 마스터신호 PCS의 발생을 알리는 신호들로서 서로 동일한 기능을 수행하는 신호들이지만, TCS는 CES정보가 반영되지 않은 동작상태에서 발생되는 반면에 TCSES는 CES정보가 반영된 CES모드에서 발생된다. 따라서, CES모드의 적용 유무에 따라 둘 중에서 하나가 선택적으로 발생될 것이다.Signals informing the generation of the chip selection master signal PCS TCS and TCES are signals for the generation of the chip selection master signal PCS, which perform the same functions as each other, but the TCS is generated in the operating state where the CES information is not reflected. On the other hand, TCSES is generated in CES mode in which CES information is reflected. Therefore, one of the two will be selectively generated depending on whether the CES mode is applied.

도 7은 도 6에 보인 딜레이 레이턴시 발생기 41의 회로구성을 보여 준다. 도 7을 참조하면, EMRS신호 MS6은 인버터 INV1을 통하여 낸드게이트들 ND1~ND3에 입력된다. EMRS신호 MS5는 낸드게이트들 ND1 및 ND2에 직접 입력되고 인버터 INV3을 통하여 낸드게이트 ND3에 입력된다. EMRS신호 MS4는 낸드게이트들 ND1 및 ND3에 직접 입력되고 인버터 INV2를 통하여 낸드게이트 ND2에 입력된다. FIG. 7 shows the circuit configuration of the delay latency generator 41 shown in FIG. Referring to FIG. 7, the EMRS signal MS6 is input to the NAND gates ND1 to ND3 through the inverter INV1. The EMRS signal MS5 is directly input to the NAND gates ND1 and ND2 and is input to the NAND gate ND3 through the inverter INV3. The EMRS signal MS4 is directly input to the NAND gates ND1 and ND3 and is input to the NAND gate ND2 through the inverter INV2.

낸드게이트 ND1의 출력은 인버터 INV4와 전송게이트 TG1을 통과한 후 직렬연결된 인버터들 INV10 및 INV11을 거쳐 레이던시신호 DL3으로 발생된다. 낸드게이트 ND2의 출력은 인버터 INV5와 전송게이트 TG2를 통과한 후 직렬연결된 인버터들 INV12 및 INV13을 거쳐 레이던시신호 DL2로 발생된다. 낸드게이트 ND3의 출력은 인버터 INV6과 전송게이트 TG3을 통과한 후 직렬연결된 인버터들 INV14 및 INV15를 거쳐 레이던시신호 DL1으로 발생된다. 전송게이트들 TG1~TG3은, 씨모오스(CMOS)형 게이트로서, 제어신호 PSF가 하이레벨일 때 턴온된다.The output of the NAND gate ND1 is generated as the redundancy signal DL3 through the inverters INV10 and INV11 connected in series after passing through the inverter INV4 and the transmission gate TG1. The output of the NAND gate ND2 is generated as the redundancy signal DL2 through the inverters INV12 and INV13 connected in series after passing through the inverter INV5 and the transmission gate TG2. The output of the NAND gate ND3 is generated as the redundancy signal DL1 through the inverters INV14 and INV15 connected through the inverter INV6 and the transmission gate TG3 and connected in series. The transfer gates TG1 to TG3 are CMOS gates and are turned on when the control signal PSF is at a high level.

도 7의 딜레이 레이턴시 발생기 41로부터 발생되는 딜레이 레이턴시 신호들 DL1~DL3은 지연되는 클럭싸이클의 수를 나타낸다. 즉, DL1, Dl2 및 DL3는 각각 1, 2 및 3개의 클럭싸이클 수 만큼의 지연시간을 의미한다. 도 7에서는 3개의 딜레이 레이턴시 신호들을 발생하는 것만을 보이고 있으나. DDR(Dual Data Rate) 디램에서 사용하는 레이턴시 값 1.5 또는 2.5에 대하여도 회로변경을 통하여 가능함을 이해하여야 한다.Delay latency signals DL1 to DL3 generated from the delay latency generator 41 of FIG. 7 represent the number of delayed clock cycles. That is, DL1, DL2, and DL3 mean delay times of one, two, and three clock cycles, respectively. In FIG. 7, only three delay latency signals are generated. It should be understood that the circuit can be changed for the latency value 1.5 or 2.5 used in the dual data rate (DDR) DRAM.

도 8은 도 6에 보인 CES 셋엎회로 45의 상세회로를 보여준다. 도 8에서, 딜레이 레이턴시 신호 DL3은 낸드게이트 ND11에 입력된다. 낸드게이트 ND11의 다른 한쪽 입력은 전원전압에 고정되어 있다. 낸드게이트 ND11의 출력은 직렬연결된 짝수개의 인버터들로 구성된 인버터 체인 IC1을 통하여 낸드게이트 ND21에 입력된다. 낸드게이트 ND21의 다른 한쪽 입력은 딜레이 레이턴시 신호 DL2에 응답하는 낸드게이트 ND13의 출력이 연결된다. 낸드게이트 ND12의 출력은 홀수개의 직렬연결된 인버터들로 구성된 인버터 체인 IC2과 전송게이트 TG12를 통하여 낸드게이트 ND14에 입력된다. 낸드게이트 ND14의 다른 한쪽 입력은 전원전압에 고정되어 있다. 낸드게이트 ND14의 출력이 활성화 선택 정보신호 CES이다. 딜레이 레이턴시 신호 DL1은 인버터 INV21와 전송게이트 TG11을 통하여 낸드게이트 ND14로 입력된다. FIG. 8 shows a detailed circuit of the CES set circuit 45 shown in FIG. In Fig. 8, the delay latency signal DL3 is input to the NAND gate ND11. The other input of the NAND gate ND11 is fixed to the supply voltage. The output of the NAND gate ND11 is input to the NAND gate ND21 through an inverter chain IC1 composed of an even number of inverters connected in series. The other input of the NAND gate ND21 is connected to the output of the NAND gate ND13 in response to the delay latency signal DL2. The output of the NAND gate ND12 is input to the NAND gate ND14 through an inverter chain IC2 composed of an odd number of series-connected inverters and a transmission gate TG12. The other input of the NAND gate ND14 is fixed to the supply voltage. The output of the NAND gate ND14 is the activation selection information signal CES. The delay latency signal DL1 is input to the NAND gate ND14 through the inverter INV21 and the transmission gate TG11.

전송게이트 TG11은 딜레이 레이턴시 신호 Dl1이 하이레벨로 활성화된 때 턴온되어 딜레이 레이턴시 신호 DL1이 낸드게이트 ND14의 출력이 되는 활성화 선택 정보신호 CES를 결정하도록 한다. 전송게이트 TG12는 딜레이 레이턴시 신호 DL1이 로우레벨인 때 턴온되어 다른 딜레이 레이턴시 신호 DL2 또는 DL3에 응답하여 활성화 선택 정보신호 CES가 결정되도록 한다.The transmission gate TG11 is turned on when the delay latency signal D1 is activated to a high level so that the delay latency signal DL1 determines the activation selection information signal CES that is an output of the NAND gate ND14. The transmission gate TG12 is turned on when the delay latency signal DL1 is at a low level so that the activation selection information signal CES is determined in response to another delay latency signal DL2 or DL3.

도 9 및 도 10은 도6에 보인 드라이버들로서 각각 신호 TCS 및 TCES를 발생하는 회로를 보여준다. 9 and 10 show circuits for generating signals TCS and TCES as drivers shown in FIG. 6, respectively.

전술한 EMRS에 의한 CES모드가 적용되는 경우에는 칩선택 마스터신호 PCS의 발생을 알리는 신호로 TCES가 이용된다. 또한, CES모드인 때에는 딜레이 레이턴시 신호들 DL1~DL3 중 하나가 하이레벨로 활성화되고, 이에 따라 활성화 선택 정보신호 CES는 하이레벨로 활성화된다.When the above-described CES mode by the EMRS is applied, TCES is used as a signal indicating the generation of the chip select master signal PCS. In the CES mode, one of the delay latency signals DL1 to DL3 is activated at a high level, and thus the activation selection information signal CES is activated at a high level.

도 9를 참조하면, 칩선택신호 PCS의 발생을 알리는 신호 TCS의 통상적인 신호발생경로는 단순히 인버터들 INV21~INV23의 직렬연결에 따른다. 그러나, 본 발명에서는, 인버터 INV21 및 INV22의 사이와 인버터 INV22 및 INV23의 사이에 각각 전송게이트 TG21 및 TG22를 개재시키고, 이 전송게이트들 TG21 및 TG22가 딜레이 레이턴시 신호들 DL1~DL3의 상태에 응답하도록 설계한다. 즉, 딜레이 레이턴시 신호들 DL1~DL3을 입력하는 노아게이트 NR1의 출력이 로우레벨인 때, 즉 CES모드인 때에는 전송게이트들 TG21 및 TG22가 턴오프되어 신호 TCS가 칩선택 마스터신호 PCS의 상태에 반응하지 못하도록 한다. 반대로, 노아게이트 NR1의 출력이 하이레벨인 때에는 신호 경로가 열리게 되어 신호 TCS가 유효하게 발생된다.Referring to FIG. 9, a typical signal generation path of the signal TCS indicating the generation of the chip select signal PCS simply follows the serial connection of the inverters INV21 to INV23. However, in the present invention, the transmission gates TG21 and TG22 are interposed between the inverters INV21 and INV22 and between the inverters INV22 and INV23, respectively, so that the transmission gates TG21 and TG22 respond to the states of the delay latency signals DL1 to DL3. Design. That is, when the output of the NOA gate NR1 inputting the delay latency signals DL1 to DL3 is low level, that is, in the CES mode, the transmission gates TG21 and TG22 are turned off so that the signal TCS responds to the state of the chip select master signal PCS. Do not do it. In contrast, when the output of the NOA gate NR1 is at a high level, the signal path is opened and the signal TCS is effectively generated.

한편, 도 6의 드라이버 47을 보여주는 도 10을 참조하면, 딜레이 레이턴시 신호들 DL1~DL3 중 하나가 활성화될 때 하이레벨로 활성화되는 선택 정보 신호 CES는 노아게이트 NR2에 입력된다. 노아게이트 NR2의 다른 한쪽 입력은 접지전압에 연결된다. 노어게이트 NR2의 출력은 직렬연결된 인버터들 INV31 및 INV32를 통하여 신호 TCES로 발생된다.Meanwhile, referring to FIG. 10 showing the driver 47 of FIG. 6, the selection information signal CES, which is activated at a high level when one of the delay latency signals DL1 to DL3 is activated, is input to the noah gate NR2. The other input of NOR gate NR2 is connected to ground voltage. The output of NORGATE NR2 is generated with signal TCES through serially connected inverters INV31 and INV32.

딜레이 레이턴시 신호들 DL1~DL3에 의한 딜레이 레이턴시 정보가 존재하는 경우에는 신호 TCS의 발생경로가 차단되는 대신에 활성화 선택 정보신호 CES에 응답하는 신호 TCES가 활성화됨을 알 수 있다. 즉, 신호 TCES는 CES모드에서의 TCS신호에 해당한다고 볼 수 있다.When delay latency information by the delay latency signals DL1 to DL3 exists, it can be seen that the signal TCES in response to the activation selection information signal CES is activated instead of the generation path of the signal TCS. That is, the signal TCES may be regarded as a TCS signal in the CES mode.

도 11는 칩선택신호 CSB에 대하여 본 발명이 적용된 경우의 칩선택 마스터신호 PCS의 발생타이밍을 보여준다. 도 11에 도시된 바와 같이, 칩선택신호 CSB가 클럭신호 CK의 4개 싸이클 주기에 걸쳐 로우레벨로 활성화되어 있는 동안 칩선택 마스터신호 PCS가 클럭신호 CK의 상승에지에 동기하여 4번 활성화됨을 알 수 있다.11 shows the generation timing of the chip select master signal PCS when the present invention is applied to the chip select signal CSB. As shown in Fig. 11, it is seen that the chip select master signal PCS is activated four times in synchronization with the rising edge of the clock signal CK while the chip select signal CSB is activated at a low level over four cycles of the clock signal CK. Can be.

전술한 종래의 경우(도 3)와 같이, 칩선택신호 CSB가 클럭신호 CK의 한 주기내에서 입력이 완료되어야 하는 제한이 없어졌으며, 사용자는 CES모드에서 딜레이 레이턴시 값에 따라 칩선택 마스터신호 PCS의 활성화 시점을 선택할 수 있다. 즉, 클럭신호 CK의 첫번째 주기(1)에서는 딜레이 레이턴시 신호 DL1이 선택되어 종래의 경우와 동일한 시점에서 칩선택 마스터신호 PCS가 하이레벨의 펄스로 활성화된다. 또한, 딜레이 레이턴시 신호 DL2, DL3 및 DL4가 각각 선택적으로 활성화됨에 따라 칩선택 마스터신호 PCS는 클럭신호 CK의 두번째, 세번째 및 네번째 주기에서 각각 활성화된다.As in the conventional case (Fig. 3) described above, there is no restriction that the input of the chip select signal CSB must be completed within one period of the clock signal CK, and the user selects the chip select master signal PCS according to the delay latency value in the CES mode. It is possible to select the activation time of. That is, in the first period 1 of the clock signal CK, the delay latency signal DL1 is selected so that the chip select master signal PCS is activated with a high level pulse at the same time point as in the conventional case. Further, as the delay latency signals DL2, DL3, and DL4 are selectively activated respectively, the chip select master signal PCS is activated in the second, third, and fourth periods of the clock signal CK, respectively.

칩선택신호 CSB의 활성화 시점에 대한 일방적인 제한이 없어짐에 따라(사용자가 선택적으로 그 활성화 시점을 결정할 수 있음), 도 12에 보인 바와 같이, 읽기(Read)와 예비충전(Precharge) 동작을 수행하기 위하여 종래의 경우인 도 4처럼 칩선택신호 CSB가 두번씩 독립적으로 시간적인 제약속에서 활성화될 필요 없이, 클럭신호 CK의 4 싸이클 주기에 걸쳐 로우레벨의 활성화상태를 유지하고 있으면 된다. 즉, 읽기(Read)는 DL1에 맞추어 동작시키고 예비충전(Precharge)은 DL3에 맞추어 동작시킨다. 그러면, 각각의 동작 커맨드에 대한 셋엎 및 홀드타임 마진을 1 클럭만큼 보장할 수 있다. 따라서, 클럭신호 CK의 주파수가 높아져서 클럭싸이클타인(TCC)가 짧아지더라도 지연된 클럭후에 해당 커맨드에 따른 동작을 수행할 수 있기 때문에, 고속동작에 따른 시간적인 제한을 극복할 수 있다. As the unilateral limitation on the activation time of the chip select signal CSB is removed (the user can selectively determine the activation time), as shown in FIG. 12, read and precharge operations are performed. In order to do this, as shown in FIG. 4, the chip select signal CSB does not need to be independently activated twice in time constraints, and it is only necessary to maintain the low level activation state for four cycles of the clock signal CK. That is, Read operates according to DL1 and Precharge operates according to DL3. Then, the set and hold time margins for each operation command can be guaranteed by one clock. Therefore, even if the clock signal CK becomes short due to an increase in the frequency of the clock signal CK, the operation according to the command can be performed after the delayed clock, thereby overcoming the time limitation due to the high speed operation.

전술한 도 6 내지 도 12를 통하여 설명된 실시예는 칩선택신호에만 적용되었으나, 본 발명은 클럭신호에 동기되어 구동하는 다른 종류의 커맨드들 또는 제어신호들, 즉 어드레스 스트로브 신호들(RASB, CASB), 클럭신호의 활성화를 알리는 신호들(예컨대, CKE), 또는 데이타 읽기 및 쓰기와 데이타 입출력을 제어하는 신호들(예컨대, WEB, DQM)에도 적용될 수 있다.6 to 12 described above, the present invention has been applied only to the chip select signal. However, the present invention provides other types of commands or control signals driven in synchronization with a clock signal, that is, address strobe signals RASB and CASB. ) May be applied to signals indicating activation of a clock signal (eg, CKE), or signals (eg, WEB and DQM) that control data reading and writing and data input / output.

또한, 본 발명은 디램 뿐만 아니라 클럭신호에 동기하여 커맨드들 또는 제어신호들의 입력이 이루어지는 반도체 집적회로 장치에도 응용할 수 있을 것이다.In addition, the present invention may be applied to a semiconductor integrated circuit device in which commands or control signals are input in synchronization with a clock signal as well as a DRAM.

상술한 실시예에서 보인 본 발명의 수단 또는 방법에 준하여 본 발명의 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위내에서 본 발명의 변형 및 응용이 가능하다.Those skilled in the art according to the means or method of the present invention shown in the above-described embodiments are capable of modification and application of the present invention within the scope of the present invention.

전술한 본 발명의 실시예에 의하면, 본 발명은 클럭주파수가 높아지는 고속동작환경에서 커맨드의 안정적인 셋업 및 홀드타임 마진을 확보할 수 있는 이점이 있다.According to the embodiment of the present invention described above, the present invention has the advantage of ensuring a stable setup and hold time margin of a command in a high speed operating environment in which the clock frequency is increased.

도 1은 디램에서의 데이타입출력방식의 일례를 보여주는 타이밍도이다.1 is a timing diagram showing an example of a data input / output method in a DRAM.

도 2는 디램에서 사용되는 버퍼들의 제어체계를 보여주는 블럭도이다.2 is a block diagram illustrating a control system of buffers used in a DRAM.

도 3은 종래의 방식에 따른 칩선택신호의 발생을 보여주는 타이밍도이다.3 is a timing diagram showing generation of a chip select signal according to a conventional scheme.

도 4는 종래방식에 따라 독출과 프리차아지 동작을 수행하기 위한 칩선택신호의 동작을 보여주는 타이밍도이다.4 is a timing diagram illustrating an operation of a chip select signal for performing read and precharge operations according to a conventional method.

도 5는 본 발명에 따라 디램에서 사용되는 버퍼들의 제어체계를 보여주는 블럭도이다.5 is a block diagram illustrating a control system of buffers used in DRAM according to the present invention.

도 6은 본 발명에 따라 레이턴시신호들을 발생하는 회로도이다.6 is a circuit diagram for generating latency signals in accordance with the present invention.

도 7은 본 발명에 따라 클럭활성화신호를 발생하는 회로도이다.7 is a circuit diagram for generating a clock enable signal in accordance with the present invention.

도 8은 본 발명을 칩선택신호에 적용한 경우의 실시예를 보여주는 회로도이다.8 is a circuit diagram illustrating an embodiment in which the present invention is applied to a chip select signal.

도 9는 본 발명을 칩선택신호에 적용한 경우의 실시예를 보여주는 회로도이다.9 is a circuit diagram showing an embodiment in which the present invention is applied to a chip select signal.

도 10은 본 발명의 실시예에 따른 칩선택신호의 발생을 보여주는 타이밍도이다.10 is a timing diagram illustrating generation of a chip select signal according to an embodiment of the present invention.

도 11은 본 발명에 따라 독출과 프리차아지 동작을 수행하기 위한 칩선택신호의 동작을 보여주는 타이밍도이다.11 is a timing diagram illustrating an operation of a chip select signal for performing read and precharge operations according to the present invention.

본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.In the drawings according to the present invention, the same reference numerals are used for components having substantially the same configuration and function.

Claims (10)

외부로부터 제공되는 클럭신호에 응답하여 내부의 동작들을 수행하는 반도체메모리장치에 있어서:A semiconductor memory device which performs internal operations in response to a clock signal provided from the outside: 상기 클럭신호에 동기하여 외부로부터 제공되는 커맨드를 상기 반도체장치의 내부로 제공하는 버퍼와;A buffer for providing a command provided from the outside to the semiconductor device in synchronization with the clock signal; 상기 클럭신호의 싸이클주기에 근거한 지연시간을 설정하는 다수개의 레이턴시 신호들을 발생하는 딜레이 레이턴시 발생기와;A delay latency generator for generating a plurality of latency signals for setting a delay time based on a cycle period of the clock signal; 상기 레이턴시 신호들에 응답하여 상기 커맨드의 활성화 시점에 관한 활성화 선택 정보 신호를 발생하는 셋엎 회로와; 그리고A set-up circuit for generating an activation selection information signal relating to an activation time of the command in response to the latency signals; And 상기 레이턴시 신호들과 상기 활성화 선택 정보 신호에 응답하여 상기 커맨드의 활성화 시점을 결정하는 드라이버 회로를 구비함을 특징으로 하는 반도체메모리장치. And a driver circuit configured to determine an activation time of the command in response to the latency signals and the activation selection information signal. 제1항에 있어서,The method of claim 1, 상기 딜레이 레이턴시 발생기는 소정의 설정모드로부터 제공된 입력신호들에 응답하여 상기 레이턴시 신호들을 발생함을 특징으로 하는 반도체메모리장치.And said delay latency generator generates said latency signals in response to input signals provided from a predetermined setting mode. 삭제delete 제1항에 있어서,The method of claim 1, 상기 드라이버 회로의 상기 레이턴시 신호들에 응답하는 출력이 소정의 상태일 때, 상기 활성화 선택 정보 신호에 응답하여 상기 커맨드의 활성화 시점을 선택함을 특징으로 하는 반도체메모리장치.And selecting an activation time of the command in response to the activation selection information signal when an output corresponding to the latency signals of the driver circuit is in a predetermined state. 제4항에 있어서,The method of claim 4, wherein 상기 커맨드의 활성화 시점이 상기 레이턴시 신호들 중 어느 하나에 따라 결정됨을 특징으로 하는 반도체메모리장치.And an activation time point of the command is determined according to any one of the latency signals. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete