KR100658972B1 - Pcb and method of manufacturing thereof - Google Patents

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KR100658972B1
KR100658972B1 KR1020060002952A KR20060002952A KR100658972B1 KR 100658972 B1 KR100658972 B1 KR 100658972B1 KR 1020060002952 A KR1020060002952 A KR 1020060002952A KR 20060002952 A KR20060002952 A KR 20060002952A KR 100658972 B1 KR100658972 B1 KR 100658972B1
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Abstract

A PCB and a method of manufacturing thereof are provided to reduce the whole processing time and save the manufacturing cost by manufacturing a multi-layered PCB by laminating a paste bump substrate and an interlayer substrate in a lump. A method of manufacturing a PCB(Printed Circuit Board) includes the steps of: laminating a film layer on a surface of a core substrate, wherein a metal layer is laminated on an insulation layer of the core substrate(100); exposing a portion of the film layer, corresponding to an any zone where a through-hole and a circuit pattern are formed(110); developing the exposed region of the film layer and exposing the insulation layer by removing the metal layer, corresponding to the exposed region of the film layer(120); forming the through-hole at the exposed region of the insulation layer(130); and filling up a conductive material at the through-hole(140).

Description

인쇄회로기판 및 그 제조방법{PCB and method of manufacturing thereof}Printed circuit board and manufacturing method thereof

도 1은 페이스트 범프 기판을 나타낸 단면도.1 is a cross-sectional view showing a paste bump substrate.

도 2는 본 발명의 바람직한 일 실시예에 따른 코어 범프 기판을 나타낸 단면도.Figure 2 is a cross-sectional view showing a core bump substrate according to an embodiment of the present invention.

도 3은 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도.Figure 3 is a flow chart showing a printed circuit board manufacturing method according to an embodiment of the present invention.

도 4는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판 제조공정을 나타낸 흐름도.Figure 4 is a flow chart showing a printed circuit board manufacturing process according to an embodiment of the present invention.

도 5는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판을 나타낸 단면도.Figure 5 is a cross-sectional view showing a printed circuit board according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

5 : 코어기판 6 : 코어 범프 기판5 core board 6 core bump board

7 : 페이스트 범프 기판 9 : 층간기판7: paste bump substrate 9: interlayer substrate

10 : 절연층 12 : 동박층10: insulating layer 12: copper foil layer

14 : 회로패턴 20 : 드라이 필름14: circuit pattern 20: dry film

30 : 비아홀 32 : 윈도우30: Via Hole 32: Windows

34 : 도전성 페이스트 40 : 동박판34: conductive paste 40: copper foil

42 : 페이스트 범프 44 : 절연재42: paste bump 44: insulating material

50 : 절연성 기판 52 : 도전성 범프50: insulating substrate 52: conductive bump

본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board, and more particularly, to a printed circuit board and a manufacturing method thereof.

종래 다층 인쇄회로기판은 동박적층판(CCL) 등의 코어기판의 표면에 애디티브(additive) 공법 또는 서브트랙티브(subtractive) 공법 등을 적용하여 내층회로를 형성하고, 절연층 및 금속층을 순차적으로 적층(build-up)하면서 내층회로와 같은 방법으로 외층회로를 형성함으로써 제조된다.In conventional multilayer printed circuit boards, an inner layer circuit is formed by applying an additive method or a subtractive method to a surface of a core substrate such as a copper clad laminate (CCL), and an insulating layer and a metal layer are sequentially stacked. It is manufactured by forming the outer layer circuit in the same way as the inner layer circuit while building (up).

전자부품의 발달로 인해 인쇄회로기판의 고밀도화를 위한 회로패턴의 층간 전기적 도통 및 미세회로 배선이 적용된 HDI(high density interconnection)기판의 성능을 향상할 수 있는 기술이 요구되는 실정이다. 즉, HDI기판의 성능향상을 위해서는 회로패턴의 층간 전기적 도통 기술 및 설계의 자유도를 확보하는 기술이 필요하다.Due to the development of electronic components, there is a demand for a technology capable of improving performance of high density interconnection (HDI) substrates to which electrical patterns of circuit patterns and fine circuit wiring are applied for increasing the density of printed circuit boards. That is, in order to improve the performance of the HDI substrate, a technique for securing the electrical conduction technology and the degree of freedom of design between circuit patterns is required.

종래기술에 따른 다층 인쇄회로기판의 제조공정은, 먼저 동박적층판(CCL) 등의 코어기판을 하프 에칭(half etching)하여 동박층의 두께를 얇게 한 후, 드라이 필름을 적층하고 BVH가 형성될 위치를 노광, 현상, 에칭하여 윈도우(window)를 개방하고, 레이저 드릴링(laser drilling) 등에 의해 BVH를 가공하고 필(fill) 도 금을 하여 BVH를 충전하고 코어기판의 표면에 도금층을 형성한다.In the manufacturing process of the multilayer printed circuit board according to the prior art, first, the core substrate such as copper clad laminate (CCL) is half-etched to reduce the thickness of the copper foil layer, and then the dry film is laminated and the position where BVH is to be formed. Is exposed, developed, and etched to open a window, and the BVH is processed by laser drilling or the like and filled with BVH to fill the BVH, and a plating layer is formed on the surface of the core substrate.

다음으로, 코어기판의 표면을 하프 에칭하여 도금층의 두께를 얇게 한 후, 다시 드라이 필름을 적층하고 노광, 현상, 에칭하여 회로패턴을 형성하며, 이와 같은 공정을 반복하여 다층의 인쇄회로기판을 제조한다.Next, the surface of the core substrate is half-etched to reduce the thickness of the plating layer, and then the dry film is laminated, exposed, developed and etched to form a circuit pattern, and the above steps are repeated to manufacture a multilayer printed circuit board. do.

즉, 종래기술에 따른 인쇄회로기판 제조공정은, 5㎛ 정도의 얇은 동박층이 적층된 동박적층판을 사용하거나, 코어기판인 동박적층판의 동박층을 하프 에칭하여 얇게 한 후, 윈도우를 개방하고 레이저로 BVH를 가공하며, BVH를 충전하기 위한 필 도금에 의해 두꺼워진 동박층을 다시 수 회 하프 에칭하여 얇게 한 후 고밀도의 내층회로를 형성하고, 이를 반복하여 다층 인쇄회로를 순차적으로 적층한다.That is, in the process of manufacturing a printed circuit board according to the prior art, using a copper foil laminated board laminated with a thin copper foil layer having a thickness of about 5 μm, or thinning by half etching the copper foil layer of the copper laminated laminate as a core substrate, the window is opened and the laser is opened. After processing the BVH, the copper foil layer thickened by the peel plating to fill the BVH is half-etched again several times to form a high density inner layer circuit, and the multilayer printed circuit is sequentially stacked.

그러나, 이와 같은 종래의 다층 인쇄회로기판 제조공정은 동박층 또는 도금층의 두께를 얇게 하기 위한 하프 에칭 공정 및 BVH 충전을 위한 도금공정으로 인해 공정이 복잡하고 제조비용이 상승한다는 문제가 있고, 또한 도금 및 에칭을 반복하여 회로패턴을 형성하므로 고밀도 회로패턴 구현에 한계가 있으며, 순차적으로 적층해 가면서 회로패턴을 형성하므로 공정 시간이 길어진다는 문제가 있다.However, such a conventional multilayer printed circuit board manufacturing process has a problem that the process is complicated and the manufacturing cost increases due to the half etching process for thinning the copper foil layer or the plating layer and the plating process for BVH filling. And since the circuit pattern is formed by repeating the etching, there is a limit to the implementation of the high-density circuit pattern, there is a problem that the process time is long because the circuit pattern is formed by sequentially stacking.

본 발명은 하프 에칭, 도금 공정 등이 불필요하며, 비아홀 형성을 위한 윈도우 개방과 회로패턴 형성을 동시 노광을 통해 구현하고 페이스트 범프 기판을 일괄적층함으로써, 신속하고 저렴하게 고밀도 회로패턴을 형성할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.The present invention eliminates the need for half etching, plating, and the like, and simultaneously realizes window opening and circuit pattern formation for via hole formation through simultaneous exposure, and stacks a paste bump substrate to form a high density circuit pattern quickly and inexpensively. Provided are a printed circuit board and a method of manufacturing the same.

본 발명의 일 측면에 따르면, (a) 절연층에 금속층이 적층된 코어기판의 표면에 필름층을 적층하는 단계, (b) 비아홀 및 회로패턴이 형성될 부분에 대응하여 필름층의 일부를 노광하는 단계, (c) 필름층 중 노광된 부분을 현상하고, 그에 대응하는 금속층을 제거하여 절연층을 노출시키는 단계, (d) 절연층이 노출된 부분에 비아홀을 형성하는 단계, 및 (e) 비아홀에 도전성 물질을 충전하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.According to an aspect of the invention, (a) laminating a film layer on the surface of the core substrate on which the metal layer is laminated on the insulating layer, (b) exposing a portion of the film layer corresponding to the portion where the via hole and the circuit pattern will be formed (C) developing the exposed portion of the film layer, removing the corresponding metal layer to expose the insulating layer, (d) forming a via hole in the exposed portion of the insulating layer, and (e) Provided is a method of manufacturing a printed circuit board including filling a via hole with a conductive material.

또한, CCL을 준비하는 단계, 절연층에 금속층이 적층된 코어기판의 표면에 필름층을 적층하는 단계, 비아홀 및 회로패턴이 형성될 부분에 대응하여 필름층의 일부를 노광하는 단계, 필름층 중 노광된 부분을 현상하고, 그에 대응하는 금속층을 제거하여 절연층을 노출시키는 단계, 불필요한 필름층을 박리하는 단계, 절연층이 노출된 부분에 레이져로 비아홀을 형성하는 단계, 및 비아홀에 도전성 물질을 충전하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.In addition, preparing a CCL, laminating a film layer on a surface of a core substrate on which a metal layer is laminated on an insulating layer, exposing a portion of the film layer corresponding to a portion where a via hole and a circuit pattern are to be formed, among the film layers Developing the exposed portion, removing the corresponding metal layer to expose the insulating layer, peeling off the unnecessary film layer, forming a via hole with a laser in the exposed portion of the insulating layer, and applying a conductive material to the via hole. Provided is a printed circuit board manufacturing method comprising the step of charging.

코어기판은 동박적층판(CCL)인 것이 바람직하다. 필름층은 드라이 필름(dry film)을 포함할 수 있다. 단계 (c)는 에칭에 의해 노광된 부분에 대응하는 금속층을 제거하는 단계를 포함할 수 있다. It is preferable that a core board | substrate is a copper clad laminated board (CCL). The film layer may comprise a dry film. Step (c) may include removing the metal layer corresponding to the portion exposed by etching.

비아홀은 BVH(Blind via hole)이며, 단계 (d)는 레이저 드릴링에 의해 비아홀을 가공하는 단계를 포함할 수 있다. 도전성 물질은 실버 페이스트(silver paste)를 포함할 수 있다.The via hole is a blind via hole (BVH), and step (d) may include processing the via hole by laser drilling. The conductive material may include silver paste.

단계 (e) 이후에 코어기판의 양면에서 동박판에 페이스트 범프가 결합된 페 이스트 범프 기판을 적층하는 단계를 더 포함하되, 페이스트 범프는 비아홀의 위치에 대응하여 동박판에 결합되는 것이 바람직하다.After the step (e) further comprises the step of laminating the paste bump bonded paste paste on the copper foil on both sides of the core substrate, the paste bump is preferably coupled to the copper foil corresponding to the position of the via hole.

페이스트 범프 기판은 (f) 동박판에 페이스트 범프를 인쇄하는 단계, (g) 페이스트 범프를 경화시키는 단계, 및 (h) 페이스트 범프가 절연재를 관통하도록 동박판에 절연재를 적층하는 단계를 거쳐 형성될 수 있다.The paste bump substrate may be formed by (f) printing a paste bump on a copper foil, (g) curing the paste bump, and (h) laminating an insulation on the copper foil so that the paste bump penetrates the insulation. Can be.

한편, 이와 같이 코어기판에 페이스트 범프를 인쇄하고, 페이스트 범프가 절연재를 관통하도록 코어기판 절연재를 적층하여 코어 범프기판을 형성할 수 있다.Meanwhile, the core bump substrate may be formed by printing a paste bump on the core substrate and stacking the core substrate insulating material so that the paste bump penetrates the insulating material.

복수의 코어기판을 포함하되, 코어기판은 절연성 기판에 도전성 범프가 관통되어 결합된 층간기판을 하나 이상 개재하여 적층되며, 도전성 범프는 비아홀의 위치에 대응하여 절연성 기판에 결합되는 것이 바람직하다.It includes a plurality of core substrates, the core substrate is laminated via one or more interlayer substrates coupled through the conductive bumps to the insulating substrate, the conductive bumps are preferably coupled to the insulating substrate corresponding to the position of the via hole.

또한, 절연층과, 절연층의 표면에 적층되는 회로패턴과, 코어기판의 일부를 천공하여 형성되는 비아홀과, 비아홀에 충전되는 도전성 페이스트를 포함하되, 회로패턴은 절연층에 적층된 동박층 중 회로패턴이 형성되지 않는 부분 및 비아홀이 형성될 윈도우(window) 부분을 제거함으로써 형성되며, 도전성 페이스트는 윈도우 부분에 충전되는 인쇄회로기판이 제공된다.In addition, the insulating layer includes a circuit pattern laminated on the surface of the insulating layer, a via hole formed by drilling a part of the core substrate, and a conductive paste filled in the via hole, wherein the circuit pattern is one of the copper foil layers laminated on the insulating layer. A printed circuit board is formed by removing a portion where a circuit pattern is not formed and a window portion in which a via hole is to be formed, and wherein the conductive paste is filled in the window portion.

절연층의 양면에서 동박판에 페이스트 범프가 결합된 페이스트 범프 기판이 더 적층되며, 페이스트 범프는 비아홀의 위치에 대응하여 동박판에 결합되는 것이 바람직하다.It is preferable that a paste bump substrate having paste bumps bonded to the copper foils on both sides of the insulating layer is further laminated, and the paste bumps are bonded to the copper foils in correspondence with the position of the via holes.

절연성 기판에 도전성 범프가 관통되어 결합된 층간기판을 하나 이상 개재 하여 복수의 절연층이 적층되되, 도전성 범프는 비아홀의 위치에 대응하여 절연성 기판에 결합되는 것이 바람직하다.A plurality of insulating layers may be stacked by interposing one or more interlayer substrates having conductive bumps penetrated through the insulating substrate, and the conductive bumps may be coupled to the insulating substrate corresponding to the position of the via holes.

이하, 본 발명에 따른 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 바람직한 실시예들을 상세히 설명하기에 앞서 페이스트 범프 기판의 일반적인 원리에 대해서 먼저 설명하기로 한다.Hereinafter, a preferred embodiment of a printed circuit board and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, the same components will be denoted by the same reference numerals regardless of the reference numerals and redundant description thereof will be omitted. In addition, before describing the preferred embodiments of the present invention in detail, the general principle of the paste bump substrate will be described first.

도 1은 페이스트 범프 기판을 나타낸 단면도이고, 도 2는 본 발명의 바람직한 일 실시예에 따른 코어 범프 기판을 나타낸 단면도이다. 도 1 및 도 2를 참조하면, 절연재(1), 페이스트 범프(2'), 동박판(3), 절연층(10), 회로패턴(14), 도전성 페이스트(34), 절연성 기판(50), 도전성 범프(52)가 도시되어 있다.1 is a cross-sectional view showing a paste bump substrate, Figure 2 is a cross-sectional view showing a core bump substrate according to an embodiment of the present invention. 1 and 2, an insulating material 1, a paste bump 2 ′, a copper foil plate 3, an insulating layer 10, a circuit pattern 14, a conductive paste 34, and an insulating substrate 50. Conductive bumps 52 are shown.

종래기술의 복잡한 공정을 단순화하고 일괄적층에 의해 신속하고 저렴하게 다층 인쇄회로기판을 제조하기 위해, 도 1에 도시된 바와 같이 동박판(3)에 페이스트(paste)를 인쇄하여 범프(bump)(2')를 형성하고 여기에 절연재(1)를 적층시켜 페이스트 범프 기판을 미리 제조함으로써 간단하고 용이하게 적층공정이 이루어지도록 하는 소위 'B2it'(Buried bump interconnection technology) 기술이 상용화되어 있다.In order to simplify the complicated process of the prior art and to manufacture a multilayer printed circuit board quickly and inexpensively by batch lamination, as shown in FIG. 1, a paste is printed on the copper plate 3 to form a bump ( 2 '), and the insulating material 1 is laminated thereon to prepare a paste bump substrate in advance, so that a so-called' B2it '(Buried bump interconnection technology) technology is commercialized.

또한, 도 2에 도시된 바와 같이 일괄적층시 내층 구조를 형성하는 코어 범 프 기판은, 절연층(10)의 표면에 적층된 회로패턴(14)과, 절연층(10)에 천공된 비아홀 내에 충전되는 도전성 페이스트(34)로 구성되는 코어기판의 표면에, 도전성 범프(52)가 관통되는 절연성 기판(50)을 더 적층하여 형성된다. 이와 같이 페이스트 범프 기판과 코어 범프 기판을 일괄적층하여 다층 인쇄회로기판을 제조하는 방법에 관하여는 후술한다.In addition, as illustrated in FIG. 2, the core bump substrate forming the inner layer structure at the time of the batch stacking includes a circuit pattern 14 stacked on the surface of the insulating layer 10 and a via hole punched in the insulating layer 10. It is formed by further laminating an insulating substrate 50 through which the conductive bumps 52 pass, on the surface of the core substrate composed of the conductive paste 34 to be filled. As described above, a method of manufacturing a multilayer printed circuit board by collectively stacking a paste bump substrate and a core bump substrate will be described later.

도 3은 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도이고, 도 4는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판 제조공정을 나타낸 흐름도이다. 도 4를 참조하면, 코어기판(5), 코어 범프 기판(6), 페이스트 범프 기판(7), 층간기판(9), 절연층(10), 동박층(12), 회로패턴(14), 드라이 필름(20, 21, 22), 비아홀(30), 윈도우(32), 도전성 페이스트(34), 동박판(40), 페이스트 범프(42), 절연재(44), 절연성 기판(50), 도전성 범프(52)가 도시되어 있다.3 is a flowchart illustrating a method of manufacturing a printed circuit board according to an exemplary embodiment of the present invention, and FIG. 4 is a flowchart illustrating a process of manufacturing a printed circuit board according to an exemplary embodiment of the present invention. Referring to FIG. 4, the core substrate 5, the core bump substrate 6, the paste bump substrate 7, the interlayer substrate 9, the insulating layer 10, the copper foil layer 12, the circuit pattern 14, Dry film 20, 21, 22, via hole 30, window 32, conductive paste 34, copper foil 40, paste bump 42, insulating material 44, insulating substrate 50, conductive Bump 52 is shown.

본 발명은 동박적층판에 비아홀(30)을 형성하기 위한 윈도우(32) 부분을 제거하여 개방한 후 비아홀(30)을 형성하고 도금을 한 후 다시 회로패턴(14)을 형성하는 종래의 공정 대신, 동박적층판 상태에서 윈도우(32) 부분의 개방 및 회로패턴(14) 형성을 위한 드라이 필름(20)의 노광을 동시에 실시한 후 에칭을 하는 것만으로, 별도의 도금공정 없이 얇고 균일한 두께로 회로패턴(14)을 형성할 수 있으므로 고밀도 회로 형성이 가능하도록 한 것을 특징으로 한다.The present invention removes and opens the portion of the window 32 for forming the via hole 30 in the copper-clad laminate, instead of forming a via hole 30 and plating, and then forming the circuit pattern 14 again, In the copper-clad laminate state, the window 32 is opened and the dry film 20 for forming the circuit pattern 14 is simultaneously exposed and then etched. The circuit pattern is thin and uniform without a separate plating process. 14) can be formed, it is characterized in that the high-density circuit can be formed.

또한, 이와 같이 형성된 기판을 코어기판(5)으로 하여 절연성 기판(50)에 페이스트 범프(42)를 관통시켜 형성되는 층간기판(9)을 순차적으로 적층하고, 페이 스트 범프(42)를 동박판(40)에 인쇄하여 형성되는 페이스트 범프 기판(7)을 외층기판으로 하여 일괄적층함으로써 공정을 단축시키고 제조비용을 절감할 수 있는 공법이다.Further, the interlayer substrate 9 formed by passing the paste bumps 42 through the insulating substrate 50 is sequentially stacked using the substrate formed as the core substrate 5, and the paste bumps 42 are copper foil plates. The paste bump substrate 7 formed by printing on 40 is laminated as an outer layer substrate to shorten the process and reduce manufacturing cost.

즉, 본 발명에 따른 인쇄회로기판을 제조하기 위해서는, 먼저, 도 4의 (a)와 같이 절연층(10)에 금속층이 적층된 코어기판(5)의 표면에 도 4의 (b)와 같이 필름층을 적층한다(100). 절연층(10)에 적층된 금속층은 회로패턴(14)을 형성하기 위한 것이므로 동박판(40)을 사용하는 것이 바람직하며, 따라서 코어기판(5)으로서 동박적층판(CCL)을 사용하는 것이 좋다. 동박층(12) 위에 적층되는 필름층은 노광, 현상, 에칭 등 회로패턴(14) 형성 공정을 적용하기 위한 것이므로 통상의 드라이 필름(dry film)(20)이 사용될 수 있다. 다만, 본 발명이 반드시 코어기판(5)으로서 동박적층판을 사용하고, 필름층으로서 드라이 필름(20)을 사용하는 것에 한정되는 것은 아니며, 당업자에게 자명한 범위 내에서 다른 부재를 사용할 수 있음은 물론이다.That is, in order to manufacture the printed circuit board according to the present invention, first, as shown in FIG. 4B, the core substrate 5 having the metal layer laminated on the insulating layer 10 as shown in FIG. The film layer is laminated (100). Since the metal layer laminated on the insulating layer 10 is for forming the circuit pattern 14, it is preferable to use the copper foil plate 40, and therefore it is preferable to use the copper foil laminate plate (CCL) as the core substrate (5). Since the film layer laminated on the copper foil layer 12 is for applying a circuit pattern 14 forming process such as exposure, development, etching, etc., a conventional dry film 20 may be used. However, the present invention is not necessarily limited to using the copper foil laminated plate as the core substrate 5 and using the dry film 20 as the film layer, and other members can be used within the scope apparent to those skilled in the art. to be.

다음으로, 도 4의 (c)와 같이 코어기판(5)에 형성될 비아홀(30) 및 회로패턴(14)의 위치에 대응하여 드라이 필름(21)의 일부를 노광한다(110). 통상 비아홀(30)이 형성될 부분 및 회로패턴(14)이 형성되지 않을 부분의 드라이 필름(21)을 노광한다. 본 발명은 별도의 도금공정 없이 동박적층판의 동박층(12)만으로 회로패턴(14)을 형성하므로 비아홀(30) 및 회로패턴(14)을 동시에 노광하여 현상한다.Next, as shown in FIG. 4C, a part of the dry film 21 is exposed (110) corresponding to the position of the via hole 30 and the circuit pattern 14 to be formed in the core substrate 5. Typically, the dry film 21 of the portion where the via hole 30 is to be formed and the portion where the circuit pattern 14 is not formed is exposed. In the present invention, since the circuit pattern 14 is formed only of the copper foil layer 12 of the copper-clad laminate without a separate plating process, the via hole 30 and the circuit pattern 14 are simultaneously exposed and developed.

다음으로, 도 4의 (d)와 같이 드라이 필름(22)의 노광된 부분을 현상하여 제거하고, 그에 의해 노출되는 동박층(12)을 도 4의 (e)와 같이 에칭에 의해 제거 하여 절연층(10)을 노출시키고, 도 4의 (f)와 같이 잔존하는 드라이 필름(22)을 박리한다(120). 이와 같이 노광공정 이후의 현상 및 에칭공정 등은 통상의 회로패턴(14) 형성공정과 동일하여 당업자에게 자명한 사항이므로 이에 대한 상세한 설명은 생략한다.Next, the exposed portion of the dry film 22 is developed and removed as shown in FIG. 4 (d), and the copper foil layer 12 exposed thereby is removed by etching as shown in FIG. 4 (e) and insulated. The layer 10 is exposed and the remaining dry film 22 is peeled off as shown in FIG. 4 (f) (120). As described above, the development and the etching process after the exposure process are the same as those of the conventional circuit pattern 14 forming process and are obvious to those skilled in the art, and thus detailed description thereof will be omitted.

이와 같이 절연층(10)이 노출된 부분은 회로 간의 절연패턴에 해당하거나, 또는 비아홀(30)이 형성될 부분에 해당할 수 있다. 즉, 본 발명은 드라이 필름(20)을 적층하고 노광, 현상, 에칭하여 비아홀(30)이 형성될 부분의 윈도우(32)를 개방하는 공정을 회로패턴(14) 형성공정에 통합함으로써, 하나의 공정에서 회로패턴(14)을 형성하고 비아홀(30)이 형성될 부분의 윈도우(32)를 개방할 수 있다.As such, the exposed portion of the insulating layer 10 may correspond to an insulating pattern between circuits, or may correspond to a portion where the via hole 30 is to be formed. That is, the present invention integrates the process of stacking the dry film 20, exposing, developing, and etching to open the window 32 in the portion where the via hole 30 is to be formed in the circuit pattern 14 forming process. In the process, the circuit pattern 14 may be formed and the window 32 of the portion where the via hole 30 is to be formed may be opened.

다음으로, 도 4의 (g)와 같이 동박층(12)을 제거하여 절연층(10)이 노출된 부분 중 비아홀(30)을 형성하기 위해 윈도우(32)를 개방한 부분에 레이저 드릴링 등의 공정을 적용하여 BVH 등의 비아홀(30)을 가공한다(130). 이와 같이 가공된 비아홀(30)에 도 4의 (h)와 같이 도전성 페이스트(34)를 충전하여 비아홀(30)을 도통시킨다(140). 도전성 페이스트(34)로는 실버 페이스트(silver paste) 등 당업자에게 자명한 재료가 사용될 수 있다. 비아홀(30)을 가공하고, 도전성 페이스트(34)를 충전하는 공정은 당업자에게 자명한 사항이므로 이에 대한 상세한 설명은 생략한다.Next, as shown in FIG. 4G, the copper foil layer 12 is removed, and laser drilling or the like is performed at a portion where the window 32 is opened to form the via hole 30 among the portions where the insulating layer 10 is exposed. The process is applied to process the via hole 30, such as BVH (130). The via hole 30 is thus filled with the conductive paste 34 as shown in FIG. 4H to conduct the via hole 30 (140). As the conductive paste 34, a material known to those skilled in the art such as silver paste may be used. Since the process of processing the via hole 30 and filling the conductive paste 34 is obvious to those skilled in the art, a detailed description thereof will be omitted.

이와 같이 비아홀(30) 형성을 위한 윈도우(32) 개방과 회로패턴(14) 형성공정을 하나의 동시노광 공정에 의해 진행하므로 공정이 단축되고 제조비용이 절감된다.As such, the process of opening the window 32 and forming the circuit pattern 14 for forming the via hole 30 is performed by one simultaneous exposure process, thereby shortening the process and reducing the manufacturing cost.

한편, 코어기판(5)에 추가적으로 외층회로를 적층하여 다층 인쇄회로기판을 제조하기 위해서는, 일괄적층에 의한 공정단축 효과를 극대화하기 위해 전술한 공정에 따라 형성된 코어기판(5)에 동박판(40)에 페이스트 범프(42)를 인쇄하여 형성되는 페이스트 범프 기판(7)을 추가적으로 적층한다(150). 페이스트 범프 기판(7)을 코어기판(5)에 적층함으로써 다층 인쇄회로기판이 형성될 수 있으며, 페이스트 범프(42)는 외층회로와 내층회로를 전기적으로 도통시키는 BVH와 같은 역할을 한다.On the other hand, in order to manufacture a multilayer printed circuit board by additionally stacking an outer layer circuit on the core substrate (5), copper foil (40) on the core substrate 5 formed in accordance with the above-described process in order to maximize the process shortening effect by batch lamination The paste bump substrate 7 formed by printing the paste bump 42 is further stacked (150). A multilayer printed circuit board may be formed by stacking the paste bump substrate 7 on the core substrate 5, and the paste bump 42 serves as BVH for electrically connecting the outer circuit and the inner circuit.

따라서, 페이스트 범프 기판(7)을 적층하는 과정에서 페이스트 범프(42)가 형성되는 위치를 코어기판(5)의 비아홀(30)의 위치와 정렬시킴으로써 코어기판(5)을 관통하는 소위 '스택 비아(stack via)'를 형성할 수 있다.Therefore, in the process of stacking the paste bump substrate 7, the so-called 'stack via' penetrating the core substrate 5 by aligning the position where the paste bump 42 is formed with the position of the via hole 30 of the core substrate 5. (stack via) 'can be formed.

전술한 페이스트 범프 기판(7)은, 도 4의 (i)와 같은 동박판(40)에 도 4의 (j)와 같이 페이스트 범프(42)를 인쇄하고(152), 페이스트 범프(42)를 경화시킨 후(154), 도 4의 (k)와 같이 페이스트 범프(42)가 절연재(44)를 관통하도록 동박판(40)에 절연재(44)를 적층하여 형성한다(156).The paste bump substrate 7 described above prints the paste bump 42 on the copper thin plate 40 as shown in FIG. 4 (i) as shown in FIG. After hardening (154), as shown in FIG. 4 (k), the insulating material 44 is laminated | stacked and formed on the copper foil 40 so that the paste bump 42 may penetrate the insulating material 44 (156).

나아가 복수의 코어기판(5)을 적층하여 다층 인쇄회로기판을 형성하기 위해서는, 전술한 공정에 따라 형성되는 코어기판(5)을 절연성 기판(50)에 도전성 범프(52)가 관통되어 결합된 층간기판(9)을 개재하여 적층한다. 이와 같이 코어기판(5) 사이에 층간기판(9)을 개재하여 적층할 경우, 적층하는 코어기판(5)의 수에 따라 회로패턴(14)의 층을 조절할 수 있고, 절연성 기판(50)에 의한 회로패턴(14) 층간의 절연화 및 도전성 범프(52)에 의한 회로패턴(14) 층간의 전기적 도통을 동시에 구현할 수 있다.Furthermore, in order to form a multilayer printed circuit board by stacking a plurality of core substrates 5, an interlayer in which a conductive bump 52 penetrates and is coupled to an insulating substrate 50 is formed in the core substrate 5 formed according to the above-described process. Lamination is carried out via the substrate 9. As described above, when the interlayer substrate 9 is interposed between the core substrates 5, the layers of the circuit pattern 14 may be adjusted according to the number of the core substrates 5 to be stacked, and the insulating substrate 50 may be adjusted. Insulation between the layers of the circuit pattern 14 and electrical conduction between the layers of the circuit pattern 14 by the conductive bumps 52 may be simultaneously implemented.

일괄적층 공정을 보다 효율적으로 수행하기 위해서는 코어기판(5)에 층간기판(9)을 적층한 코어 범프 기판(6)을 미리 형성해 두는 것이 좋다. 즉, 코어 범프 기판(6)은 도 4의 (l)과 같이 형성된 코어기판(5)에 도 4의 (m)과 같이 도전성 범프(52)를 결합하고, 도 4의 (n)과 같이 도전성 범프(52)가 절연성 기판(50)을 관통하도록 절연성 기판(50)을 적층하여 형성된다.In order to perform the batch lamination process more efficiently, it is preferable to form the core bump substrate 6 having the interlayer substrate 9 laminated on the core substrate 5 in advance. That is, the core bump substrate 6 couples the conductive bumps 52 to the core substrate 5 formed as shown in FIG. 4 (l), as shown in FIG. 4 (m), and as shown in FIG. 4 (n). The bumps 52 are formed by stacking the insulating substrate 50 so as to penetrate the insulating substrate 50.

층간기판(9)을 개재하여 코어기판(5)을 복수로 적층하거나 코어 범프 기판(6)을 적층할 경우, 그 최외곽층에는 전술한 페이스트 범프 기판(7)을 적층하여 외층회로를 형성하며, 도 4의 (o)와 같이 복수의 기판들의 위치를 정렬한 후, 도 4의 (p)와 같이 일괄적층하여 다층 인쇄회로기판을 제조함으로써 공정단축 및 제조비용 절감의 효과를 얻을 수 있다.In the case where a plurality of core substrates 5 are laminated or a core bump substrate 6 is laminated through the interlayer substrate 9, the above-described paste bump substrate 7 is stacked on the outermost layer to form an outer layer circuit. After aligning the positions of the plurality of substrates as shown in FIG. 4 (o) and stacking them as shown in FIG. 4 (p), a multilayer printed circuit board may be manufactured to reduce the process and reduce manufacturing costs.

한편, 층간기판(9)을 코어기판(5) 사이에 개재하는 과정에서, 또는 코어 범프 기판(6)을 형성하는 과정에서, 도전성 범프(52)가 결합되는 위치를 코어기판(5)의 비아홀(30)의 위치와 정렬시킴으로써 코어기판(5)을 관통하는 '스택 비아'를 형성할 수 있음은 전술한 바와 같다.On the other hand, in the process of interposing the interlayer substrate 9 between the core substrate 5 or forming the core bump substrate 6, the via hole of the core substrate 5 is connected to the position where the conductive bumps 52 are coupled. As described above, it is possible to form a 'stack via' penetrating the core substrate 5 by aligning with the position of 30.

종래에는 얇은 동박층(12)이 적층된 동박적층판을 사용하거나, 통상의 동박적층판에 하프 에칭(half etching) 공정을 적용하여 동박층(12)을 얇게 한 후, 비아홀(30) 형성을 위한 윈도우(32)를 개방하고 레이저로 비아홀(30)을 가공하고 도금을 한 후, 다시 하프 에칭(half etching) 등의 처리를 통해 동박층(12)의 두께를 낮춘 후 회로패턴(14)을 형성하였으나, 본 발명은 동박적층판에서 동박층(12)의 두 께를 낮추는 하프 에칭(half etching)과 같은 전처리 공정 없이, 비아홀(30) 형성을 위한 윈도우(32) 개방 및 회로패턴(14) 형성을 동시에 노광하고 에칭함에 의해 구현할 수 있으므로, 고밀도 회로를 간단하고 저렴하게 형성할 수 있다.Conventionally, after the thin copper foil layer 12 is laminated using a thin copper foil layer 12 or by applying a half etching process to a conventional copper foil laminated plate, the window for forming the via hole 30 is formed. After opening 32 and processing the via hole 30 with a laser and plating, the circuit pattern 14 was formed after lowering the thickness of the copper foil layer 12 through a half etching process. In the present invention, the opening of the window 32 and the circuit pattern 14 for forming the via hole 30 are simultaneously performed without a pretreatment process such as half etching lowering the thickness of the copper foil layer 12 in the copper clad laminate. Since it can implement by exposing and etching, a high density circuit can be formed simply and inexpensively.

이와 같이 동박적층판의 동박층(12)을 그대로 회로패턴(14)으로 사용하게 되므로, 예를 들어 18㎛ 두께의 동박층(12)이 적층된 통상의 동박적층판을 두께 절감 공정없이 사용할 수 있다.Thus, since the copper foil layer 12 of the copper foil laminated board is used as a circuit pattern 14 as it is, the ordinary copper foil laminated board in which the copper foil layer 12 of 18 micrometers thickness was laminated, for example can be used without a thickness reduction process.

또한, 종래에는 레이저로 비아홀(30)을 가공한 후 비아홀(30)의 내부 및 표면을 동도금으로 도통시키는 방식이었으나, 본 발명은 동도금 공정을 생략하고 도전성 페이스트(34)를 비아홀(30)에 충전하여 도통을 시킴으로써 제조원가를 절감할 수 있다. 나아가 본 발명은 코어기판(5), 층간기판(9), 페이스트 범프 기판(7)을 일괄적층할 수 있어 공정시간이 단축된다.In addition, in the related art, the via hole 30 is processed by a laser, and then the inside and the surface of the via hole 30 are electrically conductive. However, the present invention omits the copper plating process and fills the via hole 30 with the conductive paste 34. Through the conduction, manufacturing cost can be reduced. Furthermore, in the present invention, the core substrate 5, the interlayer substrate 9, and the paste bump substrate 7 can be laminated at one time, thereby shortening the process time.

도 5는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판을 나타낸 단면도이다. 도 5를 참조하면, 코어기판(5), 페이스트 범프 기판(7), 층간기판(9), 절연층(10), 회로패턴(14), 비아홀(30), 도전성 페이스트(34), 동박판(40), 페이스트 범프(42), 절연재(44), 절연성 기판(50), 도전성 범프(52)가 도시되어 있다.5 is a cross-sectional view illustrating a printed circuit board according to an exemplary embodiment of the present invention. Referring to FIG. 5, the core substrate 5, the paste bump substrate 7, the interlayer substrate 9, the insulating layer 10, the circuit pattern 14, the via holes 30, the conductive paste 34, and the copper thin plate 40, paste bump 42, insulating material 44, insulating substrate 50, and conductive bump 52 are shown.

전술한 바와 같이 동시노광에 의해 비아홀(30) 형성을 위한 윈도우(32)를 개방하고 회로패턴(14)을 형성하여 제조되는 인쇄회로기판은, 절연층(10), 절연층(10)의 표면에 적층되는 회로패턴(14) 및 코어기판(5)의 일부를 천공하여 형성되는 비아홀(30)과, 비아홀(30)에 충전되는 도전성 페이스트(34)로 구성되며, 회로패턴(14)은 절연층(10)에 적층된 동박층(12) 중 회로패턴(14)이 형성되지 않는 부분 및 비아홀(30)이 형성될 윈도우(32) 부분을 동시에 노광하고, 현상, 에칭을 통해 제거함으로써 형성된다.As described above, the printed circuit board manufactured by opening the window 32 for forming the via hole 30 by the simultaneous exposure and forming the circuit pattern 14 includes a surface of the insulating layer 10 and the insulating layer 10. And a via hole 30 formed by drilling a portion of the circuit pattern 14 and the core substrate 5 stacked thereon, and a conductive paste 34 filled in the via hole 30, and the circuit pattern 14 is insulated. The copper foil layer 12 stacked on the layer 10 is formed by simultaneously exposing, developing and etching a portion where the circuit pattern 14 is not formed and a portion of the window 32 on which the via hole 30 is to be formed. .

비아홀(30)은 도전성 페이스트(34)를 충전하여 전기적으로 도통되므로 비아홀(30)과 회로패턴(14)과의 전기적 연결을 위해서는 전술한 윈도우(32) 부분에도 도전성 페이스트(34)가 충전된다.Since the via hole 30 is electrically conductive by filling the conductive paste 34, the conductive paste 34 is also filled in the above-described window 32 to electrically connect the via hole 30 and the circuit pattern 14.

한편, 이와 같이 제조된 기판을 코어기판(5)으로 하고, 여기에 페이스트 범프 기판(7)을 일괄적층하여 제조되는 다층 인쇄회로기판은, 코어기판(5)의 양면에서 동박판(40)에 페이스트 범프(42)가 결합된 페이스트 범프 기판(7)을 압착하여 형성되며, 이 과정에서 복수의 코어기판(5)을 순차적으로 적층함으로써 필요한 층 수만큼의 다층 인쇄회로기판을 형성할 수 있다.On the other hand, a multilayer printed circuit board manufactured by using the substrate thus prepared as the core substrate 5 and laminating the paste bump substrate 7 thereon is formed on the copper foil plate 40 on both sides of the core substrate 5. The paste bump substrate 7 is formed by pressing the paste bump substrate 7 to which the paste bump 42 is bonded. In this process, a plurality of core substrates 5 may be sequentially stacked to form as many multilayer printed circuit boards as necessary.

복수의 코어기판(5)을 적층할 때에는 절연성 기판(50)에 도전성 범프(52)가 관통되어 결합된 층간기판(9)을 코어기판(5) 사이에 개재함으로써 일괄적층을 구현할 수 있다. 한편, 일괄적층 과정에서 인쇄회로기판 전체를 관통하는 '스택 비아'를 구현하기 위해서는 페이스트 범프(42) 및 도전성 범프(52)의 위치를 코어기판(5)에 형성된 비아홀(30)의 위치에 대응하여 결합하는 것이 좋다.When stacking the plurality of core substrates 5, the laminated layer may be interposed between the core substrates 5 with the interlayer substrate 9 having the conductive bumps 52 penetrated through the insulating substrate 50 interposed therebetween. Meanwhile, in order to realize a 'stack via' that penetrates the entire printed circuit board in a batch stacking process, the positions of the paste bumps 42 and the conductive bumps 52 correspond to the positions of the via holes 30 formed in the core substrate 5. It is good to combine.

이와 같이 코어기판(5) 사이에 층간기판(9)을 개재하여 순차적으로 적층하여 제조되는 다층 인쇄회로기판은 페이스트 범프 기판(7)만을 적층한 다층 인쇄회로기판에 비해 높은 강성을 보유할 수 있으며, 이에 의해 안정적인 전기적 특성을 나타낼 수 있다.As described above, the multilayer printed circuit board manufactured by sequentially stacking the interlayer substrate 9 between the core substrates 5 may have higher rigidity than the multilayer printed circuit board having only the paste bump substrate 7 stacked thereon. Thus, stable electrical characteristics can be exhibited.

본 발명의 기술 사상이 상술한 실시예에 따라 구체적으로 기술되었으나, 상술한 실시예는 그 설명을 위한 것이지 그 제한을 위한 것이 아니며, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described embodiments, the above-described embodiments are for the purpose of description and not of limitation, and a person of ordinary skill in the art will appreciate It will be understood that various embodiments are possible within the scope.

상기와 같은 구성을 갖는 본 발명에 의하면, 비아홀의 충전 및 회로패턴 형성을 위한 동도금 공정이 생략되므로 친환경화 및 원가 절감이 가능하며, 코어기판인 동박적층판의 동박층만으로 회로패턴을 형성하게 되므로 고밀도 회로패턴을 형성할 수 있다.According to the present invention having the configuration as described above, since the copper plating process for filling the via hole and forming the circuit pattern is omitted, it is possible to eco-friendly and reduce the cost, and the circuit pattern is formed only by the copper foil layer of the copper foil laminated plate as a core board Patterns can be formed.

또한, 페이스트 범프 기판 및 층간기판을 사용하여 다층 인쇄회로기판을 일괄적층하여 제조할 수 있으므로, 전체 공정시간이 단축되며, 제조비용이 절감된다.In addition, since a multilayer printed circuit board can be manufactured by laminating a paste bump substrate and an interlayer substrate, the overall process time can be shortened and manufacturing cost can be reduced.

Claims (12)

(a) 절연층에 금속층이 적층된 코어기판의 표면에 필름층을 적층하는 단계;(a) laminating a film layer on the surface of the core substrate on which the metal layer is laminated on the insulating layer; (b) 비아홀 및 회로패턴이 형성될 부분에 대응하여 상기 필름층의 일부를 노광하는 단계;(b) exposing a portion of the film layer corresponding to a portion where a via hole and a circuit pattern are to be formed; (c) 상기 필름층 중 노광된 부분을 현상하고, 그에 대응하는 상기 금속층을 제거하여 상기 절연층을 노출시키는 단계;(c) developing the exposed portion of the film layer and removing the corresponding metal layer to expose the insulating layer; (d) 상기 절연층이 노출된 부분에 비아홀을 형성하는 단계; 및(d) forming via holes in exposed portions of the insulating layer; And (e) 상기 비아홀에 도전성 물질을 충전하는 단계를 포함하는 인쇄회로기판 제조방법.(e) filling the via hole with a conductive material. 제1항에 있어서,The method of claim 1, 상기 코어기판은 동박적층판(CCL)인 인쇄회로기판 제조방법.The core substrate is a copper clad laminate (CCL) printed circuit board manufacturing method. 제1항에 있어서,The method of claim 1, 상기 필름층은 드라이 필름(dry film)을 포함하는 인쇄회로기판 제조방법.The film layer is a printed circuit board manufacturing method comprising a dry film. 제1항에 있어서,The method of claim 1, 상기 단계 (c)는 에칭에 의해 상기 노광된 부분에 대응하는 상기 금속층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법.The step (c) includes the step of removing the metal layer corresponding to the exposed portion by etching. 제1항에 있어서,The method of claim 1, 상기 비아홀은 BVH(Blind via hole)이며, 상기 단계 (d)는 레이저 드릴링에 의해 상기 비아홀을 가공하는 단계를 포함하는 인쇄회로기판 제조방법.The via hole is a blind via hole (BVH), and the step (d) includes processing the via hole by laser drilling. 제1항에 있어서,The method of claim 1, 상기 도전성 물질은 실버 페이스트(silver paste)를 포함하는 인쇄회로기판 제조방법.The conductive material includes a silver paste (silver paste). 제1항에 있어서,The method of claim 1, 상기 단계 (e) 이후에 상기 코어기판의 양면에서 동박판에 페이스트 범프가 결합된 페이스트 범프 기판을 적층하는 단계를 더 포함하되, 상기 페이스트 범프는 상기 비아홀의 위치에 대응하여 상기 동박판에 결합되는 인쇄회로기판 제조방법.After the step (e) further comprises the step of laminating a paste bump substrate in which the paste bump is bonded to the copper foil on both sides of the core substrate, wherein the paste bump is coupled to the copper foil corresponding to the position of the via hole Printed circuit board manufacturing method. 제7항에 있어서,The method of claim 7, wherein 상기 페이스트 범프 기판은The paste bump substrate is (f) 동박판에 페이스트 범프를 인쇄하는 단계;(f) printing the paste bumps on the copper foil; (g) 상기 페이스트 범프를 경화시키는 단계; 및(g) curing the paste bumps; And (h) 상기 페이스트 범프가 절연재를 관통하도록 상기 동박판에 상기 절연재를 적층하는 단계를 거쳐 형성되는 인쇄회로기판 제조방법.(h) a method of manufacturing a printed circuit board formed by laminating the insulating material on the copper foil so that the paste bump penetrates the insulating material. 제7항에 있어서,The method of claim 7, wherein 복수의 상기 코어기판을 포함하되, 상기 코어기판은 절연성 기판에 도전성 범프가 관통되어 결합된 층간기판을 하나 이상 개재하여 적층되며, 상기 도전성 범프는 상기 비아홀의 위치에 대응하여 상기 절연성 기판에 결합되는 인쇄회로기판 제조방법.Including a plurality of the core substrate, wherein the core substrate is laminated via at least one interlayer substrate coupled through the conductive bumps to the insulating substrate, the conductive bump is coupled to the insulating substrate corresponding to the position of the via hole Printed circuit board manufacturing method. 절연층과;An insulating layer; 상기 절연층의 표면에 적층되는 회로패턴과;A circuit pattern laminated on the surface of the insulating layer; 상기 코어기판의 일부를 천공하여 형성되는 비아홀과;A via hole formed by drilling a portion of the core substrate; 상기 비아홀에 충전되는 도전성 페이스트를 포함하되, 상기 회로패턴은 상 기 절연층에 적층된 동박층 중 상기 회로패턴이 형성되지 않는 부분 및 상기 비아홀이 형성될 윈도우(window) 부분을 제거함으로써 형성되며, 상기 도전성 페이스트는 상기 윈도우 부분에 충전되는 인쇄회로기판.And a conductive paste filled in the via hole, wherein the circuit pattern is formed by removing a portion of the copper foil layer stacked on the insulating layer, in which the circuit pattern is not formed and a window portion in which the via hole is to be formed. The conductive paste is filled in the window portion. 제10항에 있어서,The method of claim 10, 상기 절연층의 양면에서 동박판에 페이스트 범프가 결합된 페이스트 범프 기판이 더 적층되며, 상기 페이스트 범프는 상기 비아홀의 위치에 대응하여 상기 동박판에 결합되는 인쇄회로기판.And a paste bump substrate having paste bumps bonded to the copper foils on both sides of the insulating layer, wherein the paste bumps are bonded to the copper foils in correspondence with the position of the via holes. 제11항에 있어서,The method of claim 11, 절연성 기판에 도전성 범프가 관통되어 결합된 층간기판을 하나 이상 개재하여 복수의 상기 절연층이 적층되되, 상기 도전성 범프는 상기 비아홀의 위치에 대응하여 상기 절연성 기판에 결합되는 인쇄회로기판.A printed circuit board having a plurality of insulating layers are laminated through one or more interlayer substrates in which conductive bumps are penetrated and coupled to an insulating substrate, wherein the conductive bumps are coupled to the insulating substrate corresponding to the position of the via holes.
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