KR100658755B1 - Organic light emitting display and method of manufacturing the same - Google Patents

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Abstract

An organic light emitting display and a method of manufacturing the same are provided to prevent an increment of the manufacturing cost by forming a buffer layer pattern without an additional pattern process. In an organic light emitting display, a buffer layer pattern(120) is formed on a top of a substrate(110). A semiconductor layer(210) is formed on a top of the buffer layer pattern(120). A gate insulation layer(220) is formed on the whole face of the substrate(110) with surrounding the semiconductor layer(210) and the buffer layer pattern(120). A gate electrode(230) is formed on a top of the gate insulation layer(220), corresponding to the semiconductor layer(210). A scan line(SL) is formed on the top of the gate insulation layer(220). An interlayer insulation layer(240) is formed on the whole face of the substrate(110) with surrounding the scan line(SL) and the gate electrode(230). A source and drain electrodes(251,252) are formed on a top of the interlayer insulation layer(240). A data and power lines are formed on the top of the interlayer insulation layer(240) with crossing the scan line.

Description

유기 발광 표시 장치 및 그 제조 방법{ORGANIC LIGHT EMITTING DISPLAY AND METHOD OF MANUFACTURING THE SAME}Organic light-emitting display device and manufacturing method therefor {ORGANIC LIGHT EMITTING DISPLAY AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치를 나타낸 사시도이다.1 is a perspective view illustrating an organic light emitting display device according to an exemplary embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 평면도이다.2 is a plan view illustrating pixels of an organic light emitting diode display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 단면도로서, 도 2의 Ⅲ-Ⅲ 선 및 Ⅲ'-Ⅲ'선에 따른 단면도이다.3 is a cross-sectional view illustrating a pixel of an organic light emitting diode display according to an exemplary embodiment of the present invention, and is taken along line III-III and line III′-III ′ of FIG. 2.

도 4a 내지 도 4e는 본 발명의 실시예에 따른 유기 발광 표시 장치의 제조 방법을 설명하기 위한 순차적 공정 단면도들이다.4A through 4E are sequential process cross-sectional views illustrating a method of manufacturing an organic light emitting display device according to an exemplary embodiment of the present invention.

본 발명은 유기 발광 표시 장치에 관한 것으로, 보다 상세하게는 라인들간 기생 캐패시턴스를 감소시킬 수 있는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.The present invention relates to an organic light emitting diode display, and more particularly, to an organic light emitting diode display and a method of manufacturing the same that can reduce parasitic capacitance between lines.

유기 발광 표시 장치는 유기물질에 양극(anode)과 음극(cathode)을 통하여 주입된 전자와 정공이 재결합(recombination)하여 여기자(exciton)을 형성하고, 형 성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생하는 현상을 이용한 자체 발광형 표시 장치이다. 따라서, 유기 발광 표시 장치는 백라이트와 같은 별도의 광원이 요구되지 않아 액정 표시 장치에 비해 소비 전력이 낮을 뿐만 아니라 광시야각 및 빠른 응답속도 확보가 용이하다는 장점이 있어 차세대 표시 장치로서 주목받고 있다.In the organic light emitting diode display, electrons and holes injected through an anode and a cathode into an organic material are recombined to form excitons, and light of a specific wavelength is generated by energy from the excitons. This is a self-luminous display device using this phenomenon. Accordingly, the organic light emitting diode display is attracting attention as a next-generation display device because it does not require a separate light source such as a backlight, and thus has low power consumption and easy securing of a wide viewing angle and a fast response speed compared to the liquid crystal display.

상기 유기 발광 표시 장치의 발광 소자는 정공 주입 전극인 양극의 제1 전극, 발광층, 및 전자 주입 전극인 음극의 제2 전극으로 이루어지고, 발광층이 적(Red; R), 녹(G; Green), 청(Blue; B)을 내는 각각의 유기 물질로 이루어져 풀 칼라(full color)를 구현한다. 또한, 발광층은 전자와 정공의 균형을 좋게 하여 발광 효율을 높이도록 발광층(emitting layer; EML)에 전자 수송층(electron transport layer; ETL), 정공 수송층(hole transport layer; HTL)을 포함한 다층 구조로 이루어질 수 있으며, 경우에 따라서는 별도의 전자 주입층(electron injection layer; EIL)과 홀 주입층(hole injection layer; HIL)을 더 포함할 수 있다.The light emitting device of the organic light emitting diode display includes a first electrode of an anode, which is a hole injection electrode, a light emitting layer, and a second electrode of a cathode, which is an electron injection electrode, and the light emitting layer is red (R), green (G; Green). In addition, each of the organic materials emitting blue (B) is made of full color. In addition, the light emitting layer has a multilayer structure including an electron transport layer (ETL) and a hole transport layer (HTL) in the emitting layer (EML) to improve the light emission efficiency by improving the balance between electrons and holes. In some cases, it may further include a separate electron injection layer (EIL) and a hole injection layer (HIL).

상기 유기 발광 표시 장치는 구동 방식에 따라 수동 구동형(passive matrix type)과 능동 구동형(active matrix type)으로 구분된다. The OLED display is classified into a passive matrix type and an active matrix type according to a driving method.

여기서, 수동 구동형 유기 발광 표시 장치는 제조 공정이 단순하고 제조 비용이 저렴하지만 소비 전력이 크고 대면적화에 부적합하다. 반면, 능동 구동형 유기 발광 표시 장치는 구동 소자로 박막 트랜지스터(Thin Film Transistor; TFT, 이하 TFT 라 칭함)를 구비함에 따라 수동 구동형 유기 발광 표시 장치에 비해 공정이 복잡하고 제조 비용이 높지만, R, G, B 독립 구동 방식으로 낮은 소비 전력, 고정세, 빠른 응답 속도, 광시야각 및 박형화 구현이 가능하다는 장점이 있어, 최근에는 주로 능동 구동형 유기 발광 표시 장치가 적용되고 있다.Here, the passive driving type organic light emitting display device is simple in manufacturing process and low in manufacturing cost, but is large in power consumption and unsuitable for large area. On the other hand, since the active driving type organic light emitting display device has a thin film transistor (TFT) as a driving element, the process is more complicated and the manufacturing cost is higher than that of the passive driving type organic light emitting display device. Since the G, B independent driving method enables low power consumption, high definition, fast response speed, wide viewing angle, and thinning, the active driving organic light emitting display device is mainly applied.

일반적으로, 능동 구동형 유기 발광 표시 장치의 화소는 절연층을 사이에 두고 스캔 라인에 교차하여 데이터 라인과 전원 라인이 각각 배치되고, 이들 라인들에 의해 정의되는 영역에 TFT, 캐패시터, 및 발광 소자가 형성되는 구성을 갖는다.In general, a pixel of an active driving type organic light emitting display device has data lines and power lines arranged to intersect a scan line with an insulating layer interposed therebetween, and a TFT, a capacitor, and a light emitting element are provided in an area defined by these lines. Has a configuration in which it is formed.

그런데, 유기 발광 표시 장치의 해상도가 높아질수록 화소의 크기가 감소하면서, 스캔 라인과 데이터 라인 사이 및 스캔 라인과 전원 라인 사이의 거리도 감소하고 있다. 이처럼 라인들 사이의 거리가 감소하게 되면 교차 영역에서 라인들간 단락(short)에 의해 라인 불량이 발생할 가능성이 높을 뿐만 아니라 라인들간 기생 캐패시턴스가 증가하여 표시 특성이 저하되는 문제가 있다.However, as the resolution of the organic light emitting diode display increases, the size of the pixel decreases, and the distance between the scan line and the data line and between the scan line and the power line also decreases. As such, when the distance between the lines is reduced, there is a high possibility that line defects may occur due to a short between lines in the crossing area, and the parasitic capacitance between the lines is increased, thereby degrading display characteristics.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 라인들의 교차 영역에서 발생하는 라인 불량을 방지하고 기생 캐패시턴스를 감소시킬 수 있는 유기 발광 표시 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and an object of the present invention is to provide an organic light emitting display device which can prevent line defects occurring in the intersection region of lines and reduce parasitic capacitance.

또한, 본 발명의 다른 목적은 상기 유기 발광 표시 장치의 제조 방법을 제공하는데 있다.In addition, another object of the present invention is to provide a method of manufacturing the organic light emitting display device.

상기의 목적을 달성하기 위하여 본 발명은, 기판, 기판 위에 형성되는 버퍼층 패턴, 버퍼층 패턴 위에 형성되는 반도체층, 반도체층 및 버퍼층 패턴을 덮으면 서 기판의 전면에 형성되는 게이트 절연막, 반도체층에 대응하여 게이트 절연막 위에 형성되는 게이트 전극, 게이트 절연막 위에 형성되는 스캔 라인, 스캔 라인 및 게이트 전극을 덮으면서 기판의 전면에 형성되는 층간 절연막, 층간 절연막 위에 형성되는 소오스 전극 및 드레인 전극, 스캔 라인과 교차하면서 층간 절연막 위에 형성되는 데이터 라인 및 전원 라인, 층간 절연막 위에 형성되는 평탄화막, 및 평탄화막 위에 순차적으로 형성되는 제1 전극, 유기 발광층, 및 제2 전극으로 이루어지는 발광 소자를 포함하는 유기 발광 표시 장치를 제공한다.In order to achieve the above object, the present invention is directed to a substrate, a buffer layer pattern formed on the substrate, a semiconductor layer formed on the buffer layer pattern, a gate insulating film formed on the entire surface of the substrate while covering the buffer layer pattern and the semiconductor layer A gate electrode formed on the gate insulating film, a scan line formed on the gate insulating film, an interlayer insulating film formed on the entire surface of the substrate while covering the scan line and the gate electrode, a source electrode and a drain electrode formed on the interlayer insulating film, and intersecting with the scan line Provided is an organic light emitting display device including a light emitting element including a data line and a power line formed on an insulating film, a planarization film formed on an interlayer insulating film, and a first electrode, an organic light emitting layer, and a second electrode sequentially formed on the planarization film. do.

상기의 목적을 달성하기 위히여 본 발명은, 기판 상에 버퍼층과 반도체 물질층을 순차적으로 형성하고, 반도체 물질층과 버퍼층을 패터닝하여 버퍼층 패턴과 반도체층을 형성하고, 반도체층과 버퍼층 패턴을 덮도록 기판의 전면 상에 게이트 절연막을 형성하고, 게이트 절연막 위에 반도체층에 대응하는 게이트 전극을 형성함과 동시에 스캔 라인을 형성하고, 게이트 전극과 스캔 라인을 덮도록 기판의 전면 위에 층간 절연막을 형성하고, 층간 절연막 위에 소오스 전극 및 드레인 전극을 형성함과 동시에 스캔 라인과 각각 교차하는 데이터 라인 및 전원 라인을 형성하고, 층간 절연막 위에 평탄화막을 형성하고, 평탄화막 위에 제1 전극, 유기 발광층, 및 제2 전극을 순차적으로 형성하여 발광 소자를 형성하는 단계들을 포함하는 유기 발광 표시 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention sequentially forms a buffer layer and a semiconductor material layer on the substrate, patterning the semiconductor material layer and the buffer layer to form a buffer layer pattern and a semiconductor layer, covering the semiconductor layer and the buffer layer pattern A gate insulating film is formed on the entire surface of the substrate, a gate electrode corresponding to the semiconductor layer is formed on the gate insulating film, and a scan line is formed, and an interlayer insulating film is formed on the entire surface of the substrate to cover the gate electrode and the scan line. Forming a source electrode and a drain electrode on the interlayer insulating film, and simultaneously forming a data line and a power line intersecting the scan line, forming a planarizing film on the interlayer insulating film, and forming a first electrode, an organic light emitting layer, and a second on the planarizing film. Forming a light emitting device by sequentially forming electrodes; To provide a crude method.

여기서, 버퍼층 패턴은 반도체층과 동일한 패턴으로 형성할 수 있다.The buffer layer pattern may be formed in the same pattern as the semiconductor layer.

또한, 버퍼층 패턴은 기판의 전면에 형성되고 스캔 라인과 데이터 라인의 교차 영역 및 스캔 라인과 전원 라인의 교차 영역에 대응하는 부분에 기판을 노출시 키는 홀을 각각 구비하도록 형성할 수도 있으며, 이 경우 버퍼층 및 반도체 물질층의 패터닝은 하프톤 마스크를 이용한 노광 공정 및 식각 공정으로 수행할 수 있다.In addition, the buffer layer pattern may be formed on the front surface of the substrate, and may include holes for exposing the substrate in portions corresponding to the intersection of the scan line and the data line and the intersection of the scan line and the power line. In this case, patterning of the buffer layer and the semiconductor material layer may be performed by an exposure process and an etching process using a halftone mask.

또한, 층간 절연막은 유기 절연 물질을 이용하여 평탄한 표면을 갖도록 형성할 수 있다.In addition, the interlayer insulating film may be formed to have a flat surface using an organic insulating material.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치를 나타낸 사시도이고, 도 2는 도 1의 화소(P)를 나타낸 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ 선 및 Ⅲ'-Ⅲ' 선에 따른 단면도이다.1 is a perspective view illustrating an organic light emitting display device according to an exemplary embodiment of the present invention, FIG. 2 is a plan view illustrating a pixel P of FIG. 1, and FIG. 3 is a line III-III and III′-III ′ of FIG. 2. Sectional view along the line.

도 1을 참조하면, 유기 발광 표시 장치(100)는 기판(110)에 실제 발광 및 표시가 이루어지는 표시 영역(A1)과 표시 영역(A1) 주변의 비표시 영역(A2)이 정의되고, 표시 영역(A1)이 보호되도록 기판(110)이 밀봉 부재(130)에 의해 봉지 기판(120)과 서로 접합되는 구성을 갖는다.Referring to FIG. 1, the organic light emitting diode display 100 includes a display area A1 in which actual light emission and display are performed on the substrate 110, and a non-display area A2 around the display area A1. The substrate 110 has a configuration in which the substrate 110 is bonded to each other with the encapsulation substrate 120 by the sealing member 130 so as to protect (A1).

기판(110)은 유리나 플라스틱과 같은 절연 재질 또는 스테인리스 강(stainless steel; SUS)과 같은 금속 재질로 이루어질 수 있고, 밀봉 부재(130)는 표시 영역(A1)을 둘러싸도록 배치될 수 있다.The substrate 110 may be made of an insulating material such as glass or plastic or a metal material such as stainless steel (SUS), and the sealing member 130 may be disposed to surround the display area A1.

기판(10)의 표시 영역(A1)에는 화소(P)가 매트릭스 형태로 배열되고 비표시 영역(A2)에는 패드(140)가 배열된다.The pixels P are arranged in a matrix in the display area A1 of the substrate 10, and the pads 140 are arranged in the non-display area A2.

먼저, 도 2를 참조하여 화소(P)의 구성을 좀 더 상세히 살펴보면, 화소(P)는 기판(110)의 일 방향을 따라 스캔 라인(SL)이 배치되고 스캔 라인(SL)에 교차하면 서 서로 이격되어 데이터 라인(DL)과 전원 라인(VDD)이 각각 배치되며, 스캔 라인(SL), 데이터 라인(DL) 및 전원 라인(PL)에 의해 정의되는 영역에 제1 및 제2 TFT(T1, T2)로 이루어지는 구동 소자, 캐패시터(Cst)로 이루어지는 저장 소자 및 오엘이디(organic light-emitting diode; OLED)로 이루어지는 발광 소자(L)가 각각 형성되는 구성을 갖는다.First, referring to FIG. 2, the configuration of the pixel P will be described in more detail. In the pixel P, a scan line SL is disposed along one direction of the substrate 110 and crosses the scan line SL. The data line DL and the power line VDD are disposed to be spaced apart from each other, and the first and second TFTs T1 are disposed in regions defined by the scan line SL, the data line DL, and the power line PL. , A light emitting element L made of a driving element made of T2, a storage element made of a capacitor Cst, and an organic light-emitting diode (OLED), respectively.

제1 TFT(T1)는 스캔 라인(SL)과 데이터 라인(DL)에 각각 연결되어 스캔 라인(SL)에서 입력되는 스위칭 전압에 따라 데이터 라인(DL)에서 입력되는 데이터 전압을 제2 TFT(T2)로 전송하고, 캐패시터(Cst)는 제1 TFT(T1) 및 전원 라인(VDD)에 각각 연결되어 제1 TFT(T1)로부터 전송되는 전압과 전원 라인(PL)에 공급되는 전압의 차이에 해당하는 전압(Vgs)을 저장한다. 그리고, 제2 TFT(T2)는 전원 라인(VDD) 및 캐패시터(Cst)에 각각 연결되어 캐패시터(Cst)에 저장된 전압(Vgs)과 문턱 전압(Vth)의 차이의 자승에 비례하는 출력 전류(Id)를 발광 소자(L)로 공급하며, 발광 소자(L)가 이 출력 전류(Id)에 의해 발광한다. 이때, 출력 전류(Id)는 아래의 [수학식 1]로 나타낼 수 있으며, [수학식 1]에서 β는 비례상수를 나타낸다.The first TFT T1 is connected to the scan line SL and the data line DL, respectively, and receives a data voltage input from the data line DL according to a switching voltage input from the scan line SL. The capacitor Cst is connected to the first TFT T1 and the power line VDD, respectively, and corresponds to a difference between the voltage transmitted from the first TFT T1 and the voltage supplied to the power line PL. Save the voltage (Vgs). The second TFT T2 is connected to the power supply line VDD and the capacitor Cst, respectively, and is output current I proportional to the square of the difference between the voltage Vgs and the threshold voltage Vth stored in the capacitor Cst. d ) is supplied to the light emitting element L, and the light emitting element L emits light by this output current I d . In this case, the output current Id may be represented by Equation 1 below, and β in Equation 1 represents a proportionality constant.

Id = (β/2)×(Vgs - Vth)2 I d = (β / 2) × (V gs -V th ) 2

한편, 본 실시예에서는 구동 소자가 2개의 TFT(T1, T2)로 구성되고 저장 소자가 1개의 캐패시터(Cst)로 구성되는 경우를 나타내었지만, 이러한 구동 소자 및 저장 소자의 구성은 이에 한정되지 않는다.On the other hand, in this embodiment, although the driving element is composed of two TFTs (T1, T2) and the storage element is composed of one capacitor (Cst), the configuration of such a driving element and the storage element is not limited to this. .

다음으로, 도 3을 참조하여 화소(P)의 구성을 좀 더 상세히 살펴본다.Next, the configuration of the pixel P will be described in more detail with reference to FIG. 3.

기판(110) 위에 버퍼층 패턴(120)과 반도체층(210)이 순차적으로 형성되고, 반도체층(210)을 덮도록 기판(110)의 전면 위에 게이트 절연막(220)이 형성되고, 게이트 절연막(220) 위로 반도체층(210)에 대응하여 게이트 전극(230)이 형성되고, 게이트 전극(230)이 형성되며, 층간 절연막(240)을 사이에 두고 게이트 전극(230) 위로 소오스 전극(251)과 드레인 전극(252)이 형성되어 TFT(T2)를 구성한다. The buffer layer pattern 120 and the semiconductor layer 210 are sequentially formed on the substrate 110, and the gate insulating layer 220 is formed on the entire surface of the substrate 110 to cover the semiconductor layer 210. The gate electrode 230 is formed to correspond to the semiconductor layer 210, the gate electrode 230 is formed, and the source electrode 251 and the drain are disposed on the gate electrode 230 with the interlayer insulating layer 240 therebetween. An electrode 252 is formed to constitute the TFT T2.

여기서, 버퍼층 패턴(120)은 반도체층(210)과 동일한 패턴으로 형성되며, 일례로 실리콘질화물(SiN)의 단일막 또는 실리콘 산화물(SiO2)과 실리콘 질화물의 이중막으로 이루어질 수 있다. 반도체층(210)은 불순물이 도핑된 소오스 및 드레인 영역(211, 212)과 이들 사이의 채널 영역(213)으로 이루어지고, 게이트 전극(230)은 채널 영역(211)에 대응하여 형성되고, 일례로 MoW, Al, Cr, Al/Cr과 같은 금속으로 이루어질 수 있다. The buffer layer pattern 120 may be formed in the same pattern as the semiconductor layer 210, and may be formed of, for example, a single layer of silicon nitride (SiN) or a double layer of silicon oxide (SiO 2 ) and silicon nitride. The semiconductor layer 210 includes source and drain regions 211 and 212 doped with impurities and a channel region 213 therebetween, and the gate electrode 230 is formed to correspond to the channel region 211. It may be made of a metal such as MoW, Al, Cr, Al / Cr.

층간 절연막(240)은 평탄한 표면을 가지며, 일례로 아크릴(acryl), 벤조사이클로부텐(benzocyclobutene; BCB)과 같은 유기 절연 물질로 이루어질 수 있다. 소오스 전극(251)과 드레인 전극(252)은 게이트 절연막(220)과 층간 절연막(240)에 구비된 각각의 콘택홀(221, 222)(241, 242)을 통하여 반도체층(210)의 소오스 영역(211) 및 드레인 영역(212)과 전기적으로 연결되며, 일례로 Ti/Al, Ti/Al/Ti와 같은 금속으로 이루어질 수 있다.The interlayer insulating layer 240 has a flat surface and may be formed of an organic insulating material such as acryl or benzocyclobutene (BCB). The source electrode 251 and the drain electrode 252 are source regions of the semiconductor layer 210 through respective contact holes 221, 222, 241 and 242 provided in the gate insulating film 220 and the interlayer insulating film 240. It is electrically connected to the 211 and the drain region 212, for example, may be made of a metal such as Ti / Al, Ti / Al / Ti.

화소(P)의 가장 자리에는 게이트 절연막(220) 위로 스캔 라인(SL)이 형성되 고 층간 절연막(240) 위로 스캔 라인(SL)에 교차하여 데이터 라인(DL)이 형성된다. 이때, 버퍼층 패턴(120)이 반도체층(210) 하부에만 위치함에 따라 스캔 라인(SL)이 게이트 절연막(220) 위에서 게이트 전극(230)에 비해 버퍼층 패턴(120) 및 반도체층(210)의 두께만큼 낮게 위치하게 된다. 그리고, 스캔 라인(SL)과 데이터 라인(DL) 사이의 층간 절연막(240)이 평탄한 표면을 가짐에 따라 이들 라인들(SL, DL) 사이의 거리(d)가 상기 두께만큼 증가하게 되어 라인들(SL, DL) 사이의 단락이 방지될 수 있고 기생 캐패시턴스도 감소될 수 있다.The scan line SL is formed on the gate insulating film 220 at the edge of the pixel P, and the data line DL is formed on the interlayer insulating film 240 by crossing the scan line SL. In this case, as the buffer layer pattern 120 is located only under the semiconductor layer 210, the scan line SL is formed on the gate insulating layer 220, compared with the gate electrode 230, and the thickness of the buffer layer pattern 120 and the semiconductor layer 210 is different. As low as possible. Then, as the interlayer insulating film 240 between the scan line SL and the data line DL has a flat surface, the distance d between these lines SL and DL increases by the thickness. Short circuits between (SL, DL) can be prevented and parasitic capacitance can be reduced.

도면에서는 하부의 스캔 라인(SL)과 상부의 데이터 라인(DL)의 교차 영역을 예를 들어 나타내었지만, 하부의 스캔 라인(SL)과 상부의 전원 라인(VDD, 도 3 참조)의 교차 영역에서도 동일하게 적용될 수 있다.In the drawing, the cross region of the lower scan line SL and the upper data line DL is illustrated as an example, but the cross region of the lower scan line SL and the upper power line VDD (see FIG. 3) is also illustrated. The same may apply.

또한, 본 실시예에서는 버퍼층 패턴(110)이 반도체층(210)과 동일한 패턴으로 형성되는 경우를 나타내었지만, 이와 달리 버퍼층 패턴이 기판(110)의 전면에 형성되고 스캔 라인(SL)과 데이터 라인(DL)의 교차 영역 및 스캔 라인(SL)과 전원 라인(VDD)의 교차 영역에 대응하는 부분에만 기판(110)을 노출시키는 홀을 가질 수도 있다. In addition, although the buffer layer pattern 110 is formed in the same pattern as the semiconductor layer 210 in the present embodiment, the buffer layer pattern is formed on the entire surface of the substrate 110, and the scan line SL and the data line are different. It may have a hole exposing the substrate 110 only in a portion corresponding to an intersection region of the DL and an intersection region of the scan line SL and the power line VDD.

한편, 소오스 전극(251) 및 드레인 전극(252)을 덮도록 층간 절연막(240) 위로 평탄화막(260)이 형성되고, 평탄화막(260) 위로 양극의 제1 전극(310), 유기 발광층(330) 및 음극의 제2 전극(340)이 순차적으로 적층된 구조로 이루어지는 발광 소자(L)가 형성된다. 그리고, 발광 소자(L)는 평탄화막(260)에 구비된 비아홀(261)을 통하여 소오스 전극(251) 또는 드레인 전극(252), 일례로 드레인 전극 (252)에 전기적으로 연결되며, 발광 소자(L)의 제1 전극(310)은 유기 발광층(330)이 위치하는 개구부(321)를 가지는 화소 정의막(320)에 의해 인접 화소의 제1 전극(미도시)과 분리된다.Meanwhile, the planarization layer 260 is formed on the interlayer insulating layer 240 to cover the source electrode 251 and the drain electrode 252, and the first electrode 310 and the organic emission layer 330 of the anode are formed on the planarization layer 260. ) And a light emitting device L having a structure in which the second electrodes 340 of the cathode are sequentially stacked. The light emitting device L is electrically connected to the source electrode 251 or the drain electrode 252, for example, the drain electrode 252, through the via hole 261 provided in the planarization layer 260. The first electrode 310 of L is separated from the first electrode (not shown) of the adjacent pixel by the pixel defining layer 320 having the opening 321 in which the organic emission layer 330 is located.

여기서, 평탄화막(270)은 아크릴(acryl), 벤조사이클로부텐(benzocyclobutene; BCB)과 같은 유기 절연 물질로 이루어질 수 있다. The planarization layer 270 may be formed of an organic insulating material such as acryl or benzocyclobutene (BCB).

제1 전극(310)은 Ag 또는 Ag 합금(alloy)을 포함할 수 있으며, 바람직하게는 ITO/Ag/ITO 또는 ITO/Ag 합금/ITO로 이루어질 수 있다. 이때, ITO는 IZO(indium zinc oxide)로도 대체될 수 있다. 제2 전극(340)은 ITO, IZO, MgAg와 같은 투명 도전 물질을 포함할 수 있다.The first electrode 310 may include Ag or an Ag alloy, and preferably, may include ITO / Ag / ITO or ITO / Ag alloy / ITO. In this case, ITO may be replaced with indium zinc oxide (IZO). The second electrode 340 may include a transparent conductive material such as ITO, IZO, or MgAg.

다른 한편으로, 제1 전극(310)은 ITO, IZO의 단일층 또는 이들의 복합층으로 이루어지고, 제2 전극(340)은 MgAg 또는 Al 등으로 이루어질 수도 있다.On the other hand, the first electrode 310 may be made of a single layer of ITO, IZO or a composite layer thereof, and the second electrode 340 may be made of MgAg or Al.

유기 발광층(330)은 코퍼 프탈로시아닌(copper phthalocyanine; CuPc), N,N'-디(나프탈렌-1-일)-N,N'-디페틸-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N' -diphenyl-benzidine; NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등과 같은 저분자 유기물로 이루어지거나 고분자 유기물로 이루어질 수 있다.The organic light emitting layer 330 is copper phthalocyanine (CuPc), N, N'-di (naphthalen-1-yl) -N, N'-dipetyl-benzidine (N, N'-Di (naphthalene-1-). It may be made of low molecular organic materials such as yl) -N, N'-diphenyl-benzidine (NPB), tris-8-hydroxyquinoline aluminum (Alq3), or polymer organic materials.

예컨대, 유기 발광층(330)이 저분자 유기물로 이루어지는 경우, 홀 주입층(Hole Injection layer; HIL), 홀 수송층(Hole Transport Layer; HTL), 발광층(Emitting Layer; EML) 및 전자 수송층(Electron Transport Layer; ETL)을 포함한 다층 구조로 이루어질 수 있다.For example, when the organic light emitting layer 330 is made of a low molecular organic material, a hole injection layer (HIL), a hole transport layer (HTL), an emitting layer (EML), and an electron transport layer (Electron Transport Layer); It may be made of a multi-layer structure including ETL).

또한, 유기 발광층(330)이 고분자 유기물로 이루어지는 경우, 홀 수송층(Hole Transport Layer; HTL) 및 발광층(Emitting Layer; EML)으로 이루어질 수 있으며, 이때 HTL은 PEDOT 물질로 이루어지고 EML은 폴리-페닐렌비닐렌(Poly-Phenylenevinylene; PPV)계 또는 폴리플루오렌(Polyfluorene)계 물질로 이루어질 수 있다.In addition, when the organic light emitting layer 330 is formed of a polymer organic material, it may be formed of a hole transport layer (HTL) and an emitting layer (EML), wherein the HTL is made of PEDOT material and the EML is poly-phenylene. Poly-Phenylenevinylene (PPV) -based or polyfluorene (Polyfluorene) may be made of a material.

상술한 유기 발광 표시 장치의 제조 방법을 도 4a 내지 도 4e를 참조하여 설명한다.The method of manufacturing the organic light emitting display device described above will be described with reference to FIGS. 4A to 4E.

도 4a를 참조하면, 기판(110) 위에 실리콘질화물(SiN)의 단일막 또는 실리콘 산화물(SiO2)과 실리콘 질화물의 이중막으로 버퍼층(122)을 형성하고, 그 위로 비정질 실리콘막(215)을 형성한다. Referring to FIG. 4A, a buffer layer 122 is formed on a substrate 110 using a single layer of silicon nitride (SiN) or a double layer of silicon oxide (SiO 2 ) and silicon nitride, and an amorphous silicon layer 215 is formed thereon. Form.

도 4b를 참조하면, 비정질 실리콘막(215)을 엑시머 레이저로 조사하여 결정화시켜 폴리실리콘막을 형성한다. 이때, 버퍼층(122)에 의해 기판(110) 표면에 존재하는 알칼리계 불순물들이 국부적으로 용출되어 비정질 실리콘막(215)으로 확산하는 것을 방지된다. 그 다음, 반도체층 형성용 노광 마스크를 이용한 노광 공정 및 식각 공정에 의해 상기 폴리실리콘막과 버퍼층(122)을 동시에 패터닝하여 버퍼층 패턴(120)과 반도체층(210)을 형성한다. 이 경우 버퍼층 패턴(120)이 반도체층(210)과 동일한 패턴으로 형성된다. Referring to FIG. 4B, the amorphous silicon film 215 is irradiated with an excimer laser to crystallize to form a polysilicon film. In this case, the alkali-based impurities present on the surface of the substrate 110 may be locally eluted by the buffer layer 122 to prevent diffusion into the amorphous silicon film 215. Next, the polysilicon layer and the buffer layer 122 are simultaneously patterned by an exposure process and an etching process using an exposure mask for forming a semiconductor layer to form the buffer layer pattern 120 and the semiconductor layer 210. In this case, the buffer layer pattern 120 is formed in the same pattern as the semiconductor layer 210.

다른 한편으로, 하프톤 마스크를 이용한 노광 공정 및 식각 공정을 수행하여 반도체층(210)을 형성하면서 동시에 버퍼층(122)에는 이후 설명할 스캔 라인(SL)과 데이터 라인(DL)의 교차 영역 및 스캔 라인(SL)과 전원 라인(VDD)의 교차 영역에 대응하는 부분에만 각각 기판(110)을 노출시키는 홀을 형성할 수도 있다. On the other hand, the semiconductor layer 210 is formed by performing an exposure process and an etching process using a halftone mask, and at the same time, the buffer layer 122 intersects and scans the scan line SL and the data line DL to be described later. Holes exposing the substrate 110 may be formed only in portions corresponding to the intersection regions of the line SL and the power line VDD.

도 4c를 이용하여 반도체층(210) 및 버퍼층 패턴(120)을 덮도록 기판(110) 전면 상에 게이트 절연막(220)을 형성하고, 게이트 절연막(220) 상에 게이트 전극 물질층을 증착하고 이를 패터닝하여 반도체층(210)의 중앙 부분을 가로지르는 게이트 전극(230)과 스캔 라인(SL)을 각각 형성한다. 이때, 게이트 절연막(220) 위에서 스캔 라인(SL)이 게이트 전극(230)에 비해 버퍼층 패턴(120) 및 반도체층(210)의 두께만큼 낮은 위치에 위치하게 된다. 또한, 게이트 전극(230) 하부의 반도체층(210)은 실질적으로 채널 영역(211)으로 작용하며, 게이트 전극 물질로는 MoW, Al, Cr, Al/Cr와 같은 금속을 사용할 수 있다. 이어서, 반도체층(210)으로 n형 또는 p형의 불순물을 도핑하여 게이트 전극(230) 양측의 반도체층(210)에 소오스 및 드레인 영역(211, 212)을 형성한다. A gate insulating film 220 is formed on the entire surface of the substrate 110 to cover the semiconductor layer 210 and the buffer layer pattern 120 using FIG. 4C, and a gate electrode material layer is deposited on the gate insulating film 220. Patterning forms a gate electrode 230 and a scan line SL that cross the central portion of the semiconductor layer 210, respectively. In this case, the scan line SL is positioned on the gate insulating layer 220 at a position lower than the thickness of the buffer layer pattern 120 and the semiconductor layer 210 compared to the gate electrode 230. In addition, the semiconductor layer 210 under the gate electrode 230 substantially functions as the channel region 211, and a metal such as MoW, Al, Cr, and Al / Cr may be used as the gate electrode material. Subsequently, the semiconductor layer 210 is doped with n-type or p-type impurities to form source and drain regions 211 and 212 in the semiconductor layer 210 on both sides of the gate electrode 230.

도 4d를 참조하면, 기판(110)의 전면 상에 평탄한 표면을 가지는 층간 절연막(240)을 형성하고, 소오스 및 드레인 영역(211, 212) 위의 게이트 절연막(220)과 층간 절연막(240)을 패터닝하여 게이트 절연막(220)과 층간 절연막(240)에 소오스 및 드레인 영역(211, 212)을 노출시키는 콘택홀(221, 222)(241, 242)을 각각 형성한다. 여기서, 층간 절연막(240)은 아크릴(acryl), 벤조사이클로부텐(benzocyclobutene; BCB)과 같은 유기 절연 물질로 형성할 수 있다. Referring to FIG. 4D, an interlayer insulating layer 240 having a flat surface is formed on the entire surface of the substrate 110, and the gate insulating layer 220 and the interlayer insulating layer 240 on the source and drain regions 211 and 212 are formed. By patterning, contact holes 221 and 222 and 241 and 242 are formed in the gate insulating film 220 and the interlayer insulating film 240 to expose the source and drain regions 211 and 212, respectively. Here, the interlayer insulating layer 240 may be formed of an organic insulating material such as acryl or benzocyclobutene (BCB).

그 다음, 콘택홀(221, 222)(241, 242) 및 층간 절연막(240) 상에 소오스 및 드레인 전극 물질층을 증착하고 이를 패터닝하여 소오스 및 드레인 영역(211, 212) 과 전기적으로 연결되는 소오스 및 드레인 전극(251, 252)을 형성하여 TFT(T2)를 형성함과 동시에 스캔 라인(SL)에 각각 교차하는 데이터 라인(VDD)과 전원 라인(VDD, 도 3 참조)을 각각 형성한다. 이때, 평탄한 표면을 가지는 층간 절연막(240)에 의해 스캔 라인(SL)과 데이터 라인(DL) 사이의 거리가 버퍼층 패턴(120) 및 반도체층(210)의 두께만큼 증가하게 된다. 또한, 소오스 및 드레인 전극 물질로는 Ti/Al, Ti/Al/Ti와 같이 Al이 포함된 금속을 사용할 수 있다. Next, a source and drain electrode material layer is deposited on the contact holes 221 and 222 and 241 and 242 and the interlayer insulating layer 240, and patterned, so as to be electrically connected to the source and drain regions 211 and 212. And the drain electrodes 251 and 252 are formed to form the TFT T2 and the data line VDD and the power line VDD (refer to FIG. 3) respectively crossing the scan line SL. In this case, the distance between the scan line SL and the data line DL is increased by the thickness of the buffer layer pattern 120 and the semiconductor layer 210 by the interlayer insulating layer 240 having a flat surface. In addition, as the source and drain electrode materials, a metal containing Al, such as Ti / Al and Ti / Al / Ti, may be used.

도 4e를 참조하면, 층간 절연막(240) 상에 아크릴(acryl), 벤조사이클로부텐(benzocyclobutene; BCB)과 같은 유기 절연 물질로 이루어지는 평탄화막(260)을 형성하고, 이를 노광 및 현상 공정에 의해 패터닝하여 소오스 전극(251) 또는 드레인 전극(252), 일례로 드레인 전극(252)을 노출시키는 비아홀(261)을 형성한다. 그 다음, 기판(110)의 전면 상에 상술한 제1 전극 물질층을 형성하고 패터닝하여 비아홀(261)을 통하여 드레인 전극(252)에 전기적으로 연결되는 제1 전극(310)을 형성한다. 그 후, 기판(110)의 전면 상에 화소 정의막(320)을 형성하고 이를 노광 및 현상 공정에 의해 패터닝하여 화소 정의막(320)에 제1 전극(310)을 노출시키는 개구부(321)를 형성한다. Referring to FIG. 4E, a planarization film 260 made of an organic insulating material such as acryl and benzocyclobutene (BCB) is formed on the interlayer insulating film 240, and patterned by an exposure and development process. As a result, a via hole 261 exposing the source electrode 251 or the drain electrode 252, for example, the drain electrode 252, is formed. Next, the first electrode material layer described above is formed and patterned on the entire surface of the substrate 110 to form a first electrode 310 electrically connected to the drain electrode 252 through the via hole 261. Thereafter, the pixel defining layer 320 is formed on the entire surface of the substrate 110 and patterned by an exposure and development process to expose the opening 321 exposing the first electrode 310 to the pixel defining layer 320. Form.

그 다음, 개구부(321) 내로 제1 전극(310)과 접촉하는 유기 발광층(330)을 형성하고, 화소 정의막(320)과 유기 발광층(330) 위로 제2 전극(340)을 형성하여 발광부(L)를 형성한다(도 3 참조).Next, an organic emission layer 330 is formed in the opening 321 to contact the first electrode 310, and a second electrode 340 is formed on the pixel defining layer 320 and the organic emission layer 330 to emit light. (L) is formed (see FIG. 3).

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to the range of.

상술한 바와 같이 본 발명에 따른 유기 발광 표시 장치는 상부 및 하부 라인들 사이의 거리를 증가시켜 교차 영역에서 이들 사이의 단락에 의해 야기되는 라인 불량을 방지할 수 있고 기생 캐패시턴스도 감소시킬 수 있다. As described above, the organic light emitting diode display according to the present invention can increase the distance between the upper and lower lines, thereby preventing line defects caused by short circuits between them in the intersecting area and reducing parasitic capacitance.

그 결과, 유기 발광 표시 장치의 표시 특성을 개선할 수 있다.As a result, display characteristics of the organic light emitting diode display may be improved.

또한, 본 발명에 따른 유기 발광 표시 장치의 제조 방법은 별도의 패터닝 공정을 부가하지 않으면서 버퍼층 패턴을 형성하므로 제조 비용 증가 등을 유발하지 않는다.In addition, the manufacturing method of the organic light emitting diode display according to the present invention does not cause an increase in manufacturing cost since the buffer layer pattern is formed without adding a separate patterning process.

Claims (12)

기판;Board; 상기 기판 위에 형성되는 버퍼층 패턴;A buffer layer pattern formed on the substrate; 상기 버퍼층 패턴 위에 형성되는 반도체층;A semiconductor layer formed on the buffer layer pattern; 상기 반도체층 및 버퍼층 패턴을 덮으면서 상기 기판의 전면에 형성되는 게이트 절연막;A gate insulating layer formed on the entire surface of the substrate while covering the semiconductor layer and the buffer layer pattern; 상기 반도체층에 대응하여 상기 게이트 절연막 위에 형성되는 게이트 전극;A gate electrode formed on the gate insulating layer corresponding to the semiconductor layer; 상기 게이트 절연막 위에 형성되는 스캔 라인;A scan line formed over the gate insulating film; 상기 스캔 라인 및 게이트 전극을 덮으면서 상기 기판의 전면에 형성되는 층간 절연막; An interlayer insulating layer formed on the entire surface of the substrate while covering the scan line and the gate electrode; 상기 층간 절연막 위에 형성되는 소오스 전극 및 드레인 전극; 및 A source electrode and a drain electrode formed on the interlayer insulating film; And 상기 스캔 라인과 교차하면서 상기 층간 절연막 위에 형성되는 데이터 라인 및 전원 라인을 포함하는 유기 발광 표시 장치.And a data line and a power line intersecting the scan line and formed on the interlayer insulating layer. 제1 항에 있어서, According to claim 1, 상기 버퍼층 패턴이 상기 반도체층과 동일한 패턴을 가지는 유기 발광 표시 장치.The organic light emitting diode display of which the buffer layer pattern has the same pattern as the semiconductor layer. 제2 항에 있어서, The method of claim 2, 상기 버퍼층 패턴이 상기 기판의 전면에 형성되고 상기 스캔 라인과 상기 데이터 라인의 교차 영역과 상기 스캔 라인과 상기 전원 라인의 교차 영역에 대응하는 부분에 상기 기판을 노출시키는 홀을 각각 구비하는 유기 발광 표시 장치. An organic light emitting display having a hole in the buffer layer pattern formed on an entire surface of the substrate and exposing the substrate in a portion corresponding to an intersection of the scan line and the data line and an intersection of the scan line and the power line; Device. 제1 항에 있어서, According to claim 1, 상기 층간 절연막이 평탄한 표면을 가지는 유기 발광 표시 장치.The organic light emitting diode display of which the interlayer insulating layer has a flat surface. 제4 항에 있어서, The method of claim 4, wherein 상기 층간 절연막이 유기 절연 물질로 이루어지는 유기 발광 표시 장치.The organic light emitting display device of which the interlayer insulating layer is made of an organic insulating material. 제1 항에 있어서, According to claim 1, 상기 층간 절연막 위에 형성되는 평탄화막; 및 A planarization film formed on the interlayer insulating film; And 상기 평탄화막 위에 순차적으로 형성되는 제1 전극, 유기 발광층, 및 제2 전극으로 이루어지는 발광 소자를 더욱 포함하는 유기 발광 표시 장치.And a light emitting device comprising a first electrode, an organic light emitting layer, and a second electrode sequentially formed on the planarization layer. 기판 상에 버퍼층과 반도체 물질층을 순차적으로 형성하는 단계;Sequentially forming a buffer layer and a semiconductor material layer on the substrate; 상기 반도체 물질층과 상기 버퍼층을 동시에 패터닝하여 버퍼층 패턴과 반도체층을 형성하는 단계;Simultaneously patterning the semiconductor material layer and the buffer layer to form a buffer layer pattern and a semiconductor layer; 상기 반도체층과 상기 버퍼층 패턴을 덮도록 상기 기판의 전면 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on an entire surface of the substrate to cover the semiconductor layer and the buffer layer pattern; 상기 게이트 절연막 위에 상기 반도체층에 대응하는 게이트 전극을 형성함과 동시에 스캔 라인을 형성하는 단계;Forming a scan line at the same time as forming a gate electrode corresponding to the semiconductor layer on the gate insulating layer; 상기 게이트 전극과 상기 스캔 라인을 덮도록 상기 기판의 전면 위에 층간 절연막을 형성하는 단계; 및 Forming an interlayer insulating film over an entire surface of the substrate to cover the gate electrode and the scan line; And 상기 층간 절연막 위에 소오스 전극 및 드레인 전극을 형성함과 동시에 상기 스캔 라인과 각각 교차하는 데이터 라인 및 전원 라인을 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.And forming a data line and a power line intersecting the scan line at the same time as forming a source electrode and a drain electrode on the interlayer insulating film. 제7 항에 있어서, The method of claim 7, wherein 상기 버퍼층 패턴을 상기 반도체층과 동일한 패턴으로 형성하는 유기 발광 표시 장치의 제조 방법.And forming the buffer layer pattern in the same pattern as the semiconductor layer. 제7 항에 있어서, The method of claim 7, wherein 상기 버퍼층 패턴을 상기 기판의 전면에 형성되고 상기 스캔 라인과 상기 데이터 라인의 교차 영역 및 상기 스캔 라인과 상기 전원 라인의 교차 영역에 대응하는 부분에 상기 기판을 노출시키는 홀을 각각 구비하도록 형성하는 유기 발광 표시 장치의 제조 방법.The buffer layer pattern is formed on the front surface of the substrate and formed to have holes for exposing the substrate in portions corresponding to the intersection of the scan line and the data line and the intersection of the scan line and the power line, respectively. Method of manufacturing a light emitting display device. 제9 항에 있어서, The method of claim 9, 상기 버퍼층 및 상기 반도체 물질층의 패터닝은 하프톤 마스크를 이용한 노 광 공정 및 식각 공정으로 수행하는 유기 발광 표시 장치의 제조 방법.The patterning of the buffer layer and the semiconductor material layer is performed by an exposure process and an etching process using a halftone mask. 제7 항에 있어서, The method of claim 7, wherein 상기 층간 절연막은 유기 절연 물질을 이용하여 평탄한 표면을 갖도록 형성하는 유기 발광 표시 장치의 제조 방법.The interlayer insulating layer is formed to have a flat surface using an organic insulating material. 제7 항에 있어서, The method of claim 7, wherein 상기 층간 절연막 위에 평탄화막을 형성하는 단계; 및 Forming a planarization film on the interlayer insulating film; And 상기 평탄화막 위에 제1 전극, 유기 발광층, 및 제2 전극을 순차적으로 형성하여 발광 소자를 형성하는 단계를 더욱 포함하는 유기 발광 표시 장치의 제조 방법.And sequentially forming a first electrode, an organic light emitting layer, and a second electrode on the planarization layer to form a light emitting device.
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